三维存储器及其制备方法、存储器系统

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

三维存储器件的存储密度大、存储量高，在近些年得到了不断地发展和广泛的应用。一般来说，在3D NAND结构中，包括垂直交替堆叠的多层栅极层和绝缘层。但是随着存储容量的增大，堆叠层数也随之增加，并且随着存储器越来越小型化，绝缘层的厚度减小，因此栅极层之间的干扰增加，从而导致存储器在充放电过程中信号的延迟增加，严重影响存储器的性能。

因此，在不改变存储器厚度的前提下，减小栅极层之间的耦合干扰是亟待解决的问题。

发明内容

本申请的一些实施方式提供了可至少部分解决现有技术中存在的上述问题或其它问题的三维存储器及其制备方法。

根据本申请的一个方面，提供一种三维存储器的制备方法的方法，所述方法可包括：在衬底上形成包括交替堆叠的复合绝缘层和栅极牺牲层的叠层结构，其中，所述复合绝缘层包括第一绝缘层、第二绝缘层、以及位于所述第一绝缘层和所述第二绝缘层之间的绝缘间隙层；形成贯穿所述叠层结构并延伸至所述衬底的栅线缝隙；经由所述栅线缝隙，对所述叠层结构进行刻蚀，去除所述栅极牺牲层形成栅极间隙；以及对所述栅极间隙进行填充形成栅极。

在本申请一个实施方式中，在形成贯穿所述叠层结构并延伸至所述衬底的栅线缝隙之后，所述方法还可包括：经由所述栅线缝隙，去除所述绝缘间隙层以形成初始绝缘间隙；经由所述栅线缝隙，利用第一填充层填充所述初始绝缘间隙、覆盖所述栅极间隙的内壁和所述栅线缝隙的内壁；以及去除所述栅极间隙和所述栅线缝隙的内壁的第一填充层。

在本申请一个实施方式中，所述绝缘间隙层的材料的介电常数可小于所述第一绝缘层和/或第二绝缘层的材料的介电常数。

在本申请一个实施方式中，在对所述栅极间隙进行填充形成栅极之后，所述方法还可包括：去除所述第一填充层，形成绝缘间隙；以及通过化学气相沉积或物理气相沉积在所述栅线缝隙内沉积电介质层，其中，所述电介质层封闭所述绝缘间隙的端部。

在本申请一个实施方式中，在垂直于所述衬底的方向上，所述绝缘间隙层的高度与所述复合绝缘层的高度的比值范围是0.3～0.7。

在本申请一个实施方式中，在垂直于所述衬底的方向上，所述第一绝缘层的高度与所述第二绝缘层的高度比值范围是0.5～2。

在本申请一个实施方式中，在垂直于所述衬底的方向上，所述栅极间隙的高度可大于所述绝缘间隙层的高度。

在本申请一个实施方式中，所述第一绝缘层和所述第二绝缘层由相同的材料形成，所述绝缘间隙层和所述栅极牺牲层由相同的材料形成。

在本申请一个实施方式中，在对所述栅极间隙进行填充形成栅极之前，所述方法还可包括：在所述栅线缝隙侧壁以及所述栅极间隙内壁上依次形成阻挡层和粘合层；以及去除所述栅线缝隙侧壁上的所述阻挡层和所述粘合层。

在本申请一个实施方式中，在形成贯穿所述叠层结构并延伸至所述衬底的栅线缝隙之前，所述方法可包括：形成贯穿所述叠层结构并延伸至所述衬底的沟道孔；以及在所述沟道孔的内壁上依次形成功能层和沟道层，并在所述沟道孔内填充绝缘材料，以形成沟道结构。

本申请另一方面提供了一种三维存储器，包括叠层结构，所述叠层结构可包括交替堆叠的绝缘层和栅极层，其特征在于，所述绝缘层为复合绝缘层，并包括第一绝缘层、第二绝缘层、以及位于所述第一绝缘层和所述第二绝缘层之间的绝缘间隙或隔离层。

在本申请一个实施方式中，所述隔离层的材料的介电常数可小于所述第一绝缘层和/或第二绝缘层的材料的介电常数。

在本申请一个实施方式中，所述隔离层的材料的介电常数可小于所述第一绝缘层和/或第二绝缘层的材料的介电常数，且所述隔离层的材料的刻蚀速率可小于所述栅极牺牲层的材料的刻蚀速率。

在本申请一个实施方式中，所述三维存储器还可包括：所述三维存储器还包括贯穿所述叠层结构的栅线缝隙结构，其中，所述栅线缝隙结构与所述复合绝缘层的一端相接触，并封闭所述绝缘间隙的所述一端。

在本申请一个实施方式中，在所述复合绝缘层和所述栅极层的堆叠方向上，所述绝缘间隙或所述隔离层的高度与所述复合绝缘层的高度的比值范围是0.3～0.7。

在本申请一个实施方式中，在所述复合绝缘层和所述栅极层的堆叠方向上，所述第一绝缘层的高度与所述第二绝缘层的高度比值范围是0.5～2。

在本申请一个实施方式中，所述第一绝缘层的材料与所述第二绝缘层材料可相同。

在本申请一个实施方式中，所述栅线缝隙结构还可包括：依次至少部分围绕所述栅极层的粘合层和阻挡层。

在本申请一个实施方式中，所述三维存储器还包括贯穿所述叠层结构并与所述衬底接触的沟道结构，其中所述沟道结构包括绝缘填充层以及依次围绕所述绝缘填充层的沟道层和功能层。

根据本申请的一个方面，提供一种非易失性存储装置，所述非易失性存储装置可包括上述三维存储器。

根据本申请的一个方面，提供一种三维存储器系统，所述三维存储器系统可为固态硬盘或存储卡，可包括：上述非易失性存储装置；以及控制装置，与所述非易失性存储装置电连接，并控制所述非易失性存储装置执行操作指令。

根据本申请示例性的实施方式，形成了复合绝缘层，可在一定程度上，减小相邻的栅极层之间的干扰，提高存储器的性能。

并且在其他示例性实施方式中，在复合绝缘层中形成绝缘间隙或者绝缘间隙层。绝缘间隙为空气间隔，空气的介电常数与第一绝缘层和第二绝缘层的介电常数相比，空气的介电常数较小；绝缘间隙层采用较小介电常数的绝缘材料。因此相当于减小整体复合绝缘层的介电常数，进一步减小与复合绝缘层相邻的栅极层之间的干扰，提高存储器的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1为根据本申请实施方式的三维存储器的制备方法流程图；

图2-图12为根据本申请示例性实施方式形成三维存储器过程剖面示意图；以及

图13A和图13B为根据本申请示例性实施方式的存储器系统的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本申请。

图1为根据本申请实施方式的三维存储器1000的制备方法流程图。如图1所示，三维存储器的制备方法1000可包括：

步骤S100：在衬底上形成包括交替堆叠的复合绝缘层和栅极牺牲层的叠层结构，其中，复合绝缘层包括第一绝缘层、第二绝缘层、以及位于第一绝缘层和第二绝缘层之间的绝缘间隙层；

步骤S200：形成贯穿叠层结构并延伸至衬底的栅线缝隙；

步骤S300：经由栅线缝隙，对叠层结构进行刻蚀，去除牺牲层形成栅极间隙；以及

步骤S400：对栅极间隙进行填充形成栅极。

下面将结合图2至图12详细说明上述制备方法1000的各个步骤的具体工艺。

图2为根据本申请示例性实施方式的在衬底上形成叠层结构后的剖面示意图。如图2所示，在衬底110上形成包括交替堆叠的复合绝缘层121和栅极牺牲层122的叠层结构120，其中，复合绝缘层121包括第一绝缘层1211、第二绝缘层1212、以及位于第一绝缘层1211和第二绝缘层之间1212的绝缘间隙层1213。

衬底110可为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底等。衬底110的材料还可为化合物半导体。举例而言，衬底110可为砷化镓(GaAs)衬底、磷化铟(InP)衬底或碳化硅(SiC)衬底等。值得注意的是，本申请的衬底110还可采用本领域中已知的其它半导体材料中的至少一种制备。

示例性的，可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺沉积复合绝缘层121和栅极牺牲层122，以形成叠层结构120。其中，在复合绝缘层121中，在垂直于衬底110的方向上，绝缘间隙层1213的高度与复合绝缘层121的高度的比值范围可例如是0.3～0.7，第一绝缘层1211的高度与第二绝缘层1212的高度可以相同，也可以不同，本公开的实施方式对此不作限制。在本申请示例性的实施方式中，第一绝缘层1211的高度与第二绝缘层1212的高度比值范围例如是0.5～2。例如，绝缘间隙层1213的高度与复合绝缘层121的高度的比值为0.5，即绝缘间隙层1213的高度为复合绝缘层121的高度的一半，第一绝缘层1211的高度与第二绝缘层1212的高度比值为1，即第一绝缘层1211的高度与第二绝缘层1212的高度相同，因此复合绝缘层121中各个层之间的高度满足：

H1:H2:H3＝1:2:1式1)

其中，H1为第一绝缘层1211的高度；

H2为绝缘间隙层1213的高度；

H3为第二绝缘层1212的高度。

本领域相关人员可知，上述式1)中的第一绝缘层的高度、第二绝缘层与绝缘间隙层的高度之间关系仅仅为本申请上述实施方式中的示例性说明，在其它实施方式中，三者之间的高度之比也可为其他比例。

在叠层结构120中，复合绝缘层121高度可相同也可不同，多个栅极牺牲层122的高度可相同也可不同，复合绝缘层121和栅极牺牲层122的高度可根据具体工艺需求进行设置。在如图2所示的本申请示例性的实施方式中，在垂直于衬底110的方向上，栅极牺牲层122的高度大于绝缘间隙层1213的高度。

此外，在叠层结构120中，每个复合绝缘层121和其相邻的栅极牺牲层122可组成一对，叠层结构120包括多对交替堆叠的复合绝缘层121和栅极牺牲层122。例如，叠层结构120可包括64对、128对或多于128对的复合绝缘层121和栅极牺牲层122。

在一些实施方式中，复合绝缘层121中的第一绝缘层1211和第二绝缘层1212可由相同的材料形成，第一绝缘层1211和第二绝缘层1212包括氧化物，例如氧化硅。第一绝缘层和第二绝缘层的材料相同，有利于后续形成绝缘间隙。在另一些实施方式中，复合绝缘层121中的第一绝缘层1211和第二绝缘层1212也可由不同的材料形成，第一绝缘层或者第二绝缘层可选择介电常数更小的绝缘材料，可进一步降低复合绝缘层的介电常数，减少层间干扰。

在一些实施方式中，绝缘间隙层1213和栅极牺牲层122可由相同的材料形成，绝缘间隙层1213和栅极牺牲层122的材料包括氮化物，例如氮化硅。第一绝缘层1211和第二绝缘层1212与绝缘间隙层1213和栅极牺牲层122选用的材料可具有不同的刻蚀选择比。在另一些实施方式中，绝缘间隙层1213和栅极牺牲层122可由不同的材料形成，绝缘间隙层1213的材料刻蚀速率小于栅极牺牲层122的材料刻蚀速率，并且大于第一绝缘层1211和第二绝缘层1212的材料刻蚀速率。在该实施方式中以第一绝缘层1211和第二绝缘层1212的材料相同，绝缘间隙层1213以及栅极牺牲层122的材料相同为例进行说明。

图3为根据本申请示例性实施方式的三维存储器形成沟道结构后的示意图。如图3所示，可采用例如光刻、干法刻蚀或者湿法刻蚀工艺在叠层结构120中形成沟道孔(图中未示出)。该沟道孔可垂直地向衬底110的方向延伸，并通过沟道孔暴露部分衬底110。可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔的侧壁上依次形成功能层141和沟道层142。在沟道孔的侧壁形成功能层141和沟道层142的步骤中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔的侧壁依次形成电荷阻挡层、电荷捕获层和隧穿层。其中，电荷阻挡层、电荷捕获层和隧穿层可被称为功能层141。然后可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺的在功能层141的表面形成沟道层142。沟道层142的材料可为多晶硅。应理解的是，沟道层142的材料不限于此，还可采用其它导电材料。进一步地，可在形成功能层141和沟道层142之后的沟道孔内填充绝缘材料例如氧化硅，以形成绝缘填充层143，从而形成沟道结构140。

在一些实施方式中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在叠层结构120的远离衬底110的一侧形成盖帽层144，以覆盖沟道结构140远离成衬底110的端面和叠层结构120的远离衬底110的表面。可选地，盖帽层144的材料为氧化硅。应理解的是，盖帽层144的材料不限于此，还可采用其它材料。

在一些实施方式中，可形成贯穿叠层结构并延伸至衬底的栅线缝隙。图4为根据本申请示例性实施方式的三维存储器形成栅线缝隙后的示意图。如图4所示，形成的栅线缝隙151贯穿叠层结构120并延伸至衬底110。形成栅极缝隙151可采用例如光刻、干法刻蚀或者湿法刻蚀工艺，栅线缝隙151可与沟道结构140在平行于衬底110方向上具有一定的间隔距离，并贯穿叠层结构120至衬底110。

在本申请示一例性的实施方式中，如图5A所示，经由栅线缝隙151，对叠层结构120进行刻蚀，去除栅极牺牲层122(如图4)形成栅极间隙123。在叠层结构120中，绝缘间隙层1213的材料的刻蚀速率小于栅极牺牲层的材料的刻蚀速率，且绝缘间隙层1213的材料的刻蚀速率大于第一绝缘层1211和第二绝缘层1212的材料刻蚀速率。优选地，绝缘间隙层1213的材料介电常数小于第一绝缘层1211和第二绝缘层1212的材料的介电常数，可降低复合绝缘层的介电常数，在一定程度上减少层间干扰。

在本申请示例性的实施方式中，经由栅线缝隙，对叠层结构进行刻蚀，去除栅极牺牲层和绝缘间隙层，分别形成栅极间隙和初始绝缘间隙。在本申请另一示例性的实施方式中，经由栅线缝隙，去除栅极牺牲层和绝缘间隙层，形成栅极间隙和初始绝缘间隙。图5B为根据本申请示例性实施方式的三维存储器形成初始绝缘间隙和栅极间隙后的示意图。如图5B所示，经由栅线缝隙151，可通过干法刻蚀工艺或者湿法刻蚀工艺对叠层结构120进行刻蚀，形成栅极间隙123和初始绝缘间隙1214。具体的，复合绝缘层121中的第一绝缘层1211和第二绝缘层1212可由相同的材料形成，绝缘间隙层1213(见图4)和栅极牺牲层122(见图4)由相同的材料形成，第一绝缘层1211、第二绝缘层1212与绝缘间隙层1213、栅极牺牲层122选用的材料可具有不同的刻蚀选择比。因此，可选择合适的刻蚀剂去除栅极牺牲层122和绝缘间隙层1213，分别形成栅极间隙123和初始绝缘间隙1214，在垂直于衬底110的方向上，栅极间隙123的高度可大于初始绝缘间隙1214的高度。

然后可利用第一填充层覆盖栅极间隙和栅线缝隙的内壁，并填充初始绝缘间隙。可采用原子层沉积(Atomic Layer Deposition，简称ALD)在栅极间隙的内壁、栅线缝隙的侧壁以及初始绝缘间隙内部沉积的第一填充层152，如图6所示。其中，第一填充层152的材料可包括碳，多晶硅，氮化硅等。在垂直于衬底110的方向上，由于栅极间隙123的高度大于初始绝缘间隙1214(图5B)的高度，因此可以通过控制沉积时间来控制第一填充层152的沉积，使第一填充层152填充初始绝缘间隙1214(图5B)，而只覆盖栅极间隙123的内壁和栅线缝隙151的内壁。

然后可进一步去除栅极间隙和栅线缝隙的内壁第一填充层。可采用干法刻蚀或者湿法刻蚀对第一填充层152进行刻蚀，由于栅极间隙123和栅线缝隙151的内壁第一填充层152与刻蚀剂接触面积大，刻蚀较快，而位于初始绝缘间隙1214内部的第一填充层152只有端部与刻蚀剂接触，刻蚀速度与栅极间隙123和栅线缝隙151内壁第一填充层152的刻蚀速度相比，可忽略不计。因此，经过刻蚀后，可去除栅极间隙123和栅线缝隙151的内壁第一填充层152，形成栅极间隙123，如图7所示。在本申请示例性的实施方式中，第一填充层152的材料的介电常数可小于第一绝缘层1211和第二绝缘层1212的材料的介电常数。

图8为根据本申请示例性实施方式的三维存储器对栅线缝隙填充后的示意图。如图8所示，在形成栅极之前，可先对栅线缝隙填充。在本申请示例性的实施方式中，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅线缝隙151侧壁以及栅极间隙123(图7或图5A)内壁上依次形成阻挡层153-1和粘合层154-1。进一步地，可继续栅线缝隙151侧壁以及栅极间隙123内沉积栅极导电材料层124-1。图9为根据本申请示例性实施方式的三维存储器形成栅极后的示意图。可对栅线缝隙151进行刻蚀，去除栅线缝隙151侧壁上的栅极导电材料层124-1、粘合层154-1和阻挡层153-1后，形成了如图9所示的栅极层124、粘合层154和阻挡层153。其中，粘合层154位于栅极层124和阻挡层153之间，用于增加阻挡层153和栅极层124之间的附着力。阻挡层153位于复合绝缘层与栅极层124之间，可在一定程度上阻止栅极层124材料的扩散。

栅极层124的材料可选用诸如钨、钴、铜、铝或者掺杂的晶体硅等。应理解的是，栅极层124的材料不限于此，还可采用其它导电材料。阻挡层153的材料可选用高介电常数材料例如氧化铝或者氧化铪制备。粘合层154的材料可选用例如氮化钽或者氮化钛制备。

在本申请一示例性实施方式中，可通过化学气相沉积(CVD)或物理气相沉积(PVD)在栅线缝隙151内沉积形成电介质层161，如图11A或图11B所示。为了减少沉积时间以提高产能，通常采用较高沉积速率的沉积工艺，例如化学气相沉积(CVD)。

根据本申请示例性的实施方式，在复合绝缘层由第一绝缘层、第二绝缘层和第一填充层或绝缘间隙层组成，第一填充层或绝缘间隙层的材料的介电常数小于第一绝缘层和第二绝缘层的材料的介电常数，因此相当于减小整体复合绝缘层的介电常数，进一步减小与复合绝缘层相邻的栅极层之间的干扰，提高存储器的性能。

在本申请另一示例性实施方式中，还可去除第一填充层，以形成绝缘间隙。图10为根据本申请示例性实施方式的三维存储器形成绝缘间隙后的示意图。可采用干法刻蚀或者湿法刻蚀工艺去除第一绝缘层1211和第二绝缘层1213之间的第一填充层151，以形成如图10所示的绝缘间隙1215，然后可进一步形成栅线缝隙结构。

可通过化学气相沉积(CVD)或物理气相沉积(PVD)在栅线缝隙内沉积形成电介质层161，如图11B所示。为了减少沉积时间以提高产能，通常采用较高沉积速率的沉积工艺，例如化学气相沉积(CVD)。由于绝缘间隙1215在垂直于衬底的方向上高度小，因此在使用化学气相沉积(CVD)或者物理气相沉积(PVD)沉积电介质层161时，绝缘间隙1215在靠近栅线缝隙151的开口处的沉积速率大于绝缘间隙1215内部的沉积速率，因此在沉积过程中，电介质层161会封闭绝缘间隙1215的端部，而形空气间隔，即绝缘间隙1215。其中，电介质层161与粘合层154和阻挡层153可组成栅线缝隙结构。

根据本申请示例性的实施方式，在复合绝缘层中形成绝缘间隙，绝缘间隙为空气间隔，空气的介电常数与第一绝缘层和第二绝缘层的介电常数相比，空气的介电常数较小，因此相当于减小整体复合绝缘层的介电常数，进一步减小与复合绝缘层相邻的栅极层之间的干扰，提高存储器的性能。

本申请的另一方面还提供了一种三维存储器，三维存储器包括半导体层210以及位于半导体层210上的叠层结构120。

在本申请的一示例性实施方式中，如图12A所示，叠层结构120包括交替堆叠的绝缘层121和栅极层124，其中，绝缘层121为复合绝缘层并可包括第一绝缘层1211、第二绝缘层1213以及位于第一绝缘层1211和第二绝缘层1213之间的隔离层1216，其中，隔离层1216的材料的介电常数小于第一绝缘层1211和/或第二绝缘层1212的材料的介电常数。

在本申请的另一示例性实施方式中，如图12B所示，叠层结构120包括交替堆叠的绝缘层121和栅极层124，其中，绝缘层121为复合绝缘层并可包括第一绝缘层1211、第二绝缘层1213以及位于第一绝缘层1211和第二绝缘层1213之间的绝缘间隙1215。

在复合绝缘层121中，在垂直于衬底110的方向上，绝缘间隙1215的高度或隔离层1216与复合绝缘层121的高度的比值范围是0.3～0.7，第一绝缘层1211的高度与第二绝缘层1212的高度可以相同，也可以不同。在本申请示例性的实施方式中，第一绝缘层1211的高度与第二绝缘层1212的高度比值范围是0.5～2。例如，绝缘间隙1215的高度或隔离层1216与复合绝缘层121的高度的比值为0.5，即绝缘间隙1215的高度为复合绝缘层121的高度的一半，第一绝缘层1211的高度与第二绝缘层1212的高度比值1，即第一绝缘层1211的高度与第二绝缘层1212的高度相同，因此复合绝缘层121中各个层之间的高度满足：

H1:H2:H3＝1:2:1式1)

其中，H1为第一绝缘层1211的高度；

H2为绝缘间隙1215的高度或隔离层1216的高度；

H3为第二绝缘层1212的高度。

本领域相关人员可知，上述式1)中的第一绝缘层的高度、第二绝缘层与绝缘间隙或隔离层的高度之间关系仅仅为本申请上述实施方式中的示例性说明，在其它实施方式中，三者之间的高度之比也可为其他比例。

在一些实施方式中，复合绝缘层121中的第一绝缘层1211和第二绝缘层1212可由相同的材料形成，第一绝缘层1211和第二绝缘层1212包括氧化物，例如氧化硅。在另一些实施方式中，复合绝缘层121中的第一绝缘层1211和第二绝缘层1212也可由不同的材料形成，第一绝缘层或者第二绝缘层可选择介电常数更小的绝缘材料，可进一步降低复合绝缘层的介电常数，减少层间干扰。

在叠层结构120中，复合绝缘层121高度可相同也可不同，多个栅极层124的高度可相同也可不同，复合绝缘层121和栅极层124的高度可根据具体工艺需求进行设置。在本申请示例性的实施方式中，在垂直于半导体层210的方向上，栅极层124的高度大于绝缘间隙1215的高度。

三维存储器还可包括沟道结构140，沟道结构140贯穿叠层结构120并与半导体层210接触。三维存储器还可包括栅线缝隙结构，栅线缝隙结构贯穿叠层结构120，包括至少部分围绕栅极层124的粘合层154和阻挡层153。阻挡层153的材料可包括高介电常数材料，例如氧化铝或者氧化铪备。粘合层154的材料可包括例如氮化钽或者氮化钛。粘合层154有助于增加阻挡层153和栅极层124之间的附着力。栅线缝隙结构还可包括电介质层161，在本申请一示例性实施方式中，电介质层161位于栅线缝隙151(图10)内部，并与复合绝缘层121的一端相接触，电介质层161封闭绝缘间隙1215的一端以形空气间隔，即绝缘间隙1215，其中，复合绝缘层121包括第一绝缘层1211、第二绝缘层1213以及位于第一绝缘层1211和第二绝缘层1213之间的绝缘间隙1215。在本申请另一示例性实施方式中，电介质层161位于栅线缝隙151(图10)内部，并与复合绝缘层121的一端相接触，复合绝缘层121包括第一绝缘层1211、第二绝缘层1213以及位于第一绝缘层1211和第二绝缘层1213之间的隔离层1216，其中，隔离层1216的材料的介电常数小于第一绝缘层1211和/或第二绝缘层1212的材料的介电常数。

根据本申请示例性的实施方式，通过在复合绝缘层中形成绝缘间隙或隔离层，绝缘间隙为空气间隔，空气的介电常数与第一绝缘层和第二绝缘层的介电常数相比，空气的介电常数较小；隔离层的材料介电常数小于第一绝缘层和第二绝缘层的材料的介电常数。因此相当于减小整体复合绝缘层的介电常数，进一步减小与复合绝缘层相邻的栅极层之间的干扰，提高存储器的性能。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器结构，因此与其相关或相似的内容不再赘述。

本申请一示例性的实施方式的存储器系统如图13A所示，控制器41和单个存储器42可以集成到存储器系统400a中。控制器41可通过例如通道(未示出)控制存储器42，并且存储器42可基于控制器41的控制而执行操作。存储器42可通过通道从控制器41接收命令和地址并且访问响应于该地址而从存储阵列(参考图8)中选择的区域。更具体地，控制器41可通过通道发送执行上文中任意实施方式的所描述的编程操作方法1000的命令以及地址，使存储器42执行该编程操作方法。

在一些示例性实施方式中，控制器41和一个或多个存储器42可被集成到各种类型的存储系统中，换言之，存储器系统400a、400b可被实施并且封装到不同类型的最终电子产品中。在如图13A中所示的一个示例中，控制器41和存储器42可被集成到存储卡形式的存储器系统400a中。存储卡可包括PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑闪存(CF)卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、通用闪存存储卡(UFS)等。存储卡形式的存储器系统400a还可包括将其与主机(未示出)耦合的存储卡连接器43。

本申请一示例性的实施方式的存储器系统如图13B所示，控制器41和多个存储器42可以集成到存储器系统400b中。控制器41和多个存储器42可被集成到固态硬盘(SSD)形成的存储器系统400b中。固态硬盘(SSD)还可包括将其与主机耦合的SSD连接器43。在一些实施方式中，固态硬盘(SSD)的存储容量和/或操作速度可高于存储卡的存储容量和/或操作速度。

如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。