存储器装置中的信号产生电路系统布局

本专利申请案主张对维梅尔卡蒂(VIMERCATI)在2022年2月24日申请的标题为“存储器装置中的信号产生电路系统布局(SIGNAL DEVELOPMENT CIRCUITRY LAYOUTS IN AMEMORY DEVICE)”的第17/680,006号美国专利申请案的优先权，所述申请案转让给其受让人，并且以引用的方式明确并入本文中。

技术领域涉及存储器装置中的信号产生电路系统布局。

背景技术

存储器装置广泛用于在各种电子装置(例如计算机、用户装置、无线通信装置、相机、数字显示器及类似者)中存储信息。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可被编程为两个支持的状态中的一者，通常对应于逻辑1或逻辑0。在一些实例中，单个存储器单元可支持两个以上可能状态，其中的任一者可由存储器单元存储。为存取由存储器装置存储的信息，组件可读取(例如，感测、检测、检索、识别、确定、评估)存储器装置内的一或多个存储器单元的状态。为存储信息，组件可将存储器装置内的一或多个存储器单元写入(例如，编程、设置、指派)到对应状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、3维交叉点存储器(3D交叉点)、或非(NOR)及与非(NAND存储器装置)及其它。可按照易失性配置或非易失性配置来描述存储器装置。易失性存储器单元(例如，DRAM)可能随着时间的推移丢失其编程状态，除非其由外部电源周期性地刷新。非易失性存储器单元(例如，NAND)即使在不存在外部电源的情况下也可维持其编程状态达延长时间段。

发明内容

描述一种设备。所述设备可包含：第一数字线，其与衬底上方的存储器裸片的第一层级相关联，所述第一数字线与所述存储器裸片的第一组存储器单元耦合；第二数字线，其与所述衬底上方的所述存储器裸片的第二层级相关联，所述第二数字线与所述存储器裸片的第二组存储器单元耦合；第一晶体管，其与所述存储器裸片的所述第一层级相关联且可操作以将所述第一数字线与和所述存储器裸片的感测放大器耦合的第一导体耦合；第二晶体管，其与所述存储器裸片的所述第二层级相关联且可操作以将所述第二数字线与所述第一导体耦合；第三晶体管，其与所述存储器裸片的所述第一层级相关联且可操作以将所述第一导体与电压源耦合；及第四晶体管，其与所述存储器裸片的所述第二层级相关联且具有耦合在所述第一导体与第二导体之间的沟道部分。

描述一种方法。所述方法可包含：至少部分基于取消激活与衬底上方的存储器裸片的第一层级相关联的第一晶体管而将所述存储器裸片的导体与电压源隔离；至少部分基于将存储器单元的存储元件与数字线耦合且将所述数字线与所述导体耦合而在所述存储器裸片的所述导体处产生第一电压；至少部分基于将施加到与所述衬底上方的所述存储器裸片的第二层级相关联的第二晶体管的栅极的偏压从第三电压移位到第四电压而将所述导体从所述第一电压移位到第二电压，所述第二晶体管具有耦合在所述导体的第一部分与所述导体的第二部分之间的沟道部分；及至少部分基于将所述导体从所述第一电压移位到所述第二电压来确定逻辑状态。

描述一种设备。所述设备可包含：存储器裸片，其包括衬底上方的第一层级及所述衬底上方的第二层级；及所述存储器裸片的电路系统，其可操作以致使所述设备：至少部分基于取消激活与所述存储器裸片的所述第一层级相关联的第一晶体管而将所述存储器裸片的导体与电压源隔离；至少部分基于将存储器单元的存储元件与数字线耦合且将所述数字线与所述导体耦合而在所述存储器裸片的所述导体处产生第一电压；至少部分基于将施加到与所述存储器裸片的所述第二层级相关联的第二晶体管的栅极的偏压从第三电压移位到第四电压而将所述导体从所述第一电压移位到第二电压，所述第二晶体管具有耦合在所述导体的第一部分与所述导体的第二部分之间的沟道部分；且至少部分基于将所述导体从所述第一电压移位到所述第二电压来确定逻辑状态。

附图说明

图1说明根据如本文中公开的实例的支持信号产生电路系统布局的存储器装置的实例。

图2说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的电路的实例。

图3A及3B说明根据如本文中公开的实例的铁电存储器单元的非线性电性质的实例。

图4说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的晶体管结构的实例。

图5说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的电路的实例。

图6展示说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的实例性存取过程的操作的时序图。

图7说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的存储器结构的实例。

图8展示根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的存储器装置的框图。

图9展示说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的一或若干方法的流程图。

具体实施方式

存储器装置可包含形成于衬底上方的存储器阵列的各种布置，且可根据行及列来组织(例如，寻址)存储器阵列的存储器单元。在一些实例中，支持操作(例如，存取)存储器阵列的至少一些电路系统可定位于存储器阵列下方，其可指代至少部分在存储器阵列与衬底之间的位置。举例来说，解码或多路复用电路系统、信号产生电路系统或感测电路系统以及其它类型的电路系统可定位于存储器阵列下方且在一些实例中可包含至少部分通过掺杂衬底的部分形成的晶体管(例如，基于衬底的晶体管，例如具有由掺杂晶体硅或其它半导体形成的沟道的晶体管)。随着存储器装置扩展到在衬底上方具有更大数量的层级(例如，层、层面)，用于此支持电路系统的衬底的面积可增加，这可导致缩放限制(例如，与衬底的有限面积有关以支持数量增长的层面，及由此扩展到此支持电路系统的不断增长的数量及面积)。

根据如本文中公开的实例，存储器装置可包含相对于衬底定位于存储器裸片的多个层级中的信号产生电路系统。举例来说，用于产生存取信号的信号产生电路系统的一组一或多个第一晶体管可定位于存储器裸片的第一层级上，且用于产生存取信号的信号产生电路系统的一组一或多个第二晶体管可定位于存储器裸片的第二层级上。在一些实例中，所述一组第一晶体管可与一组存取线耦合(例如，在第一层级处)，且可与所述一组存取线与电压源(例如接地电压源)的耦合相关联。在一些实例中，所述一组第二晶体管可与所述一组存取线耦合(例如，在第二层级处)，且可与沿存取线提供电压移位相关联，这可支持感测放大器相对于电压(例如接地电压)比较存取信号。第二组晶体管的此操作可利用第二组晶体管的电容(例如，在第二晶体管的栅极与第二晶体管的沟道之间、在第二晶体管的栅极与相应存取线之间)，且可涉及第二晶体管的沟道的两端与相应存取线耦合(例如，直接地、间接地)。所述一组第一晶体管及所述一组第二晶体管的形成可涉及与在相应层级上形成其它晶体管(例如单元选择晶体管、层面选择晶体管、分流晶体管及相应层级的其它晶体管)共同的处理操作。通过将可包含信号产生晶体管的信号产生电路系统配置为定位于存储器裸片的多个层级上，且利用共同制造操作，存储器裸片可支持更高密度的存储器单元(例如，在每一层级中)、改进的存取操作(例如，归因于更短存取线、归因于存储器单元与信号产生电路系统之间更接近)及更大的可缩放性(例如，通过在衬底上方支持更大数量的层级)以及其它优点。

最初在如参考图1到4所描述的存储器装置及相关电路系统的上下文中描述本公开的特征。在如参考图5到7所描述的实例性电路、时序图及存储器结构的上下文中描述本公开的特征。通过与如参考图8及9描述的存储器装置中的信号产生电路系统布局相关的设备图及流程图来进一步说明本公开的这些及其它特征并对其进行参考来描述本公开的这些及其它特征。

图1说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的存储器装置100的实例。存储器装置100还可被称为存储器裸片或电子存储器设备。存储器装置100可包含可编程以存储不同逻辑状态的存储器单元105。在一些情况下，存储器单元105可编程以存储两个逻辑状态，表示为逻辑0及逻辑1。在一些情况下，存储器单元105可编程以存储两个以上逻辑状态(例如，作为多电平单元)。一组存储器单元105可为存储器装置100的存储器阵列110的部分，其中在一些实例中，存储器阵列110可指代存储器单元105的邻接片块(例如，半导体芯片的一组邻接元件)。

在一些实例中，存储器单元105可存储表示可编程逻辑状态的电荷(例如，在电容器中、在电容式存储器元件中、在电容式存储元件中存储)。在一些实例中，充电及未充电电容器可分别表示两个逻辑状态。在一些其它实例中，带正电(例如，第一极性、正极性)及带负电(例如，第二极性、负极性)电容器可分别表示两个逻辑状态。DRAM或FeRAM架构可使用此类设计，且所采用的电容器可包含具有线性或准电极化性质的介电材料作为绝缘体。在一些实例中，电容器的不同电荷电平可表示不同逻辑状态，其在一些实例中可支持相应存储器单元105中的两个以上逻辑状态。在例如FeRAM架构的一些实例中，存储器单元105可包含具有作为电容器的端子之间的绝缘(例如，非导电、介电)层的铁电材料的铁电电容器。铁电电容器的极化的不同电平或极性可表示不同逻辑状态(例如，支持相应存储器单元105中的两个或更多个逻辑状态)。

在存储器装置100的实例中，存储器单元105的每一行可与一或多个字线120(例如，WL

在一些架构中，存储器单元105的存储组件可通过单元选择组件与数字线130电隔离(例如，选择性地隔离)，在一些实例中，所述单元选择组件可被称为存储器单元105的或以其它方式与其相关联的开关组件或选择器装置。字线120可与单元选择组件耦合(例如，经由单元选择组件的控制节点)，且可控制存储器单元105的单元选择组件。举例来说，单元选择组件可为晶体管且字线120可与晶体管的栅极耦合(例如，其中晶体管的栅极节点可为晶体管的控制节点)。激活字线120可导致一或多个存储器单元105的相应逻辑存储组件与一或多个对应数字线130之间的电连接或闭合电路，这可被称为激活一或多个存储器单元105或将一或多个存储器单元105与相应的一或多个数字线130耦合。接着，可存取数字线130以从相应存储器单元105读取或写入到相应存储器单元105。

在一些实例中，存储器单元105还可与一或多个板极线140(例如，PL

可通过选择(例如，激活)与存储器单元105耦合的字线120、数字线130或板极线140对存储器单元105执行例如读取、写入、重写及刷新的存取操作，其可包含将电压、电荷或电流施加到相应存取线。在选择存储器单元105时(例如，在读取操作中)，可使用所得信号来确定由存储器单元105存储的逻辑状态。举例来说，可选择具有存储逻辑状态的电容存储器元件的存储器单元105，且可检测经由存取线的所得电荷流或存取线的所得电压以确定由存储器单元105存储的编程逻辑状态。

可使用行组件125(例如，行解码器)、列组件135(例如，列解码器)或板极组件145(例如，板极解码器)或其组合来控制存取存储器单元105。举例来说，行组件125可从存储器控制器170接收行地址并基于所接收行地址激活对应字线120。类似地，列组件135可从存储器控制器170接收列地址并激活对应数字线130。在一些实例中，此类存取操作可伴随有板极组件145偏置板极线140中的一或多者(例如，偏置板极线140中的一者、偏置一些或所有板极线140、偏置共同板极)。

在一些实例中，存储器控制器170可使用一或多个组件(例如，行组件125、列组件135、板极组件145、感测组件150)来控制存储器单元105的操作(例如，读取操作、写入操作、重写操作、刷新操作)。在一些情况下，行组件125、列组件135、板极组件145及感测组件150中的一或多者可与存储器控制器170共同定位或以其它方式包含在一起。存储器控制器170可产生行及列地址信号以激活所要字线120及数字线130。存储器控制器170还可产生或控制在存储器装置100的操作期间使用的各种电压或电流。

当存取存储器单元105(例如，与存储器控制器170协作)以确定写入存储器单元105或由其存储的逻辑状态时，可通过感测组件150读取(例如，感测)存储器单元105。举例来说，感测组件150可经配置以响应于读取操作来评估通过或来自存储器单元105的电流或电荷转移，或由将存储器单元105与感测组件150耦合而产生的电压。感测组件150可将指示从存储器单元105读取的逻辑状态的输出信号提供给一或多个组件(例如，提供给列组件135、输入/输出组件160、存储器控制器170)。

感测组件150可包含各种开关组件、选择组件、晶体管、放大器、电容器、电阻器或电压源以检测或放大感测信号的差(例如，读取电压与参考电压之间的差、读取电流与参考电流之间的差、读取电荷与参考电荷之间的差)，这在一些实例中可被称为锁存。在一些实例中，感测组件150可包含针对与感测组件150耦合的数字线130的集合或子集中的每一者重复的组件(例如，电路元件)的集合。举例来说，感测组件150可包含用于与感测组件150耦合的一组数字线130中的每一者的单独感测电路(例如，相应感测放大器、相应信号产生组件)，使得可针对与所述一组数字线130中的相应者耦合的相应存储器单元105单独检测逻辑状态。

可通过激活相关字线120、数字线130或板极线140(例如，经由存储器控制器170)来写入存储器单元105。换句话说，可将逻辑状态存储于存储器单元105中。行组件125、列组件135或板极组件145可(举例来说)经由输入/输出组件160接受待写入存储器单元105的数据。写入操作可至少部分由感测组件150执行，或写入操作可经配置以绕过感测组件150。

在实施电容存储器元件的配置中，可通过向(例如，跨)电容器施加电压，且接着隔离电容器(例如，将电容器与用于写入存储器单元105的电压源隔离，使电容器浮动)以将与所要逻辑状态相关联的电荷存储于电容器中来写入存储器单元105。在铁电存储器的情况下，可通过施加具有足够高以利用与所要逻辑状态相关联的极化来极化铁电存储器元件的量值的电压(例如，施加饱和电压)来写入存储器单元105的铁电存储器元件(例如，铁电电容器)，且铁电存储器元件可被隔离(例如，浮动)，或可将零净电压或偏压施加到铁电存储器元件(例如，接地、虚拟接地或使跨铁电存储器元件的电压均衡)。

根据如本文中公开的实例，存储器装置100可包含相对于衬底定位于存储器裸片(例如，半导体裸片)的多个层级中的信号产生电路系统(例如，与感测组件150相关联)。举例来说，用于产生存取信号的一组一或多个第一晶体管可定位于存储器裸片的第一层级上，且用于产生存取信号的一组一或多个第二晶体管可定位于存储器裸片的第二层级上。所述一组第一晶体管及所述一组第二晶体管的形成可涉及与在相应层级上形成其它晶体管(例如单元选择晶体管、层面选择晶体管、分流晶体管及相应层级的其它晶体管)共同的处理操作(例如，图案化操作、材料沉积操作、材料移除操作)。通过将信号产生晶体管定位于存储器裸片的多个层级上，且利用共同制造操作，存储器装置100可支持更高密度的存储器单元105(例如，在每一层级中)、改进存取操作(例如，归因于更短存取线、归因于存储器单元105与信号产生电路系统之间更接近)及更大可缩放性(例如，通过在衬底上方支持更大数量的层级)以及其它优点。

图2说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的电路200的实例。电路200包含存储器单元105-a及感测组件150-a，其可为如参考图1描述的相应组件的实例。电路200还包含字线120-a、数字线130-a及板极线140-a，其可为参考图1描述的相应存取线的实例。在各种实例中，板极线140-a可说明可独立寻址的板极线140-a或(例如，包含存储器单元105-a的存储器阵列110的)共同板极节点。在一些存储器架构(例如，DRAM)中，板极线140-a可为接地节点的实例，例如Vss。在一些其它存储器架构(例如，FeRAM)中，在使用存储器单元105-a执行的操作的不同部分期间板极线140-a可偏置到不同电压电平。

存储器单元105-a可包含逻辑存储组件(例如，存储器元件、存储元件、存储器存储元件)，例如具有第一板极(单元板极221)及第二板极(单元底部222)的电容器220。单元板极221及单元底部222可通过定位在其间的介电材料电容耦合(例如，在DRAM应用中)，或通过定位在其间的铁电材料电容耦合(例如，在FeRAM应用中)。单元板极221可与电压V

电容器220可与数字线130-a电连接，且可通过操作电路200中表示的各种元件来读取或感测电容器220的存储逻辑状态。举例来说，存储器单元105-a还可包含单元选择组件230，在一些实例中，其可被称为与存取线(例如，数字线130-a)及电容器220耦合或耦合在其间的开关组件或选择器装置。在一些实例中，单元选择组件230可被认为在存储器单元105-a的说明性边界之外，且单元选择组件230可被称为与存取线(例如，数字线130-a)及存储器单元105-a耦合或耦合在其间的开关组件或选择器装置。

当(例如，通过激活逻辑信号)激活单元选择组件230时，电容器220可与数字线130-a耦合(例如，选择性地)，且当(例如，通过取消激活逻辑信号)取消激活单元选择组件230时，可将电容器220与数字线130-a隔离(例如，选择性地)。可将逻辑信号或其它选择信号或电压施加到单元选择组件230的控制节点235(例如，经由字线120-a)。换句话说，单元选择组件230可经配置以基于经由字线120-a施加到控制节点235的逻辑信号或电压来耦合或去耦合电容器220与数字线130-a。

激活单元选择组件230可被称为选择或激活存储器单元105-a，且取消激活单元选择组件230可被称为取消选择或取消激活存储器单元105-a。在一些实例中，单元选择组件230是晶体管且其操作可通过将激活电压施加到晶体管栅极(例如，控制或选择节点或端子)来控制。用于激活晶体管的电压(例如，晶体管栅极端子与晶体管源极端子之间的电压)可为大于晶体管的阈值电压量值的电压。在一些实例中，激活单元选择组件230可被称为将存储器单元105-a与数字线130-a耦合(例如，选择性地)。

偏置板极线140-a或数字线130-a可导致跨电容器220的电压差(例如，数字线130-a的电压减去板极线140-a的电压)。电压差可伴随由电容器220存储的电荷的变化(例如，归因于电容器220与数字线130-a之间的电荷共享、归因于电容器220与板极线140-a之间的电荷共享)，且所存储电荷的变化的量值可取决于电容器220的初始状态(例如，初始电荷或逻辑状态是存储逻辑1还是逻辑0)。

数字线130-a可与额外存储器单元125(未展示)耦合，且数字线130-a可具有导致不可忽略的本征电容240(例如，皮法(pF)量级)的性质，本征电容240可将数字线130-a与电压源250-a耦合。电压源250-a可表示共同接地或虚拟接地电压，或电路200的邻近存取线的电压(未展示)。尽管被说明为图2中的单独元件，但本征电容240可与在整个数字线130-a中分布的性质相关联。

感测组件150-a可包含信号产生组件260及经由信号线265与信号产生组件260耦合的感测放大器270。在各种实例中，信号产生组件260可包含经配置以在逻辑状态检测操作(例如，通过感测放大器270)之前放大或以其它方式修改数字线130-a的信号的电路系统。信号产生组件260可包含(举例来说)晶体管、放大器、共源共栅或经配置以产生用于感测由存储器单元105-a存储的逻辑状态的信号的任何其它电路系统。在一些实例中，信号产生组件260可包含电荷转移感测放大器，其可包含呈共源共栅或电压控制配置的一或多个晶体管。

尽管数字线130-a及信号线265被识别为单独线，但数字线130-a、信号线265及将存储器单元105与感测放大器270连接的任何其它线可被称为(例如，存储器单元105的或与其相关联的)单个存取线。可出于说明各种实例性配置中的中介组件及中介信号的目的单独识别此存取线的组成部分。

感测放大器270可包含第一节点271及第二节点272，其在一些实例中可与电路的不同存取线(例如，分别为电路200的信号线265及参考线285)耦合，或在其它实例中可与不同电路(未展示)的共同存取线耦合。在一些实例中，第一节点271可被称为信号节点，且第二节点272可被称为参考节点。然而，可使用存取线或参考线的其它配置来支持本文中描述的技术。

感测放大器270可包含各种晶体管或放大器以检测、转换或放大信号的差异，此可被称为锁存。举例来说，感测放大器270可包含接收并比较第一节点271处的感测信号电压(例如，信号线265的V

可基于感测放大器270处的比较将感测放大器270的输出驱动到相对较高电压(例如，正电压)或相对较低电压(例如，负电压、接地电压)。举例来说，感测放大器270可基于第一节点271与第二节点272处的信号的比较经由一或多个I/O线275输出所检测的逻辑状态。举例来说，如果第一节点271具有低于第二节点272的电压，那么感测放大器270的输出可被驱动到第一感测放大器电压源250-b的相对较低电压(例如，V

为对存储器单元105-a执行写入操作，可通过控制单元板极221(例如，通过板极线140-a)及单元底部222(例如，通过数字线130-a)的电压跨电容器220施加电压。举例来说，为写入逻辑0，可使单元板极221为低(例如，将板极线140-a接地、将板极线140-a虚拟接地、将负电压施加到板极线140-a)，且可使单元底部222为高(例如，将正电压施加到数字线130-a)。可执行相反过程以写入逻辑1，其中使单元板极221为高且使单元底部222为低。在一些情况下，在写入操作期间跨电容器220施加的电压可具有等于或大于电容器220中的铁电材料的饱和电压的量值，使得电容器220经极化，且因此即使在所施加电压的量值减小时或在跨电容器220施加零净电压的情况下也维持电荷。

包含感测放大器270、单元选择组件230、信号产生组件260或参考组件280的电路200可包含各种类型的晶体管。举例来说，电路200可包含n型晶体管，其中将高于n型晶体管的阈值电压的相对正电压(例如，相对于源极端子具有正量值的所施加电压，其大于阈值电压)施加到n型晶体管的栅极使得能够在n型晶体管的其它端子(例如，漏极端子及源极端子，跨传导沟道)之间形成传导路径。

在一些实例中，n型晶体管可充当开关组件，其中所施加电压是逻辑信号，其用于通过施加相对较高逻辑信号电压(例如，对应于逻辑1状态的电压，其可与正逻辑信号电压供应相关联)来启用通过晶体管的传导性，或通过施加相对较低逻辑信号电压(例如，对应于逻辑0状态的电压，其可与接地或虚拟接地电压相关联)来停用通过晶体管的传导性。在采用n型晶体管作为开关组件的一些实例中，可选择施加到栅极端子的逻辑信号的电压以在特定工作点(例如，在饱和区中或在有源区中)操作晶体管。

在一些实例中，n型晶体管的行为可能比逻辑切换更复杂，且跨晶体管的选择性传导性也可随变化的漏极及源极电压而变。举例来说，栅极端子处的所施加电压可具有特定电压电平(例如，箝位电压)，其用于在源极端子电压低于某一电平(例如，低于栅极端子电压减去阈值电压)时实现漏极端子与源极端子之间的传导性。当源极端子的电压上升到某一电平以上时，可取消激活n型晶体管使得漏极端子与源极端子之间的传导路径断开。

额外地或替代地，电路200可包含p型晶体管，其中将高于p型晶体管的阈值电压的相对负电压(例如，相对于源极端子具有负量值的所施加电压，其大于阈值电压)施加到p型晶体管的栅极使得能够在p型晶体管的其它端子(例如，漏极端子及源极端子，跨导电沟道)之间形成传导路径。

在一些实例中，p型晶体管可充当开关组件，其中所施加电压是逻辑信号，其用于通过施加相对较低逻辑信号电压(例如，对应于逻辑“1”状态的电压，其可与负逻辑信号电压供应相关联)来启用传导性，或通过施加相对较高逻辑信号电压(例如，对应于逻辑“0”状态的电压，其可与接地或虚拟接地电压相关联)来停用传导性。在采用p型晶体管作为开关组件的一些实例中，可选择施加到栅极端子的逻辑信号的电压以在特定工作点(例如，在饱和区中或在有源区中)操作晶体管。

在一些实例中，p型晶体管的行为可能比通过栅极电压进行的逻辑切换更复杂，且跨晶体管的选择性传导性也可随变化的漏极及源极电压而变。举例来说，栅极端子处的所施加电压可具有特定电压电平，所述特定电压电平用于只要源极端子电压高于某一电平(例如，高于栅极端子电压加上阈值电压)就启用漏极端子与源极端子之间的传导性。当源极端子电压的电压下降到某一电平以下时，可取消激活p型晶体管使得漏极端子与源极端子之间的传导路径断开。

电路200的晶体管可为场效应晶体管(FET)，包含金属氧化物半导体FET，其可被称为MOSFET。在一些实例中，可由衬底的材料的掺杂区形成这些及其它类型的晶体管。在一些实例中，晶体管可形成于专用于电路200的特定组件的衬底(例如，用于感测放大器270的衬底、用于信号产生组件260的衬底、用于参考组件280的衬底、用于存储器单元105-a的衬底)上，或晶体管可形成于电路200的特定组件共同的衬底(例如，感测放大器270、信号产生组件260、参考组件280或存储器单元105-a中的两者或更多者共同的衬底)上。一些FET可具有包含铝或其它金属的金属部分，但一些FET可实施例如多晶硅的其它非金属材料，包含可被称为MOSFET的FET。进一步来说，尽管可使用氧化物部分作为FET的介电部分，但其它非氧化物材料可用于FET中的介电材料中，包含可被称为MOSFET的FET。

尽管电路200说明相对于单个存储器单元105的一组组件，但电路200的各种组件可在存储器装置100中复制以支持各种操作。举例来说，为支持行存取或页存取操作，感测组件150可配置成具有信号产生组件260、信号线265、参考组件280、参考线285、感测放大器270或其它组件中的一或多者的倍数，其中可根据可在行存取或页存取操作中(例如，在并发操作中)存取的存储器单元105的数量来配置所述倍数。

根据如本文中公开的实例，电路200可包含相对于衬底定位于存储器裸片的多个层级中的信号产生电路系统(例如，信号产生组件260的电路系统、参考组件280的电路系统)。举例来说，用于产生存取信号的一组一或多个第一晶体管可定位于存储器裸片的第一层级上，且用于产生存取信号的一组一或多个第二晶体管可定位于存储器裸片的第二层级上。在一些实例中，所述一组第一晶体管可与一组存取线耦合(例如，与第一层级处的一组信号线265耦合)，且可与将所述一组存取线与电压源(例如接地电压源)耦合相关联。在一些实例中，所述一组第二晶体管可与所述一组存取线耦合(例如，与第二层级处的所述一组信号线265耦合)，且可与沿存取线提供电压移位相关联，其可支持相对于电压(例如接地电压)比较存取信号的感测放大器270。

在一些实例中，第一晶体管及第二晶体管可包含由已沉积于半导体衬底上方(例如，使用薄膜材料沉积技术)的掺杂半导体材料形成的相应沟道部分，且感测放大器270的晶体管可包含由半导体衬底的掺杂区(例如，晶体硅晶片的掺杂区)形成的相应沟道部分。所述一组第一晶体管及所述一组第二晶体管的形成可涉及与在相应层级上形成其它晶体管(例如单元选择晶体管、层面选择晶体管、分流晶体管及相应层级的其它晶体管)共同的处理操作。通过将信号产生晶体管定位于存储器裸片的多个层级上，且利用共同制造操作，存储器裸片可支持更高密度的存储器单元(例如，在每一层级中)、改进存取操作(例如，归因于更短存取线、归因于存储器单元与信号产生电路系统之间更接近)及更大可缩放性(例如，通过在衬底上方支持更大数量的层级)以及其它优点。

图3A及3B说明根据如本文中公开的实例的具有迟滞绘图300-a及300-b的铁电存储器单元的非线性电性质的实例。迟滞绘图300-a及300-b可分别说明采用如参考图2描述的铁电电容器220的存储器单元105的写入过程及读取过程的方面。迟滞绘图300-a及300-b描绘随铁电电容器220的端子之间的电压差V

铁电材料的特征是电极化，其中材料可在没有电场的情况下保持非零电荷。铁电材料的实例包含钛酸钡(BaTiO

如迟滞绘图300-a中描绘，铁电电容器220中使用的铁电材料可在铁电电容器220的端子之间没有净电压差的状态期间保持正或负极化。举例来说，迟滞绘图300-a说明两个可能极化状态，即电荷状态305-a及电荷状态310-a，其可分别表示负饱和极化状态及正饱和极化状态。电荷状态305-a及310-a可处于说明剩余极化(Pr)值的物理状态，其可指代在移除外部偏压(例如，电压)时剩余的极化(或电荷)。根据迟滞绘图300-a的实例，当未跨铁电电容器220施加电压差时电荷状态305-a可表示逻辑1，且当未跨铁电电容器220施加电压差时电荷状态310-a可表示逻辑0。在一些实例中，相应电荷状态或极化状态的逻辑值可以相反方式反转或解释以适应用于操作存储器单元105的其它方案。

通过借助于跨铁电电容器220施加净电压差来控制铁电材料的电极化及因此电容器端子上的电荷，可将逻辑0或1写入存储器单元105。举例来说，电压315可为等于或大于正饱和电压的电压，且跨铁电电容器220施加电压315可导致电荷积累，直到达到电荷状态305-b(例如，写入逻辑1)。在从铁电电容器220移除电压315(例如，跨铁电电容器220的端子施加零净电压)时，铁电电容器220的电荷状态可沿着在跨电容器的零电压处的电荷状态305-b与电荷状态305-a之间展示的路径320。换句话说，电荷状态305-a可表示在跨已经正饱和的铁电电容器220的均衡电压下的逻辑1状态。

类似地，电压325可为等于或小于负饱和电压的电压，且跨铁电电容器220施加电压325可导致电荷积累，直到达到电荷状态310-b(例如，写入逻辑0)。在从铁电电容器220移除电压325(例如，跨铁电电容器220的端子施加零净电压)时，铁电电容器220的电荷状态可沿着在跨电容器的零电压处的电荷状态310-b与电荷状态310-a之间展示的路径330。换句话说，电荷状态310-a可表示在跨已经负饱和的铁电电容器220的均衡电压下的逻辑0状态。在一些实例中，表示饱和电压的电压315及电压325可跨铁电电容器220具有相同量值，但具有相反极性。尽管迟滞绘图300-a的实例说明对应于电荷状态310-a的逻辑0及对应于电荷状态305-a的逻辑1，但在一些实例中逻辑状态可对应于不同电荷状态，例如逻辑0对应于电荷状态305-a且逻辑1对应于电荷状态310-a，以及其它实例。

为读取或感测铁电电容器220的所存储状态，还可跨铁电电容器220施加电压。响应于所施加电压，由铁电电容器存储的后续电荷Q改变，且改变程度可取决于初始极化状态、所施加电压、存取线上的本征或其它电容及其它因素。换句话说，由读取操作产生的电荷状态或存取线电压可取决于最初是否存储电荷状态305-a或电荷状态310-a或某一其它电荷状态，以及其它因素。

迟滞绘图300-b说明读取所存储的电荷状态305-a及310-a的实例。可举例来说经由数字线130-a及板极线140-a施加读取电压335作为电压差，如参考图2描述。迟滞绘图300-b可说明读取操作，其中读取电压335是正电压差V

当选择存储器单元105(例如，通过经由字线120-a激活单元选择组件230，如参考图2描述)时，可跨铁电电容器220施加读取电压335。在将读取电压335施加到铁电电容器220时，电荷可经由相关联数字线130-a及板极线140-a流入或流出铁电电容器220，且在一些实例中，可取决于铁电电容器220处于电荷状态305-a(例如，存储逻辑1)或处于电荷状态310-a(例如，存储逻辑0)或某种其它电荷状态产生不同电荷状态或存取线电压。

当对处于电荷状态305-a(例如，逻辑1)的铁电电容器220执行读取操作时，额外正电荷可跨铁电电容器220积累，且电荷状态可沿着路径340，直到达到电荷状态305-c的电荷及电压为止。流动通过电容器220的电荷量可与数字线130-a或其它存取线的本征或其它电容有关。在“板极低”读取配置中，与电荷状态305-a及305-c相关联的读取操作或更一般地与逻辑1状态相关联的读取操作可与相对少量的电荷转移相关联(例如，与和电荷状态310-a及310-c或更一般地逻辑0状态相关联的读取操作相比)。

如由电荷状态305-a与电荷状态305-c之间的转变所展示，归因于对于给定电荷变化，电容器220处的电压变化相对较大，跨铁电电容器220的所得电压350可为相对较大正值。因此，当在“板极低”读取操作中读取逻辑1时，在电荷状态305-c下等于V

在对处于电荷状态310-a(例如，逻辑0)的铁电电容器220执行读取操作时，当净正电荷跨铁电电容器220积累时，所存储电荷可反转极性，且电荷状态可沿着路径360，直到达到电荷状态310-c的电荷及电压为止。流动通过铁电电容器220的电荷量可再次与数字线130-a或其它存取线的本征或其它电容有关。在“板极低”读取配置中，与电荷状态310-a及310-c相关联的读取操作或更一般地与逻辑0状态相关联的读取操作可与相对大量电荷转移相关联(例如，与和电荷状态305-a及305-c或更一般地逻辑1状态相关联的读取操作相比)。

如由电荷状态310-a与电荷状态310-c之间的转变所展示，在一些情况下，归因于对于给定电荷变化，电容器220处的电压变化相对较小，所得电压355可为相对较小正值。因此，当在“板极低”读取操作中读取逻辑0时，在电荷状态310-c下等于V

从电荷状态310-a到电荷状态310-d的转变可说明与存储器单元105的铁电电容器220的极化或电荷的部分减少或部分反转(例如，电荷Q的量值从电荷状态310-a到电荷状态310-d的减小)相关联的感测操作。换句话说，根据铁电材料的性质，在执行读取操作之后，当移除读取电压335(例如，通过跨铁电电容器220施加零净电压、通过均衡跨铁电电容器220的电压)时，铁电电容器220可不返回到电荷状态310-a。相反，当在具有读取电压335的电荷状态310-a的读取操作之后跨铁电电容器220施加零净电压时，电荷状态可沿着路径365从电荷状态310-c到电荷状态310-d，说明极化量值的净减小(例如，比初始电荷状态310-a正极化较小的电荷状态，通过电荷状态310-a与电荷状态310-d之间的电荷差说明)。因此，对具有电荷状态310-a的铁电电容器220执行具有正读取电压的读取操作可被描述为破坏性读取过程。

在启动读取操作之后的电荷状态305-c及电荷状态310-c的位置可取决于各种因素，包含特定感测方案及电路系统。在一些情况下，最终电荷可取决于与存储器单元105耦合的数字线130-a的净电容，其可包含本征电容240、(例如，感测组件150的)积分器电容器及其它。举例来说，如果铁电电容器220在0V与板极线140-a电耦合且将读取电压335施加到数字线130-a，那么在选择存储器单元105时，归因于从数字线130-a的净电容流向铁电电容器220的电荷，数字线130-a的电压可能下降。因此，在一些实例中，在感测组件150处测量的电压可不等于读取电压335或所得电压350或355，且代替地可取决于电荷共享周期之后的数字线130-a或其它存取线的电压。

可通过比较由读取操作产生的数字线130-a或信号线265(在适用情况下)的电压与参考电压(例如，经由如参考图2描述的参考线285)来确定铁电电容器220的初始状态(例如，电荷状态、逻辑状态)。在一些实例中，数字线电压可为板极线电压与跨铁电电容器220的最终电压的总和(例如，在读取具有存储电荷状态305-a的铁电电容器220时的电压350，或在读取具有存储电荷状态310-a的铁电电容器220时的电压355)。在一些实例中，数字线电压可为读取电压335与跨电容器220的最终电压的差(例如，在读取具有存储电荷状态305-a的铁电电容器220时的(读取电压335–电压350)、在读取具有存储电荷状态310-a的铁电电容器220时的(读取电压335–电压355))。

在一些实例中，存储器单元105的读取操作可与数字线130-a的固定电压相关联，其中铁电电容器220在启动读取操作之后的电荷状态可为相同的，而与其初始电荷状态无关。举例来说，在将数字线130-a保持在固定读取电压335的读取操作中，对于铁电电容器最初存储电荷状态305-a的情况及铁电电容器最初存储电荷状态310-a的情况，铁电电容器220可进入电荷状态370。因此，代替使用数字线130-a的电压差来检测初始电荷状态或逻辑状态，在一些实例中，可至少部分基于与读取操作相关联的电荷差来确定铁电电容器220的初始电荷状态或逻辑状态。举例来说，如通过迟滞绘图300-b说明，可基于电荷状态305-a与电荷状态370之间的电荷差Q(例如，相对少量的电荷转移)来检测逻辑1，且可基于电荷状态310-a与电荷状态370之间的电荷差Q(例如，相对大量的电荷转移)来检测逻辑0。

在一些实例中，可通过电荷转移感测放大器、共源共栅(例如，在共源共栅配置中操作的晶体管，根据如本文中公开的实例，其也可支持解码功能性)或在数字线130-a与信号线265之间的信号产生组件260的其它电路系统支持此检测，且信号线265的电压可至少部分基于电容器220在启动读取操作之后的电荷转移的量。在此类实例中，尽管数字线130-a保持在固定电压电平，但可比较信号线265的电压与参考电压(例如，在感测放大器270处)以确定最初由铁电电容器220存储的逻辑状态。

在数字线130-a保持在固定读取电压335的一些实例中，无论电容器220最初处于电荷状态305-a(例如，逻辑1)还是最初处于电荷状态310-a(例如，逻辑0)，电容器220可在读取操作之后正饱和。因此，在此读取操作之后，电容器220可至少临时地根据逻辑1状态充电，而不考虑其初始或预期逻辑状态。因此，至少在电容器220意在存储逻辑0状态时，可执行重写操作，且此重写操作可包含施加写入电压325以存储逻辑0状态，如参考迟滞绘图300-a描述。此类重写操作可经配置或以其它方式描述为选择性重写操作，因为在电容器220意在存储逻辑1状态时可能无需施加重写电压。在一些实例中，此存取方案可被称为“2Pr”方案，其中用于区分逻辑0与逻辑1的电荷差可等于存储器单元105的剩余极化的两倍(例如，电荷状态305-a(正饱和电荷状态)与电荷状态310-a(负饱和电荷状态)之间的电荷差)。

图4说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的晶体管结构400的实例。晶体管结构400说明至少部分由衬底420的部分(例如，衬底420的掺杂部分440)形成的晶体管的实例，且可说明配置成平面晶体管布置的晶体管的特征的布置。衬底420可为半导体晶片的部分，例如存储器裸片的硅芯片(例如，结晶硅、单晶硅)。出于说明性目的，可参考坐标系410的x方向、y方向及z方向(例如，高度方向)来描述晶体管结构400的方面。在一些实例中，z方向可说明垂直于衬底420的表面(例如，xy平面中的表面、其它材料可沉积于其上或上方的表面)的方向，且通过其在xz平面中的相应横截面说明的结构中的每一者可沿y方向延伸一定距离(例如，长度)。

晶体管结构400说明电耦合在端子470-a-1与端子470-a-2之间的晶体管沟道的实例，其可包含衬底420的一或多个掺杂部分440。在各种实例中，端子470-a-1或470-a-2中的一者可被称为源极端子，且端子470-a-1或47-a-2中的另一者可被称为漏极端子，其中此指定可基于包含晶体管结构400的电路的配置或相对偏置。晶体管的沟道(例如，沟道部分)可包含或指代晶体管结构的一或多个部分，其可操作以至少部分基于晶体管的栅极(例如，栅极端子、栅极部分450)的电压来打开或关闭源极与漏极之间(例如，端子470-a-1与端子470-a-2之间)的传导路径(例如，调制传导性、形成沟道、打开沟道、关闭沟道)。换句话说，晶体管的沟道可经配置以至少部分基于栅极(例如栅极部分450)的电压而被激活(例如，变得导电)或取消激活(例如，变得非导电)。在晶体管结构400的一些实例(例如，平面晶体管布置)中，通过衬底420的一或多个掺杂部分440形成的沟道部分可支持大致水平方向上(例如，“平面内”方向、沿x方向、在xy平面内、在衬底420的表面内或平行于所述表面的方向上)的传导路径。

栅极部分450可通过栅极绝缘部分460(例如，栅极电介质)与沟道部分物理上分离(例如，与衬底420分离、与掺杂部分440中的一或多者分离)。端子470中的每一者可与相应掺杂部分440-a接触或以其它方式与其耦合(例如，电、物理地)，且端子470中的每一者及栅极部分450可由导电材料(例如金属或金属合金，或多晶半导体(例如，多晶硅)，以及形成于衬底420上方的其它导体或半导体布置)形成。

在一些实例中，晶体管结构400可作为n型(例如，n沟道)晶体管操作，其中将高于阈值电压的相对正电压(例如，相对于源极端子具有正量值的所施加电压，其大于阈值电压)施加到栅极电压450激活沟道部分或以其它方式启用端子470-a-1与470-a-2之间的传导路径(例如，沿与衬底420内的x方向大致对准的方向)。在一些此类实例中，掺杂部分440-a可指代具有n型掺杂或n型半导体的部分，且掺杂部分440-b可指代具有p型掺杂或p型半导体的部分(例如，具有沿x方向或沟道方向的NPN配置的沟道部分)。

在一些实例中，晶体管结构400可作为p型(例如，p沟道)晶体管操作，其中将高于阈值电压的相对负电压(例如，相对于源极端子具有负量值的所施加电压，其大于阈值电压)施加到栅极部分450激活沟道部分或以其它方式启用端子470-a-1与470-a-2之间的传导路径。在一些此类实例中，掺杂部分440-a可指代具有p型掺杂或p型半导体的部分，且掺杂部分440-b可指代具有n型掺杂或n型半导体的部分(例如，具有沿x方向或沟道方向的PNP配置的沟道部分)。

在一些实例中，可操作以支持对存储器单元105的存取操作的电路系统(例如，行组件125、列组件135、板极组件145、感测组件150或存储器控制器170或其各种组合的至少一部分)可形成为包含各自具有晶体管结构400的布置的若干组相应晶体管，其中晶体管中的每一者可具有由衬底420的相应掺杂部分440形成的沟道部分。在一些实例中，此类晶体管可利用衬底420的晶体半导体材料来实现此材料或此布置的各种性能特性或制造特性。此布置的一些实例可在互补金属氧化物半导体(CMOS)配置中实施，其可指代互补且对称对p型晶体管及n型晶体管的各种实例(例如，用于逻辑功能)。然而，基于衬底的晶体管的此类结构或布置可能受到衬底420的可用区域的限制(例如，在存储器阵列110或存储器阵列110的层级或层面堆叠之下)。

根据如本文中公开的实例，信号产生组件260以及其它电路系统(例如，寻址电路系统、分流电路系统)的各个方面可定位成与衬底420分离或远离衬底420(例如，在衬底420上方)，包含在一或多个存储器阵列110的不同层级处具有各种组件或电路系统。举例来说，一些电路系统(例如支持与信号产生组件260相关联的信号产生的方面的晶体管)可形成于衬底420上方的多个层级中，其中此类晶体管可包含或被称为薄膜晶体管或垂直晶体管以及其它配置或术语。

图5说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的电路500的实例。电路500包含经配置以与感测组件150-b耦合的存储器单元105-b(例如，一对存储器单元105-b)，其可为如参考图1到4描述的存储器单元105及感测组件150的方面的实例。电路500说明互补存储器单元布置的实例(例如，互补参考配置)。

感测组件150-b包含感测放大器270-a，其与用于基于存取存储器单元105-b(例如，基于锁存存储器单元105-b-1的存取与存储器单元105-b-2的存取之间的信号差)来感测逻辑状态的(例如，信号产生组件260的)电路系统耦合。可经由相应数字线130-b及信号线265-a在存储器单元105-b与感测放大器270-a之间传达信号，数字线130-b及信号线265-a可与任何其它组成信号路径组合被称为存储器单元105-b与感测放大器270a之间的相应存取线。还可通过字线120及板极线140的各种配置支持电路500的操作。举例来说，如说明，至少存储器单元105-b-1及105-b-2可与共同板极线140-b耦合，且存储器单元105-b-1及105-b-2可分别与可共同驱动或独立驱动的字线120-b-1及120-b-2耦合。可通过信号线265-a-1上的电压V

电路500可包含接地节点510，其可表示与共同接地点(例如，机壳接地、中性点、虚拟接地、接地电压源)耦合的节点。接地节点510可与具有电压V

电路500可包含开关组件530，其可与组件耦合(例如，耦合在组件之间，与组件电耦合)以提供选择性耦合或去耦合功能性。在一些实例中，开关组件530可为晶体管(例如，n型晶体管、p型晶体管)，且可将逻辑信号(例如，SW#)施加到晶体管的栅极以启用或停用通过晶体管的传导路径(例如，沟道)。如本文中描述，在开关组件530处启用逻辑信号(例如，作为逻辑1)可启用通过开关组件530的传导路径(例如，关闭电路路径)，且在开关组件530处停用逻辑信号(例如，作为逻辑0)可停用通过开关组件530的传导路径(例如，打开电路路径)。可通过存储器控制器(未展示)(例如参考图1描述的存储器控制器170)或支持存取操作时序的存储器装置100的任何其它组件提供逻辑信号SW#以及其它逻辑信号。

电路500可包含可变电压源540，其可包含各种配置的电压源520及经由逻辑信号VV控制的选择组件545。可通过存储器控制器(未展示)(例如参考图1描述的存储器控制器170)或支持存取操作时序的存储器装置100的任何其它组件提供逻辑信号VV。尽管可变电压源540被说明为包含两个电压源520及选择组件545，但支持本文中描述的操作的可变电压源540可包含其它配置，例如包含两个以上电压源520，或包含以其它方式提供可变电压的电压缓冲器。在一些实例中，可变电压源540可包含两个或更多个开关组件530以代替选择组件545，其可支持浮动电压条件。

电路500可包含晶体管550、555、560及565，其可支持存取存储器单元105-b的各个方面。根据如本文中公开的实例，可在存储器裸片的两个或更多个层级处实施所述一组晶体管550、555、560及565，其可涉及薄膜晶体管(TFT)技术的各种实施方案(例如，其中晶体管550、555、560或565中的一或多者实施为薄膜晶体管，例如垂直晶体管)。在一些实例中，晶体管550、555、560及565的任何组合可定位在衬底上方的存储器裸片的两个或更多个层级中。

晶体管550可支持电路500的解码功能性(例如，层级选择、层面选择)。举例来说，包含电路500的多级存储器阵列的每一数字线130-b(例如，在多个层级上具有数字线130-b)可与相应晶体管550-a相关联，且相应晶体管550-a可支持将给定层级的数字线130-b与感测放大器270-a耦合(例如，经由信号线265-a)。晶体管550-a-1可支持将数字线130-b-1与信号线265-a-1耦合(例如，基于输入信号SEL1，其可与层面选择信号相关联)等等。可通过不激活相应晶体管550-a将不与存取操作相关联的一或多个层级的数字线130-b与信号线265-b隔离。

晶体管555可支持电路500的分流功能性。举例来说，每一数字线130-b可与相应晶体管555-a相关联，且相应晶体管555-a可支持将数字线130-b与板极线140-b耦合。此耦合可均衡跨数字线130-b与板极线140-b之间的一组存储器单元105-b(例如，存储器单元的列)的电压，此可减少泄漏电荷的积累(例如，在电容器220处)，否则可能破坏通过所述一组存储器单元105-b存储的逻辑状态。晶体管555-a-1可支持将数字线130-b-1与板极线140-b分流(例如，基于输入信号SH1)等等。可通过不激活相应晶体管555-a来打开与存取操作相关联的数字线130-b的分流路径。在一些实例中，电路500可在没有此分流功能性的情况下实施，且相应地可省略晶体管555。

晶体管560可支持电路500的接地功能性。举例来说，每一信号线265-a可与相应晶体管560-a相关联，且相应晶体管560-a可支持将信号线265-a与接地节点510-a耦合。此耦合可将信号线265-a的电压复位(例如，复位为零)，此可在存取操作之前、之后或作为存取操作的部分(例如，在将存储器单元105-b与信号线265-a耦合之前，在通过感测放大器270-a锁存之后)执行。晶体管560-a-1可支持将信号线265-a-1与接地节点510-a-1耦合(例如，基于输入信号EN1)等等。可通过不激活相应晶体管560-a来打开与存取操作相关联的信号线265-a的接地路径。

晶体管565可支持电路的电压位移功能性(例如，电压偏移功能性、电压移位功能性)。举例来说，每一信号线265-a可与相应晶体管565-a相关联，且相应晶体管565-a可支持根据第一电压在信号线上产生信号(例如，当经由电压源520-d用第一电压(例如V

在一些实例中，此类操作可利用相应晶体管565-a的电容(例如，在相应晶体管565-a的栅极与沟道之间，在相应晶体管565-a的栅极与信号线265-a之间)。在一些实例中，晶体管565可被称为电容器，其中在通常与电路500的其它晶体管(例如，晶体管550、555或560中的一或多者)一起形成的电路500的结构之间提供相应电容。举例来说，晶体管565可替代地被称为栅极氧化硅电容器(例如，在金属氧化物半导体布置中实施的电容器)。

在一些实例中，与晶体管565-a相关联的沟道的两端可与对应信号线265-a直接连接(例如，经由金属连接)。在一些其它实例中，与晶体管565-a相关联的沟道的一或两端可经由可选择连接(例如另一晶体管(未展示)与对应信号线265-a连接。晶体管565-a-1可支持移位信号线265-a-1的电压，且晶体管565-a-2可支持移位信号线265-a-2的电压，以此类推。如说明，至少对应对晶体管565-a(例如，其中晶体管565-a-1及565-a-2可为此对的实例)的栅极可共同偏压(例如，使用共享可变电压源540，经由与电压V

感测放大器270-a说明经配置以至少部分基于比较(例如，信号线265-a-1的)第一感测信号与(例如，信号线265-a的)第二感测信号来检测逻辑状态的电路系统的实例。感测放大器270-a包含：第一节点(节点A)，其经配置以与第一信号线265-a-1耦合，其可为第一节点271的实例；及第二节点(节点B)，其经配置以与第二感测线265-a-2耦合，其可为第二节点272的实例。感测放大器270-a还包含：第三节点(节点C)，其可被称为高感测放大器供应节点；及第四节点(节点D)，其可被称为低感测放大器供应节点。感测放大器270-a的实例说明具有一对交叉耦合p型晶体管及一对交叉耦合n型晶体管的配置。然而，可根据所描述技术使用感测放大器270的其它配置，包含耦合在第一节点与第二节点之间的一对相对差分放大器。在一些实例中，可使用衬底(例如衬底420)的掺杂部分来实施感测放大器270-a的晶体管以及支持电路500的操作的其它晶体管。

图6展示说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的实例性存取操作的操作的时序图600。参考参考图5描述的电路500的组件描述实例性存取操作。

在时序图600的存取操作之前(例如，在601之前)，电路500的组件可处于可包含初始状态的各种状态。举例来说，开关组件530-a及530-b中的每一者可断开或取消激活(例如，经由取消激活的逻辑信号SW1及SW2，以取消激活感测放大器270-a)。在一些实例中，可取消激活晶体管550-a(例如，经由取消激活的逻辑信号SEL1及SEL2，以将数字线130-b与信号线265-a隔离，以取消选择存储器单元105-b的层面)，可激活晶体管555-a(例如，经由激活的逻辑信号SH1及SH2，以支持数字线130-b与板极线140-b之间的分流)，可激活晶体管560-a(例如，经由激活的逻辑信号EN1及EN2，以支持信号线265-a的接地)，且晶体管565-a的栅极可用初始电压(例如，V

进一步来说，在时序图600的存取操作之前，可根据逻辑状态(例如，共享逻辑状态)来写入存储器单元105-b-1及105-b-2。举例来说，可以负极化(例如，电荷状态305-a，通过施加电压315)写入存储器单元105-b中的一者且可以正极化(例如，电荷状态310-a，通过施加电压325)写入存储器单元105-b中的另一者，其中存储器单元105-b-1与105-b-2之间的相对极化差异可与写入逻辑状态相关联。时序图600的操作可说明基于来自存取存储器单元105-b-1及105-b-2的差分信令来确定写入逻辑状态的读取操作的方面。

在601，存取操作可包含停用数字线130-b的分流。举例来说，可取消激活逻辑信号SH1及SH2，其可将数字线130-b-1及130-b-2与板极线140-b隔离(例如，基于分别取消激活晶体管555-a-1及555-a-2)。

在602，存取操作可包含移位(例如，升压)施加到晶体管565-a的栅极的电压。举例来说，可激活逻辑信号VV，其可将可变电压源540从用电压V

在603，存取操作可包含停用信号线265-a的接地。举例来说，可取消激活逻辑信号EN1及EN2，其可分别将信号线265-a-1及265-a-2与接地节点510-a-1及510-a-2隔离(例如，基于分别取消激活晶体管560-a-1及560-a-2)。在一些实例中，在603的操作之后，信号线265-a-1及265-a-2可处于浮动状态，但可保持在0V或接近0V。

在604，存取操作可包含选择数字线130-b-1及130-b-2，其可涉及层面选择操作。举例来说，可激活逻辑信号SEL1及SEL2，其可将数字线130-b-1与信号线265-a-1耦合且将数字线130-b-2与信号线265-a-2耦合(例如，基于分别激活晶体管550-a-1及550-a-2)。

在605，存取操作可包含选择存储器单元105-b-1及105-b-2，其可涉及单元选择操作。举例来说，可激活逻辑信号WL1及WL2，其可将存储器单元105-b-1的存储元件(例如，电容器220)与数字线130-b-1耦合且将存储器单元105-b-2的存储元件与数字线130-b-2耦合(例如，基于分别激活单元选择组件，例如存储器单元105-b-1及105-b-2的单元选择组件230)。在一些实例中，605的操作还可包含将板极线140-b从低电压(例如，接地电压)转变为支持读取存储器单元105-b-1及105-b-2的电压。然而，在一些其它实例中，可在605的操作之前或之后(例如，在606的操作之前)执行板极线140-b的此偏压。

在一些实例中，板极线140-b与信号线265-a之间跨所选择的存储器单元105-b的偏置(例如，V

在时序图600的实例中，存储器单元105-a-1可与存储电荷状态305-a相关联，使得V

在606，存取操作可包含移位(例如，降低、移位、偏移)施加到晶体管565-a的栅极的电压。举例来说，可取消激活逻辑信号VV，其可将可变电压源540从用电压V

在607，存取操作可包含确定由存储器单元105-b-1及105-b-2存储的逻辑状态，其可包含V

在608，存取操作可包含或接着进行各种后续操作。在一些实例中(在605到607的操作涉及干扰存储器单元105-b中的任一者的极化状态的情况下)，在确定逻辑状态之后，逻辑状态可写回到存储器单元105-b-1及105-b-2，其可涉及将写入偏压施加到存储器单元105-b中的一者(例如，存储器单元105-b-2，其可能已在605的操作期间至少部分去极化，但不包括存储器单元105-b-1，其可能尚未在605的操作期间去极化)或将写入偏压施加到两个存储器单元105-b。在一些实例中，在608，存取操作可包含或接着进行使电路500返回到一或多个初始条件的各种操作(例如，取消激活逻辑信号SW1及SW2、取消激活晶体管550-a、激活晶体管555-a、激活晶体管560-a、用初始电压偏置晶体管565-a的栅极)。

时序图600中展示的操作顺序用于说明目的，且可执行各种其它顺序及步骤组合(例如，在并发操作中)以支持所描述技术。进一步来说，时序图600的操作的时序还用于说明目的，且不意在指示一个操作与另一操作之间的特定相对持续时间。根据如本文中公开的实例的各种操作可在比根据本公开的各种实例中说明的持续时间相对更短或相对更长的持续时间内进行。进一步来说，时序图600中说明的各种操作可在重叠或并发持续时间内进行以支持本文中描述的技术。

时序图600的逻辑信号的转变说明从一个状态到另一状态的转变，且通常反映如与特定编号操作相关联的启用或激活状态(例如，状态“0”)与停用或取消激活状态(例如，状态“1”)之间的转变。在各种实例中，状态可与逻辑信号的特定电压(例如，施加到作为开关操作的晶体管的栅极的逻辑输入电压)相关联，且从一个状态到另一状态的电压变化可能不是瞬时的。相反，在一些实例中，与逻辑信号相关联的电压可随时间沿着曲线从一个逻辑状态到另一逻辑状态。因此，时序图600中展示的转变不一定指示瞬时转变。进一步来说，与编号操作处的转变相关联的逻辑信号的初始状态可在所述编号操作之前的各种时间期间达到，同时仍支持所描述转变及相关联操作。

图7说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的存储器结构700的实例。存储器结构700可说明可与衬底420-a一起形成或形成于衬底420-a上方的存储器装置100或存储器裸片的部分，衬底420-a可为参考图4描述的衬底420的实例。存储器结构700可说明用于实施参考图5描述的电路500的方面的实例。举例来说，存储器结构700可说明用于实施与第一信号线265(例如，电路500的信号线265-a-1)相关联的电路系统的结构的实例，第一信号线265可与信号线导体735-a-1相关联。在一些实例中，可针对与第二信号线265(例如，电路500的信号线265-a-2)相关联的电路系统实施类似结构(例如，跨yz平面大致对称的结构)，第二信号线265可与信号线导体735-b-1及列解码器745-b相关联，但为了说明性清楚省略此类类似结构。

出于说明性目的，可参考坐标系701的x方向、y方向及z方向来描述存储器结构700的方面。z方向可说明相对于(例如，垂直于)衬底420-a的表面(例如，xy平面中的表面、其它材料可沉积于其上或上方的表面)的方向，且通过其在xz平面中的相应横截面说明的相关结构中的每一者可沿y方向延伸一定距离或重复一定量(例如，根据间距尺寸)或两者。在一些实例中，出于说明性目的，x方向可与列方向对准或被称为列方向(例如，沿存储器单元的列)，且y方向可与行方向对准或被称为行方向(例如，沿存储器单元105的行)。

存储器结构700说明与不同层级705(例如，不同层面、层面堆叠、层级堆叠)相关联的存储器阵列110的实例。举例来说，存储器阵列110-c-1可在相对于衬底420-a的第一位置(例如，高度)处与层级705-a-1相关联，且存储器阵列110-c-2可在相对于衬底420-a的第二(例如，不同)位置(例如，相对于衬底420-a在层级705-a-1上方)处与层级705-a-2相关联。尽管存储器结构700说明具有两个层级705-a的实例，但本文中描述的技术可应用于具有任何数量的一或多个层级705的存储器结构中。

存储器阵列110-c中的至少一些(如果不是每一者)可包含根据行(例如，沿y方向对准，根据沿x方向的位置寻址)及列(例如，沿x方向对准，根据沿y方向的位置寻址)布置的一组相应存储器单元105-c。举例来说，存储器单元110-c-1的列可包含n个存储器单元105-c-11到105-c-1n，且可与数字线导体710-a-11(例如，数字线130的实例)相关联(例如，形成于数字线导体710-a-11上、经形成为与其接触、与其耦合)。在一些实例中，存储器阵列110-c-2的列可包含相同数量的存储器单元105-c，其可或可不与存储器阵列110-c-1的存储器单元105-c物理上对准(例如，沿z方向)或重叠(例如，当在xy平面中观察时)。可通过沿y方向重复所说明的存储器单元105-c及数字线导体710-c以及其它特征来形成一定量(m个)列。

存储器结构700中的存储器单元105-c中的至少一些(如果不是每一者)可包含相应电容器220-b及相应单元选择组件230-b(例如，晶体管)。在存储器结构700的实例中，单元选择组件230-b中的每一者可形成为垂直晶体管，其可包含至少部分由相应支柱715-a或其部分(例如，沿z方向)形成的沟道部分(例如，垂直沟道)，及至少部分由相应字线导体720-a(例如，字线120的实例)形成的栅极部分。在一些实例中，单元选择组件230-b的栅极部分可为字线120或字线导体720-a的可操作以激活单元选择组件230-b的沟道部分(例如，调制沟道部分的传导性)的部分或区。字线导体720-a可沿例如y方向(例如，行方向，沿存储器单元105-c的行)的方向从一个存储器单元105-c延伸到另一存储器单元105-c，且可与用于选择(例如，激活)存储器单元105-c的行(例如，通过偏置字线导体720-a)的行组件125(未展示)耦合。

在一些实例中，一个存储器单元110-c(例如，存储器阵列110-c-1)的字线导体720-a可与另一存储器阵列110-c(例如，存储器阵列110-c-2、可操作以与信号线导体735-b耦合的存储器阵列110-c)的字线导体720-a耦合，使得可跨多个存储器阵列110-c或多个层级705-a共同激活存储器单元105-c的行(例如，通过共享行组件125的共同节点或输出，未展示)。在一些实例中，不同层级705-a的字线导体720-a之间的互连可至少部分沿z方向由一或多个通路、槽孔或TSV形成，所述一或多个通路、槽孔或TSV可定位于存储器阵列110-c的边界处或附近(例如，沿y方向)，以及相对于存储器阵列110-c的其它位置。

存储器单元105-c的每一电容器220-b可包含形成在与存储器单元105-c相关联的支柱715-a或以其它方式与支柱对准的某一部分(例如，沿z方向对准的部分、电容器220-b的内部部分)与板极导体730-a(例如，板极线140、板极节点或共同板极、电容器220-b的外部部分)之间的相应介电部分725-a。举例来说，每一电容器220-b可包含沿z方向与支柱715-a对准或以其它方式重合的相应内部部分，及通过相应介电部分725-a与内部部分分离的相应外部部分(例如，至少部分地围绕内部部分同心)。在一些实例中，两个或更多个电容器220-b的外部部分可为连续材料，例如(例如，板极导体730-a的)板极线或共同板极节点的连续金属或其它导体。在一些实例中，电容器220-b的支柱715-a的部分可为与对应单元选择组件230-b的支柱715-a的部分相同的材料或材料组合(例如，掺杂半导体材料、多晶半导体)。在一些实例中，电容器220-b的支柱715-a的部分可为或包含与对应单元选择组件230-b的支柱715-a的部分(例如，金属或导体部分，沉积于支柱715-a的表面上或上方的金属层)不同的材料或材料组合。在一些实例中，可用可操作以在没有电场的情况下保持非零电荷或极化(例如，对应于所存储的逻辑状态)的铁电材料形成介电部分725-a。

在存储器结构700的实例中，存储器阵列110-c-1可与板极导体730-a-1相关联(例如，与其耦合、包含板极导体730-a-1、使用其来存取)且存储器阵列110-c-2可与板极导体730-a-2相关联。板极导体730-a中的每一者可与用于偏置板极导体730-a的板极组件145(未展示)耦合。在存储器结构700的实例中，每一板极导体730-a可与存储器单元105-c的至少一列相关联。在一些实例中，板极导体730-a中的每一者还可沿y方向沿存储器单元105-c的行延伸，在此情况下板极导体730-a中的每一者可与相应存储器阵列110-c的所有存储器单元105-c相关联。在一些实例中，板极导体730-a可为形成于相应存储器阵列110-c的存储器单元105-c的介电部分725-a上方或之间的金属或其它导体。

在存储器结构700的实例中，每一存储器阵列110-c的存储器单元105-c的每一列可与相应晶体管550-b(例如，层面选择晶体管)相关联，相应晶体管550-b还可形成为垂直晶体管。每一晶体管550-b可操作以将相应数字线导体710-a与相应信号线导体735-a(例如，信号线265的实例)耦合。在存储器结构700的实例中，每一信号线导体735-a可为经形成与支柱740-a接触(例如，在数字线导体710-a上方，与其相对)的水平金属层及与可由一或多个通路、槽孔或TSV形成的列解码器745-a耦合的垂直部分的组合。在存储器结构700的实例中，为支持每存储器阵列110-c的m列，可沿y方向形成m个信号线导体735-a，且每一信号线导体735-a可与每一存储器阵列110-c或每一层级705-a的晶体管550-b耦合(例如，信号线导体735-a-1与晶体管550-b-11及550-b-21耦合)。

至少一些(如果不是每一)晶体管550-b可包含至少部分由一或多个相应支柱740-a形成的沟道部分(例如，垂直沟道)及至少部分由一或多个相应导体741-a(例如，层面选择线的实例，层面选择线中的一者可传送逻辑信号SEL1)形成的栅极部分。在一些实例中，晶体管550-b的栅极部分可为层面选择线的可操作以激活晶体管550-b的沟道部分(例如，调制沟道部分的传导性)的部分或区。导体741-a可沿例如y方向(例如，沿行方向，与存储器单元105-c的行平行)的方向从存储器单元105-c的一列延伸到另一列，或从一个晶体管550-b延伸到另一晶体管，且可与用于选择或激活存储器阵列110-c(例如，通过偏置导体741-a、通过激活晶体管550-b的行)的层面解码器(未展示)耦合。

一组m个信号线导体735-a可与列解码器745-a耦合，列解码器745-a可又与感测组件150-c耦合。因此，可使用层面解码器(未展示)及列解码器745-a的组合来多路复用、寻址或以其它方式选择性地将存储器阵列110-c-1及110-c-2的数字线导体710-a与感测组件150-c或其感测放大器270耦合以支持各种存取操作。在一些实例中，可省略列解码器745，使得信号线导体735-a可直接耦合到感测组件150-c。

在存储器结构700的实例中，每一存储器阵列110-c的存储器单元105-c的每一列还可与相应晶体管555-b(例如，分流晶体管)相关联，相应晶体管555-b还可形成为垂直晶体管。每一晶体管555-b可操作以将相应数字线导体710-a与导体部分750-a(例如，数字线导体710-a相应的导体部分750-a、存储器阵列110-c的数字线导体710-a共同的导体部分750-a、板极连接)耦合，导体部分750-a可将相应数字线导体710-a与板极导体730-a连接或分流。

至少一些(如果不是每一)晶体管555-b可包含至少部分由一或多个相应支柱755-a(例如，在相应数字线导体710-a与导体部分750-a之间)形成的沟道部分(例如，垂直沟道)及至少部分由一或多个相应导体756-a(例如，层面分流线的实例，层面分流线中的一者可传送逻辑信号SH1)形成的栅极部分。在一些实例中，晶体管555-b的栅极部分可为层面分流线的可操作以激活晶体管555-b的沟道部分(例如，调制沟道部分的传导性)的部分或区。导体756-a可沿例如y方向(例如，沿行方向，与存储器单元105-c的行平行)的方向从存储器单元105-c的一列延伸到另一列，或从一个晶体管555-b延伸到另一晶体管，且可与用于分流存储器阵列110-c(例如，通过偏置导体756-a、通过激活晶体管555-b的行)的层面解码器(未展示)耦合。

可通过各种类型的结构提供导体部分750-a或其功能性。在存储器结构700的实例中，导体部分750-a中的每一者可包含经形成与一或多个支柱755-a接触(例如，在数字线导体710-a上方，与其相对)且与一或多个板极导体730-a接触的水平导体部分(例如，金属层、至少沿x方向对准的部分)。在各种实例中，可使用一或多个常见工艺或材料来形成导体部分750-a，作为信号线导体735-a的形成或板极导体730-a的形成或两者。在一些实例中，导体部分750-a可包含多个水平导体部分、一或多个垂直导体部分(例如，槽孔、通路)或其任何组合。

在一些实例中，可由“短接”或虚设单元或电容器(未展示)提供导体部分750的功能性。举例来说，导体部分750可包含与一或多个支柱755-a对准并接触的部分，或支柱755-a的材料部分或延伸部，其可具有类似于电容器220-b的内部部分的类似材料、类似尺寸或其它方面。额外地或替代地，导体部分750可包含具有类似于电容器220的外部部分的类似材料、类似尺寸或其它方面的部分。在此类情况下，导体部分750可用也用于形成电容器220-b的一或多个工艺来形成，但可省略介电部分725。

在存储器结构700的实例中，每一信号线导体735-a可与相应晶体管560-b(例如，接地晶体管)相关联，相应晶体管560-b还可形成为垂直晶体管。每一晶体管560-b可操作以将相应信号线导体735-a与接地导体765-a(例如，信号线导体735-a相应的接地导体765-a、信号线导体735-a共同的接地导体765-a、与接地节点510相关联的接地面)耦合，其可支持将相应信号线导体735-a接地(例如，通过一或多个通路或其它中间导体)。

至少一些(如果不是每一)晶体管560-b可包含至少部分由一或多个相应支柱760-a(例如，在信号线导体735-a与接地导体765-a之间)形成的沟道部分(例如，垂直沟道)及至少部分由一或多个相应导体761-a(例如，接地激活线的实例，其可传送逻辑信号EN1)形成的栅极部分。在一些实例中，晶体管560-b的栅极部分可为接地激活线的可操作以激活晶体管560-b的沟道部分(例如，调制沟道部分的传导性)的部分或区。导体761-a可沿例如y方向(例如，沿行方向)的方向从一个晶体管560-b延伸到另一晶体管，且可与行组件125、列组件135、感测组件150或用于将信号线导体735-a接地(例如，通过偏置导体761-a、通过激活晶体管560-b的行)的其它组件(未展示)耦合。

在存储器结构700的实例中，每一信号线导体735-a还可与相应晶体管565-b(例如，偏转晶体管、偏转电容器)相关联，相应晶体管565-b还可形成为垂直晶体管。每一晶体管565-b可操作以移位(例如，升压、降低、移位、偏转)相应信号线导体735-a的电压(例如，基于通过可变电压源540的偏置，未展示，基于将晶体管565-b操作为电容器)。至少一些(如果不是每一)晶体管565-b可包含至少部分由一或多个相应支柱770-a(例如，在信号线导体735-a与中间导体775-a之间)形成的沟道部分(例如，垂直沟道)及至少部分由一或多个相应导体771-a(例如，栅极线的实例，其可传送电压V

在存储器结构700的实例中，每一信号线导体735-a还可与相应晶体管780-b相关联，相应晶体管780-b还可形成为垂直晶体管。每一晶体管780-b可操作以将相应信号线导体735-a与相应中间导体775-a耦合，其可支持与相应中间导体775-a耦合的晶体管565-b的电压偏转能力。至少一些(如果不是每一)晶体管780-a可包含至少部分由一或多个相应支柱785-a(例如，在信号线导体735-a与中间导体775-a之间)形成的沟道部分(例如，垂直沟道)及至少部分由一或多个相应导体786-a形成的栅极部分。导体786-a可沿例如y方向(例如，沿行方向)的方向从一个晶体管780-a延伸到另一晶体管。在一些实例中，支柱770-a及785-a可共同涉及与支柱760-a相同的图案(例如，沿x方向、沿y方向)，但定位于不同层级705上(例如，沿z方向)，且根据不同栅极布置及偏置来实施。尽管晶体管565-b及780-a被说明为与高于与晶体管560-b相关联的层级705-a的层级705-a相关联，但在一些其它实例中可交换此相对布置。

在一些实例中，可根据支持存储器结构700的操作的各种技术来激活晶体管780-a。在一些实例中，晶体管可配置成“始终接通”配置，其中每当向存储器结构700施加或提供电力或电压时，或每当存储器结构700可操作以支持存取操作(例如，在有源模式中操作)时，可激活导体786-a。在一些实例中，晶体管780-a可经配置以在存储器阵列110-c-1或存储器阵列110-c-2或两者的存取期间被激活。在一些实例中，当选择对应存储器阵列110-c进行存取操作时，可激活晶体管780-a，在此情况下可激活对应晶体管550-b及对应晶体管780-a(例如，在存储器阵列110-c-1的存取期间，沿y方向激活晶体管550-b-11及780-a-1，及相应重复晶体管)。在一些实例中，可使用层面解码器以及其它电路系统来执行此组合或并发激活。尽管存储器结构700的实例包含晶体管780-a，但在一些实例中，可用将信号线导体735-a与相应中间导体775-a电连接的金属导体(例如，通路、槽孔、TSV)代替晶体管780-a，或中间导体775-a可延伸(例如，沿x方向)以与信号线导体735-a直接连接(例如，其中信号线导体735-a可包含与支柱770-a的顶端及底端重合的水平部分)。

在各种实例中，支柱715、740、755、760、770及785中的每一者可操作以支持相应晶体管的沟道的至少一部分(例如，沿z方向对准的沟道或可操作传导路径，至少部分基于相应栅极部分、栅极端子或栅极导体的电压来支持源极与漏极端子之间的电耦合或传导路径)，且可包含一或多个掺杂半导体部分。举例来说，为支持n型晶体管，此类支柱可包含至少p型半导体部分，或可包含n型半导体、p型半导体及n型半导体(例如，呈沿z方向的NPN布置)的堆叠(例如，沿z方向)，以及其它组成材料或布置。为支持p型晶体管，此类支柱可包含至少n型半导体部分，或可包含p型半导体、n型半导体及p型半导体(例如，呈沿z方向的PNP布置)的堆叠(例如，沿z方向)，以及其它组成材料或布置。在一些实例中，如本文中描述的支柱可包含一或多个电极部分，例如在支柱的一端或两端(例如，顶端、底端或两者)处的电极。

支柱715、740、755、760、770及785中的每一者可与高度或相对于衬底的高度维度(例如，z方向上的下范围、z方向上的上范围、z方向上的跨度)相关联，其可被定义为平衡存储器阵列110的各种性能准则的部分。在一些实例中，与相同层级705相关联的支柱沿z方向的高度维度或范围可相等或至少部分重叠。举例来说，与层级705-a-1相关联的支柱715、740、755或760或与层级705-a-2相关联的支柱715、740、755、770或785或两者的各种组合可相对于衬底具有共同高度维度(例如，共同上范围、共同下范围或两者)。在一些实例中，支柱715可具有不同于其它支柱(例如具有沿z方向的延伸高度以支持电容器220的一或多个特征的支柱715)的高度或高度维度。支柱715、740、755、760、770及785可形成为具有各种横截面形状(例如，在xy平面中)，例如正方形、矩形、圆形、椭圆形或多边形以及其它，其中支柱715、740、755、760、770及785可具有共同或不同形状，或共同或不同尺寸。

可根据各种技术来形成支柱715、740、755、760、770及785。在一些实例中，掺杂半导体材料的一或多个层或层堆叠可沉积于衬底上或上方(例如，在数字线导体710、接地导体765或中间导体775或对应金属层上或与其接触)，且定位于相应支柱之间(例如，沿x方向、沿y方向)的沉积层的部分可经蚀除或开槽以形成相应支柱。在一些实例中，相同层级705的支柱715、740、755、760、770及785的组合可由相同材料或材料组合形成(例如，由相同层或层堆叠形成，以支持常见类型的晶体管沟道)。在一些实例中，此类层可包含一或多个电极层(例如在掺杂半导体材料层的堆叠上方的电极层、在掺杂半导体材料层的堆叠下方的电极层或两者)，且此类电极层可或可不与支柱形成工艺一起被蚀刻或开槽。额外地或替代地，在一些实例中，可穿过材料(例如，在z方向上，穿过介电材料，穿过栅极介电材料)蚀刻孔或沟槽且支柱715、740、755、760、770及785的材料(例如，一或多个掺杂半导体材料、一或多个电极材料)可沉积于蚀刻孔或沟槽中。在将支柱材料沉积到孔、沟槽或其它凹部中的实例中，相同层级705的支柱715、740、755、760、770及785可由相同材料或材料组合形成(例如，使用共同材料沉积操作)，或可由不同材料或材料组合形成(例如，使用不同材料沉积操作，其可支持具有不同沟道类型的晶体管)。

在各种实例中，可针对特定特性(例如特定晶体管或晶体管组的相关联驱动强度(例如，驱动电流)、阻抗、激活阈值或泄漏特性)定义或选取用于相应晶体管的支柱715、740、755、760、770及785的数量或配置。在一些实例中，多个支柱可被描述为或配置为共同晶体管或晶体管组件的平行物理结构(例如，平行沟道)。举例来说，如说明，晶体管550-b中的每一者可包含或以其它方式形成为具有两个支柱740-a，晶体管555-b中的每一者可包含或以其它方式形成为具有两个支柱755-a，以此类推。然而，在其它实例中，此类晶体管中的每一者可分别包含或以其它方式形成为具有任何数量的一或多个支柱。同样地，在各种实例中，电容器220可与任何数量的一或多个支柱715一起形成或形成于其上方。在一些实例中，并行配置(例如，共同激活)的一组的每一支柱可被描述为或配置为单个晶体管的组件，使得对应单元选择、层面选择或层面分流可被描述为或配置为具有呈并行布置的多个晶体管。

在一些实例中，给定层级705-a的栅极导体的各种组合(例如，字线导体720-a、导体741-a、导体756-a、导体761-a、导体771-a、导体786-a)可使用一或多个共同操作、一或多个共同材料来形成，或以其它方式共享形成或配置的各种方面。举例来说，可使用一或多个共同导体形成工艺(例如，共同遮蔽工艺、共同蚀刻工艺、共同沉积工艺或其各种组合)来形成此类栅极导体。在一些实例中，此类栅极导体可形成为具有在支柱对应于支柱的至少掺杂半导体部分的高度维度内或与其重叠的高度维度。

在各种实例中，栅极导体(例如，字线导体720-a、导体741-a、导体756-a、导体761-a、导体771-a、导体786-a)可由金属或金属合金(例如，铜、钨、金、银、锡、铝或其合金)形成。可通过与导体及相应支柱的部分接触的栅极电介质将此类导体与对应支柱分离(沿x方向、沿y方向、沿x方向及y方向、沿径向方向)。在一些实例中，栅极导体可定位于相应支柱的旁边(例如，作为横向栅极，作为旁通栅极，作为支柱的任一侧或两侧上的一对栅极导体)，包含沿y方向延伸在支柱之间且沿x方向通过栅极电介质与支柱分离的导体。在一些实例中，栅极导体可包含(例如，部分、完全)缠绕相应支柱(例如，作为环绕式栅极、作为圆周栅极、作为同心栅极、作为全环绕栅极)的至少一部分，其中至少相应支柱可用与支柱及导体接触的圆周栅极电介质缠绕(例如，部分缠绕、完全缠绕)。在各种实例中，数字线导体710-a、信号线导体735-a、接地导体765-a及中间导体775-a以及例如导体的其它组件可由金属或金属合金形成，其可为与用于支持晶体管栅极部分的导体(例如，栅极导体)相同的材料或不同的材料。

在一些实例中，层面解码器(未展示)、列解码器745-a或感测组件150-c或其任何组合的电路系统可为基于衬底的，例如包含至少部分由衬底420-a的掺杂部分形成的晶体管(例如，根据晶体管结构400，配置成CMOS布置的晶体管)。通过将晶体管550-b、555-b、560-b及565-b包含在衬底420-a上方的位置中(例如，在多个层级705-a中)，存储器结构700可支持用于在整个存储器裸片中分布信号产生电路系统的改进灵活性，此可改进面积利用率或半导体衬底材料利用率以及其它优点。

图8展示根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的存储器装置820的框图800。存储器装置820可为如参考图1到7所描述的存储器装置的方面的实例。存储器装置820或其各种组件可为用于执行如本文中描述的信号产生电路系统布局的各种方面的构件的实例。举例来说，存储器装置820可包含电压源耦合组件825、电压产生组件830、电压偏转组件835、感测组件840、单元选择晶体管845、层级选择晶体管850、偏转分流组件855、电压选择晶体管860、电压偏转晶体管865或其任何组合。这些组件中的每一者可直接或间接地彼此通信(例如，经由一或多个总线)。

电压源耦合组件825可经配置为或以其它方式支持用于至少部分基于取消激活与衬底上方的存储器裸片的第一层级相关联的第一晶体管而将存储器裸片的导体与电压源隔离的构件。电压产生组件830可经配置为或以其它方式支持用于至少部分基于将存储器单元的存储元件与数字线耦合且将数字线与导体耦合而在存储器裸片的导体处产生第一电压的构件。电压偏转组件835可经配置为或以其它方式支持用于至少部分基于将施加到与衬底上方的存储器裸片的第二层级相关联的第二晶体管的栅极的偏压从第三电压移位到第四电压而将导体从第一电压移位到第二电压的构件，第二晶体管具有耦合在导体的第一部分与导体的第二部分之间的沟道部分。感测组件840可经配置为或以其它方式支持用于至少部分基于电压偏转组件835将导体从第一电压移位到第二电压来确定逻辑状态的构件。

在一些实例中，将存储器单元的存储元件与数字线耦合可至少部分基于电压产生组件830激活与耦合在存储元件与数字线之间的存储器裸片的一或多个第一半导体支柱相关联的第一沟道。在一些实例中，将数字线与导体耦合可至少部分基于电压产生组件830激活与耦合在数字线与导体之间的存储器裸片的一或多个第二半导体支柱相关联的第二沟道，其中一或多个第二半导体支柱沿相对于衬底的高度维度与一或多个第一半导体支柱重叠。

在一些实例中，取消激活第一晶体管可至少部分基于电压源耦合组件825取消激活与耦合在导体与电压源之间的存储器裸片的一或多个第三半导体支柱相关联的第三沟道，其中一或多个第三半导体支柱沿相对于衬底的高度维度与一或多个第一半导体支柱重叠。

在一些实例中，第二晶体管的沟道部分与沿相对于衬底的高度维度与一或多个第一半导体支柱重叠的存储器裸片的一或多个第四半导体支柱相关联。

在一些实例中，第二晶体管的沟道部分的第一端与第一导体耦合，且偏转分流组件855可经配置为或以其它方式支持用于激活与存储器裸片的第二层级相关联的第五晶体管的构件，第五晶体管具有耦合在第二晶体管的沟道部分的第二端与导体之间的沟道部分。在一些实例中，第二晶体管的沟道部分的第一端可与导体耦合且第二晶体管的沟道部分的第二端可与导体耦合。

在一些实例中，电压源与接地电压相关联。

在一些实例中，电压源耦合组件825可经配置为或以其它方式支持用于至少部分基于取消激活与存储器裸片的第一层级相关联的第三晶体管而将存储器裸片的第二导体与电压源隔离的构件。在一些实例中，电压产生组件830可经配置为或以其它方式支持用于至少部分基于将第二存储器单元的存储元件与第二数字线耦合且将第二数字线与第二导体耦合而在存储器裸片的第二导体处产生第五电压的构件。在一些实例中，电压偏转组件835可经配置为或以其它方式支持用于至少部分基于将施加到与存储器裸片的第二层级相关联的第四晶体管的栅极的偏压从第七电压移位到第八电压而将第二导体从第五电压移位到第六电压的构件，第四晶体管具有耦合在第二导体的第一部分与第二导体的第二部分之间的沟道部分。在一些实例中，感测组件840可经配置为或以其它方式支持用于至少部分基于电压偏转组件835将第二导体从第五电压移位到第六电压而确定逻辑状态的构件。

在一些实例中，确定逻辑状态是至少部分基于比较第二电压与第六电压。

图9展示说明根据如本文中公开的实例的支持存储器装置中的信号产生电路系统布局的方法900的流程图。方法900的操作可由如本文中描述的存储器装置或其组件来实施。举例来说，方法900的操作可由如参考图1到8描述的存储器装置来执行。在一些实例中，存储器装置可执行一组指令以控制装置的功能元件以执行所描述功能。额外地或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。

在905，所述方法可包含至少部分基于取消激活与衬底上方的存储器裸片的第一层级相关联的第一晶体管而将存储器裸片的导体与电压源隔离。可根据如本文中公开的实例来执行905的操作。在一些实例中，可由如参考图8描述的电压源耦合组件825执行905的操作的方面。

在910，所述方法可包含至少部分基于将存储器单元的存储元件与数字线耦合且将数字线与导体耦合而在存储器裸片的导体处产生第一电压。可根据如本文中公开的实例来执行910的操作。在一些实例中，可由如参考图8描述的电压产生组件830执行910的操作的方面。

在915，所述方法可包含至少部分基于将施加到与衬底上方的存储器裸片的第二层级相关联的第二晶体管的栅极的偏压从第三电压移位到第四电压而将导体从第一电压移位到第二电压，第二晶体管具有耦合在导体的第一部分与导体的第二部分之间的沟道部分。可根据如本文中公开的实例来执行915的操作。在一些实例中，可由如参考图8描述的电压偏转组件835执行915的操作的方面。

在920，所述方法可包含至少部分基于将导体从第一电压移位到第二电压来确定逻辑状态。可根据如本文中公开的实例来执行920的操作。在一些实例中，可由如参考图8描述的感测组件840执行920的操作的方面。

在一些实例中，如本文中描述的设备可执行一或若干方法，例如方法900。所述设备可包含用于执行本公开的以下方面的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)或其任何组合：

方面1：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下各者的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于取消激活与衬底上方的存储器裸片的第一层级相关联的第一晶体管而将所述存储器裸片的导体与电压源隔离；至少部分基于将存储器单元的存储元件与数字线耦合且将所述数字线与所述导体耦合而在所述存储器裸片的所述导体处产生第一电压；至少部分基于将施加到与所述衬底上方的所述存储器裸片的第二层级相关联的第二晶体管的栅极的偏压从第三电压移位到第四电压而将所述导体从所述第一电压移位到第二电压，所述第二晶体管具有耦合在所述导体的第一部分与所述导体的第二部分之间的沟道部分；且至少部分基于将所述导体从所述第一电压移位到所述第二电压来确定逻辑状态。

方面2：根据方面1所述的方法、设备或非暂时性计算机可读媒体，其中将所述存储器单元的所述存储元件与所述数字线耦合是至少部分基于激活与耦合在所述存储元件与所述数字线之间的所述存储器裸片的一或多个第一半导体支柱相关联的第一沟道，且将所述数字线与所述导体耦合是至少部分基于激活与耦合在所述数字线与所述导体之间的所述存储器裸片的一或多个第二半导体支柱相关联的第二沟道，其中所述一或多个第二半导体支柱沿相对于所述衬底的高度维度与所述一或多个第一半导体支柱重叠。

方面3：根据方面2所述的方法、设备或非暂时性计算机可读媒体，其中取消激活所述第一晶体管是至少部分基于取消激活与耦合在所述导体与所述电压源之间的所述存储器裸片的一或多个第三半导体支柱相关联的第三沟道，其中所述一或多个第三半导体支柱沿相对于所述衬底的所述高度维度与所述一或多个第一半导体支柱重叠。

方面4：根据方面2至3中任一项所述的方法、设备或非暂时性计算机可读媒体，其中所述第二晶体管的所述沟道部分与沿相对于所述衬底的所述高度维度与所述一或多个第一半导体支柱重叠的所述存储器裸片的一或多个第四半导体支柱相关联。

方面5：根据方面1至4中任一项所述的方法、设备或非暂时性计算机可读媒体，其中所述第二晶体管的所述沟道部分的第一端与所述第一导体耦合且所述方法、设备及非暂时性计算机可读媒体进一步包含用于激活与所述存储器裸片的所述第二层级相关联的第五晶体管的操作、特征、电路系统、逻辑、构件或指令或其任何组合，所述第五晶体管具有耦合在所述第二晶体管的所述沟道部分的第二端与所述导体之间的沟道部分。

方面6：根据方面1至4中任一项所述的方法、设备或非暂时性计算机可读媒体，其中所述第二晶体管的所述沟道部分的第一端与所述导体耦合且所述第二晶体管的所述沟道部分的第二端与所述导体耦合。

方面7：根据方面1至6中任一项所述的方法、设备或非暂时性计算机可读媒体，其中所述电压源与接地电压相关联。

方面8：根据方面1至7中任一项所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下各者的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于取消激活与所述存储器裸片的所述第一层级相关联的第三晶体管而将所述存储器裸片的第二导体与所述电压源隔离；至少部分基于将第二存储器单元的存储元件与第二数字线耦合且将所述第二数字线与所述第二导体耦合而在所述存储器裸片的所述第二导体处产生第五电压；至少部分基于将施加到与所述存储器裸片的所述第二层级相关联的第四晶体管的栅极的偏压从第七电压移位到第八电压而将所述第二导体从所述第五电压移位到第六电压，所述第四晶体管具有耦合在所述第二导体的第一部分与所述第二导体的第二部分之间的沟道部分；且其中确定所述逻辑状态是至少部分基于将所述第二导体从所述第五电压移位到所述第六电压。

方面9：根据方面8所述的方法、设备或非暂时性计算机可读媒体，其中确定所述逻辑状态是至少部分基于比较所述第二电压与所述第六电压。

应注意，本文中描述的方法是可能实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的部分。

描述一种设备。下文提供如本文中描述的设备的方面的概述：

方面10：一种设备，其包含：第一数字线，其与衬底上方的存储器裸片的第一层级相关联，所述第一数字线与所述存储器裸片的第一组存储器单元相关联(例如，与其耦合，与其单元选择组件耦合)；第二数字线，其与所述衬底上方的所述存储器裸片的第二层级相关联，所述第二数字线与所述存储器裸片的第二组存储器单元相关联(例如，与其耦合，与其单元选择组件耦合)；第一晶体管，其与所述存储器裸片的所述第一层级相关联且可操作以将所述第一数字线与和所述存储器裸片的感测放大器耦合的第一导体耦合；第二晶体管，其与所述存储器裸片的所述第二层级相关联且可操作以将所述第二数字线与所述第一导体耦合；第三晶体管，其与所述存储器裸片的所述第一层级相关联且可操作以将所述第一导体与电压源耦合；及第四晶体管，其与所述存储器裸片的所述第二层级相关联且具有与所述第一导体及第二导体耦合(例如，耦合在其间、与其电、物理耦合)的沟道部分。

方面11：根据方面10所述的设备，其进一步包含：第五晶体管，其与所述存储器裸片的所述第二层级相关联且可操作以将所述第一导体与所述第二导体耦合。

方面12：根据方面10所述的设备，其中所述第二导体经由与所述存储器裸片的所述第二层级相关联的金属部分与所述第一导体连接。

方面13：根据方面10至12中任一项所述的设备，其中所述第二导体及所述第二数字线沿相对于所述衬底的高度维度重叠。

方面14：根据方面10至13中任一项所述的设备，其中：所述第一晶体管的沟道部分包含与所述第一数字线及所述第一导体接触的一组一或多个第一半导体支柱；且所述第二晶体管的沟道部分包含与所述第二数字线及所述第一导体接触的一组一或多个第二半导体支柱。

方面15：根据方面14所述的设备，其中：所述第三晶体管的沟道部分包含与所述第一导体接触且沿相对于所述衬底的高度维度与所述一组一或多个第一半导体支柱重叠的一组一或多个第三半导体支柱；且所述第四晶体管的所述沟道部分包含与所述第一导体接触且沿相对于所述衬底的所述高度维度与所述一组一或多个第二半导体支柱重叠的一组一或多个第四半导体支柱。

方面16：根据方面14至15中任一项所述的设备，其中：所述第一组存储器单元的每一第一存储器单元与相应第一单元选择晶体管相关联，其中每一第一单元选择晶体管的沟道部分包含与所述第一数字线接触且沿相对于所述衬底的高度维度与所述一组一或多个第一半导体支柱重叠的一组相应一或多个第五半导体支柱；且所述第二组存储器单元的每一第二存储器单元与相应第二单元选择晶体管相关联，其中每一第二单元选择晶体管的沟道部分包含与所述第二数字线接触且沿相对于所述衬底的所述高度维度与所述一组一或多个第二半导体支柱重叠的一组相应一或多个第六半导体支柱。

方面17：根据方面10至16中任一项所述的设备，其进一步包含：第三数字线，其与所述存储器裸片的所述第一层级相关联，所述第三数字线与所述存储器裸片的第三组存储器单元耦合；第四数字线，其与所述存储器裸片的所述第二层级相关联，所述第四数字线与所述存储器裸片的第四组存储器单元耦合；第五晶体管，其与所述存储器裸片的所述第一层级相关联且可操作以将所述第三数字线与和所述感测放大器耦合的第三导体耦合；第六晶体管，其与所述存储器裸片的所述第二层级相关联且可操作以将所述第四数字线与所述第二导体耦合；第七晶体管，其与所述存储器裸片的所述第一层级相关联且可操作以将所述第二导体与第二电压源耦合；及第八晶体管，其与所述存储器裸片的所述第二层级相关联且具有耦合在所述第三导体与第四导体之间的沟道部分。

方面18：根据方面17所述的设备，其中所述感测放大器可操作以至少部分基于所述第一导体的电压及所述第三导体的电压来检测逻辑状态。

方面19：根据方面10至18中任一项所述的设备，其中所述感测放大器包含多个晶体管，所述多个晶体管中的每一晶体管包含至少部分由所述衬底的掺杂部分形成的相应沟道部分。

方面20：根据方面10至19中任一项所述的设备，其中所述电压源与接地电压相关联。

描述一种设备。下文提供如本文中描述的设备的方面的概述：

方面21：一种设备，其包含：存储器裸片，其包含衬底上方的第一层级及所述衬底上方的第二层级；及所述存储器裸片的电路系统，其可操作以致使所述设备：至少部分基于取消激活与所述存储器裸片的所述第一层级相关联的第一晶体管而将所述存储器裸片的导体与电压源隔离；至少部分基于将存储器单元的存储元件与数字线耦合且将所述数字线与所述导体耦合而在所述存储器裸片的所述导体处产生第一电压；至少部分基于将施加到与所述存储器裸片的所述第二层级相关联的第二晶体管的栅极的偏压从第三电压移位到第四电压而将所述导体从所述第一电压移位到第二电压，所述第二晶体管具有与所述导体的第一部分及所述导体的第二部分耦合(例如，耦合在其间，与其电、物理耦合)的沟道部分；且至少部分基于将所述导体从所述第一电压移位到所述第二电压来确定逻辑状态。

方面22：根据方面21所述的设备，其中所述电路系统可操作以致使所述设备：至少部分基于激活与耦合在所述存储元件与所述数字线之间的所述存储器裸片的一或多个第一半导体支柱相关联的第一沟道而将所述存储器单元的所述存储元件与所述数字线耦合；且至少部分基于激活与耦合在所述数字线与所述导体之间的所述存储器裸片的一或多个第二半导体支柱相关联的第二沟道而将所述数字线与所述导体耦合，其中所述一或多个第二半导体支柱沿相对于所述衬底的高度维度与所述一或多个第一半导体支柱重叠。

方面23：根据方面22所述的设备，其中所述电路系统可操作以致使所述设备：至少部分基于取消激活与耦合在所述导体与所述电压源之间的所述存储器裸片的一或多个第三半导体支柱相关联的第三沟道而取消激活所述第一晶体管，其中所述一或多个第三半导体支柱沿相对于所述衬底的所述高度维度与所述一或多个第一半导体支柱重叠。

方面24：根据方面22至23中任一项所述的设备，其中：所述第二晶体管的所述沟道部分与沿相对于所述衬底的所述高度维度与所述一或多个第一半导体支柱重叠的所述存储器裸片的一或多个第四半导体支柱相关联。

方面25：根据方面22至24中任一项所述的设备，其中所述电路系统可操作以致使所述设备：至少部分基于取消激活与所述存储器裸片的所述第一层级相关联的第三晶体管而将所述存储器裸片的第二导体与所述电压源隔离；至少部分基于将第二存储器单元的存储元件与第二数字线耦合且将所述第二数字线与所述第二导体耦合而在所述存储器裸片的所述第二导体处产生第五电压；至少部分基于将施加到与所述存储器裸片的所述第二层级相关联的第四晶体管的栅极的偏压从第七电压移位到第八电压而将所述第二导体从所述第五电压移位到第六电压，所述第四晶体管具有耦合在所述第二导体的第一部分与所述第二导体的第二部分之间的沟道部分；且至少部分基于将所述第二导体从所述第五电压移位到所述第六电压来确定所述逻辑状态。

本文中所描述的信息及信号可使用各种不同科技及技术中的任一者来表示。举例来说，可贯穿描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单个信号；然而，所述信号可表示信号总线，其中所述总线可具有各种位宽度。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何传导路径，那么认为组件彼此电子通信(或彼此导电接触或连接或耦合)。在任何给定时间，基于包含经连接组件的装置的操作，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的传导路径可为开路或闭路。经连接组件之间的传导路径可为组件之间的直接传导路径，或经连接组件之间的传导路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接传导路径。在一些实例中，经连接组件之间的信号流动可(举例来说)使用一或多个中间组件(例如开关或晶体管)来中断一段时间。

术语“耦合”指代从组件之间的开路关系(其中信号目前不能通过传导路径在组件之间传送)移动到组件之间的闭路关系(其中信号能够通过传导路径在组件之间传送)的状态。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号通过先前不允许信号流动的传导路径在其它组件之间流动的改变。

术语“隔离”指代其中信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，那么其彼此隔离。举例来说，当定位于两个组件之间的开关断开时，由所述开关分离的组件彼此隔离。当控制器将两个组件彼此隔离时，控制器影响防止信号使用先前准许信号流动的传导路径在组件之间流动的变化。

本文中使用的术语“层”或“层级”指代几何结构的层或片(例如，相对于衬底)。每一层或层级可具有三个维度(例如，高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层或层级可为其中两个维度大于第三维度的三维结构，例如，薄膜。层或层级可包含不同元件、组件或材料。在一些实例中，一个层或层级可由两个或更多个子层或子层级组成。

本文中所论述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些实例中，衬底是半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)或另一衬底上的半导体材料外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)的掺杂来控制衬底或衬底子区的传导性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法而执行。

本文中论述的开关组件或晶体管可表示场效应晶体管(FET)且包括三端子装置，其包含源极、漏极及栅极。端子可通过导电材料(例如，金属)与其它电子元件连接。源极及漏极可为导电的且可包括重度掺杂(例如，退化)半导体区。源极及漏极可通过轻度掺杂半导体区或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封盖。可通过将电压施加到栅极而控制沟道传导性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“接通”或“激活”的。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“关断”或“取消激活”的。

结合附图在本文中阐述的描述对实例配置进行描述且不表示可实施或在权利要求书的范围内的全部实例。本文中使用的术语“示范性”意在“充当实例、例子或说明”而非“优选”或“比其它实例有利”。详细描述包含用于提供对所描述技术的理解的具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以免模糊所描述的实例的概念。

在附图中，类似组件或特征可具有相同参考标记。进一步来说，可通过在参考标记之后加上破折号及在类似组件当中进行区分的第二标记而区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者而不考虑第二参考标记。

可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施本文中描述的功能。实施功能的特征还可在物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。

举例来说，可运用经设计以执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文的公开内容描述的各种说明性块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此类配置)。

如本文中使用，包含权利要求书中，如在项目列表(举例来说，前面标有例如“中的至少一者”或“中的一或多者”的短语的项目列表)中使用的“或”指示包含列表使得(举例来说)A、B或C中的至少一者的列表表示A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，短语“基于”不应理解为对一组封闭条件的引用。举例来说，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不脱离本公开的范围。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”的相同方式来理解。

提供本文中的描述以使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将明白对本公开的各种修改，且本文中定义的一般原理可应用到其它变型而不脱离本公开的范围。因此，本公开不限于本文中描述的实例及设计，而是应符合与本文中公开的原理及新型特征一致的最广范围。