显示面板及其驱动方法、显示装置

本公开涉及显示技术领域，尤其涉及一种显示面板及其驱动方法、显示装置。

相关技术中，像素驱动电路通常包括有连接于电源端和驱动晶体管之间的开关晶体管，显示面板可以通过控制该开关晶体管栅极脉宽调制信号的占空比调节该像素驱动电路所在子像素的亮度。然而，由于该开关晶体管长时间处于导通状态，从而导致该开关晶体管阈值漂移严重，进而影响正常显示。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

根据本公开的一个方面，提供一种显示面板，其中，所述显示面板包括：多个像素驱动电路，多个所述像素驱动电路沿第一方向和第二方向阵列分布，所述第一方向和第二方向相交，多个所述像素驱动电路形成多个像素驱动电路组，每个所述像素驱动电路组包括多个像素驱动电路行，所述像素驱动电路行包括多个沿第一方向分布的所述像素驱动电路，所述像素驱动电路包括：驱动电路、第一开关单元，驱动电路连接第一节点、第二节点、第三节点，用于响应所述第一节点的信号通过所述第二节点向所述第三节点输入驱动电流；第一开关单元的第一端连接第一电源端，第二端连接所述第二节点，用于响应一脉宽调制信号以连接所述第一电源端和所述第二节点；其中，在同一所述像素驱动电路组中，任一第一开关单元的第二端与其他每一像素驱动电路行中至少一个所述第一开关单元的第二端连接。

本公开一种示例性实施例中，所述驱动电路包括：驱动晶体管，驱动晶体管的第一极连接所述第二节点，第二极连接所述第三节点，栅极连接所述第一节点；所述第一开关单元包括：第一晶体管，第一晶体管的第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述脉宽调制信号端。所述像素驱动电路还包括：第二晶体管、第三晶体管、电容，第二晶体管的第一极连接数据信号端，第二极连接所述第一节点，栅极连接第一栅极驱动信号端；第三晶体管的第一极连接所述第三节点，第二极连接感测信号端，栅极连接第二栅极驱动信号端；电容连接于所述第一节点和所述第三节点之间。

本公开一种示例性实施例中，所述显示面板还包括：栅极驱动电路，所述栅极驱动电路包括多个输出端，所述输出端与所述像素驱动电路行对应设置，所述输出端用于向与其对应的所述像素驱动电路行中所述第一开关单元的控制端提供所述脉宽调制信号；所述栅极驱动电路用于在同一帧中向同一所述像素驱动电路组中的像素驱动电路子组提供所述脉宽调制信号，所述像素驱动电路组中的部分像素驱动电路行形成所述像素驱动电路子组，且所述栅极驱动电路用于在至少部分不同帧中向同一所述像素驱动电路组中不同的所述像素驱动电路子组提供所述脉宽调制信号。

本公开一种示例性实施例中，所述像素驱动电路组包括在所述第二方向上相邻的多个像素驱动电路行，在同一所述像素驱动电路组中，在所述第二方向上分布的多个所述像素驱动电路中的第一开关单元的第二端相互连接。

本公开一种示例性实施例中，所述像素驱动电路子组包括一个所述像素驱动电路行，所述像素驱动电路组包括位于奇数行的奇数像素驱动电路行和位于偶数行的偶数像素驱动电路行，且所述像素驱动电路组中的两像素驱动电路行在所述第二方向上相邻设置；所述栅极驱动电路用于在同一帧中向奇数像素驱动电路行或偶数像素驱动电路行择一提供所述脉宽调制信号，且所述栅极驱动电路用于在至少部分帧中向奇数像素驱动电路行提供所述脉宽调制信号，以及用于在至少部分帧中向偶数像素驱动电路行提供所述脉宽调制信号。

本公开一种示例性实施例中，所述栅极驱动电路包括：第一栅极驱动 电路、第二栅极驱动电路，第一栅极驱动电路连接第一信号输入线、第一时钟信号线、第二时钟信号线，用于响应所述第一信号输入线、第一时钟信号线、第二时钟信号线的信号向奇数像素驱动电路行提供所述脉宽调制信号；第二栅极驱动电路连接第二信号输入线、第一时钟信号线、第二时钟信号线，用于响应所述第二信号输入线、第一时钟信号线、第二时钟信号线的信号向偶数像素驱动电路行提供所述脉宽调制信号。

本公开一种示例性实施例中，所述第一栅极驱动电路包括多个级联的移位寄存器单元，所述第二栅极驱动电路包括多个级联的移位寄存器单元；所述移位寄存器单元包括：第一输入电路、第二输入电路、上拉电路、下拉电路、第一输出电路、第二输出电路，第一输入电路连接信号输入端、第一时钟信号端、第四节点，用于响应所述第一时钟信号端的信号将所述信号输入端的信号传输到所述第四节点；第二输入电路连接第二电源端，第二时钟信号端、第五节点、信号输入端，用于响应所述第二时钟信号端的信号将所述第二电源端的信号传输到所述第五节点，以及用于响应所述信号输入端的信号将所述第二时钟信号端的信号传输到所述第五节点；上拉电路连接所述第一时钟信号端、第五节点、第六节点，用于响应所述第五节点和第一时钟信号端的信号将所述第一时钟信号端的信号传输到所述第六节点；下拉电路连接所述第四节点、第三电源端、第六节点，用于响应所述第四节点的信号将所述第三电源端的信号传输到所述第六节点；第一输出电路连接所述第四节点、第一输出端、第二电源端，用于响应所述第四节点的信号将所述第二电源端的信号传输到所述第一输出端；第二输出电路连接所述第六节点、第三电源端、第一输出端，用于响应所述第六节点的信号将所述第三电源端的信号传输到所述第一输出端。

本公开一种示例性实施例中，所述第一输入电路包括：第四晶体管、第五晶体管，第四晶体管的第一极连接所述信号输入端，第二极连接第七节点，栅极连接所述第一时钟信号端；第五晶体管的第一极连接所述第七节点，第二极连接所述第四节点，栅极连接所述第一时钟信号端。所述第二输入电路包括：第七晶体管、第八晶体管、第九晶体管，第七晶体管的第一极连接所述第二电源端，第二极连接所述第五节点，栅极连接所述第二时钟信号端；第八晶体管的第一极连接所述第五节点，第二极连接第八 节点，栅极连接所述信号输入端；第九晶体管的第一极连接所述第八节点，第二极连接所述第二时钟信号端，栅极连接所述信号输入端。

本公开一种示例性实施例中，所述移位寄存器单元还包括：第一隔离电路、第二隔离电路，第一隔离电路连接所述第二电源端、第四节点、第七节点，用于响应所述第四节点的信号将所述第二电源端的信号传输到所述第七节点；第二隔离电路连接所述第八节点、第二电源端、第五节点，用于响应所述第五节点的信号将所述第二电源端的信号传输到所述第八节点。

本公开一种示例性实施例中，所述第一隔离电路包括：第六晶体管，第六晶体管的第一极连接所述第七节点，第二极连接所述第二电源端，栅极连接所述第四节点；所述第二隔离电路包括：第十晶体管，第十晶体管的第一极连接所述第二电源端，第二极连接所述第八节点，栅极连接所述第五节点。

本公开一种示例性实施例中，所述上拉电路包括：第十一晶体管、第十二晶体管、第一电容，第十一晶体管的第一极连接所述第一时钟信号端，第二极连接第九节点，栅极连接所述第五节点；第十二晶体管的第一极连接所述第九节点，第二极连接所述第六节点，栅极连接所述第一时钟信号端；第一电容连接于所述第五节点。所述下拉电路包括：第十三晶体管，第十三晶体管的第一极连接所述第三电源端，第二极连接所述第六节点，栅极连接所述第四节点。

本公开一种示例性实施例中，所述第一输出电路还连接第二输出端，用于响应所述第四节点的信号将所述第二电源端的信号传输到所述第二输出端；所述第二输出电路还连接第二输出端、第四电源端，用于响应所述第六节点的信号将所述第四电源端的信号传输到所述第二输出端，所述第一输出端或所述第二输出端形成所述栅极驱动电路的输出端。

本公开一种示例性实施例中，所述第一输入电路、第二输入电路、上拉电路、第一输出电路、第二输出电路的有效驱动电平为高电平；所述第二电源端为高电平信号端，所述第四电源端和所述第三电源端同为低电平信号端，且所述第三电源端的电压小于所述第四电源端的电压。

本公开一种示例性实施例中，所述第一输出电路包括：第十四晶体管、 第十五晶体管、第二电容，第十四晶体管的第一极连接所述第二电源端，第二极连接所述第一输出端，栅极连接所述第四节点；第十五晶体管的第一极连接所述第二电源端，第二极连接所述第二输出端，栅极连接所述第四节点；第二电容连接于所述第四节点。所述第二输出电路包括：第十六晶体管、第十七晶体管、第三电容，第十六晶体管的第一极连接所述第三电源端，第二极连接所述第一输出端，栅极连接所述第六节点；第十七晶体管的第一极连接所述第四电源端，第二极连接所述第二输出端，栅极连接所述第六节点；第三电容连接于所述第六节点。

本公开一种示例性实施例中，所述第二输出电路包括：第十六晶体管、第二十五晶体管，第十六晶体管的第一极连接所述第七节点，第二极连接所述第一输出端，栅极连接所述第六节点；第二十五晶体管的第一极连接所述第七节点，第二极连接所述第三电源端，栅极连接所述第六节点；第三电容连接于所述第六节点。

本公开一种示例性实施例中，所述移位寄存器单元还包括：复位电路，复位电路连接所述第四节点、第一时钟信号端、复位信号端、第二电源端、第六节点，用于响应所述复位信号端的信号将所述第一时钟信号端的信号传输到所述第四节点，以及用于响应所述复位信号端的信号将所述第二电源端的信号传输到所述第六节点。

本公开一种示例性实施例中，所述第一输入电路包括：第四晶体管、第五晶体管，第四晶体管的第一极连接所述信号输入端，第二极连接第七节点，栅极连接所述第一时钟信号端；第五晶体管的第一极连接所述第七节点，第二极连接所述第四节点，栅极连接所述第一时钟信号端；所述移位寄存器单元还包括：第一隔离电路，第一隔离电路连接所述第二电源端、第四节点、第七节点，用于响应所述第四节点的信号将所述第二电源端的信号传输到所述第七节点；所述复位电路包括：第十八晶体管、第十九晶体管、第二十晶体管，第十八晶体管的第一极连接所述第四节点，第二极连接第十节点，栅极连接所述复位信号端；第十九晶体管的第一极连接所述第十节点，第二极连接所述第一时钟信号端，栅极连接所述复位信号端；第二十晶体管的第一极连接所述第二电源端，第二极连接所述第六节点，栅极连接所述复位信号端；其中，所述第七节点连接所述第十节点。

本公开一种示例性实施例中，在所述第一栅极驱动电路中：本级移位寄存器单元的第一输出端连接相邻下一级移位寄存器单元的信号输入端；所述第一信号输入线连接所述第一栅极驱动电路中首级移位寄存器单元的信号输入端；所述第一时钟信号线连接所述第一栅极驱动电路中奇数级移位寄存器单元的第一时钟信号端和偶数级移位寄存器单元的第二时钟信号端，所述第二时钟信号线连接所述第一栅极驱动电路中偶数级移位寄存器单元的第一时钟信号端和奇数级移位寄存器单元的第二时钟信号端。在所述第二栅极驱动电路中：本级移位寄存器单元的第一输出端连接相邻下一级移位寄存器单元的信号输入端；所述第二信号输入线连接所述第二栅极驱动电路中首级移位寄存器单元的信号输入端；所述第一时钟信号线连接所述第二栅极驱动电路中奇数级移位寄存器单元的第一时钟信号端和偶数级移位寄存器单元的第二时钟信号端，所述第二时钟信号线连接所述第二栅极驱动电路中偶数级移位寄存器单元的第一时钟信号端和奇数级移位寄存器单元的第二时钟信号端。

本公开一种示例性实施例中，所述栅极驱动电路包括：多个级联的移位寄存器单元、多个输出控制电路，所述移位寄存器单元与所述像素驱动电路组对应设置，所述移位寄存器单元用于通过输出端输出所述脉宽调制信号；所述输出控制电路与所述移位寄存器单元对应设置，所述输出控制电路连接与其对应的所述移位寄存器单元的输出端、第五电源端、第一控制信号端、第二控制信号端、第三输出端、第四输出端，所述输出控制电路用于响应所述第一控制信号端的信号将所述移位寄存器单元输出端的脉宽调制信号传输到所述第三输出端，以及响应所述第一控制信号端的信号将所述第五电源端的信号传输到所述第四输出端，所述输出控制电路还用于响应所述第二控制信号端的信号将所述移位寄存器单元输出端的脉宽调制信号传输到所述第四输出端，以及响应所述第二控制信号端的信号将所述第五电源端的信号传输到所述第三输出端；其中，所述第三输出端和所述第四输出端形成所述栅极驱动电路的输出端，所述第三输出端用于向所述输出控制电路对应的奇数像素驱动电路行提供所述脉宽调制信号，所述第四输出端用于向所述输出控制电路对应的偶数像素驱动电路行提供所述脉宽调制信号。

本公开一种示例性实施例中，所述输出控制电路包括：第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管，第二十一晶体管的第一极连接与其对应的所述移位寄存器单元的输出端，第二极连接第三输出端，栅极连接所述第一控制信号端；第二十二晶体管的第一极连接与其对应的所述移位寄存器单元的输出端，第二极连接第四输出端，栅极连接所述第二控制信号端；第二十三晶体管的第一极连接所述第五电源端，第二极连接第三输出端，栅极连接所述第二控制信号端；第二十四晶体管的第一极连接所述第五电源端，第二极连接第四输出端，栅极连接所述第一控制信号端。

根据本公开的一个方面，提供一种显示面板驱动方法，所述显示面板驱动方法用于驱动上述的显示面板，所述显示面板驱动方法包括：

在同一帧中向同一所述像素驱动电路组中的像素驱动电路子组提供所述脉宽调制信号，所述像素驱动电路组中的部分像素驱动电路行形成所述像素驱动电路子组，且在至少部分不同帧中向同一所述像素驱动电路组中不同的所述像素驱动电路子组提供所述脉宽调制信号。

根据本公开的一个方面，提供一种显示装置，其中，所述显示装置包括上述的显示面板。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种像素驱动电路的结构示意图；

图2为本公开显示面板一种示例性实施例的结构示意图；

图3为图2中区域A的完整结构示意图；

图4为本公开显示面板另一种示例性实施例中的结构示意图；

图5为图2中栅极驱动电路GOA的结构示意图；

图6a为图5中移位寄存器单元一种示例性实施例的结构示意图；

图6b为为图5中移位寄存器单元另一种示例性实施例的结构示意图；

图7为图6a所示移位寄存器单元一种驱动方法中各节点的时序图；

图8为图5所示显示面板一种驱动方法中各信号线的时序图；

图9为本公开显示面板中栅极驱动电路另一种示例性实施例的结构示意图；

图10为图9所示移位寄存器单元一种驱动方法中各节点的时序图。

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1所示，为相关技术中一种像素驱动电路的结构示意图。该像素驱动电路可以包括驱动电路74、第一开关单元71、第二开关单元72、第三开关单元73、电容C。驱动电路连接第一节点N1、第二节点N2、第三节点N3，用于响应所述第一节点N1的信号通过所述第二节点N2向所述第三节点N3输入驱动电流；第一开关单元71的第一端连接第一电源端VDD，第二端连接所述第二节点N2，控制端连接脉宽调制信号端PWM，用于响应脉宽调制信号端PWM的脉宽调制信号以连接所述第一电源端VDD和所述第二节点N2；第二开关单元72连接数据信号端Da、第一节点N1、第一栅极驱动信号端G1，用于响应所述第一栅极驱动信号端G1的信号以连接第一节点N1和数据信号端Da；第三开关单元73连接第三节点N3、感测信号端Sense、第二栅极驱动信号端G2，用于响应第二栅极驱动信号端G2的信号以连接第三节点N3和感测信号端Sense；电容C连接于所述第一节点N1和所述第三节点N3之间。第三节点N3用于连接一发光单元OLED的第一电极，发光单元OLED的另一电极可以连接于 第六电源端VSS。

如图1所示，所述驱动电路74可以包括：驱动晶体管DT，驱动晶体管DT的第一极连接所述第二节点N2，第二极连接所述第三节点N3，栅极连接所述第一节点N1；所述第一开关单元71可以包括：第一晶体管T1，第一晶体管T1的第一极连接所述第一电源端VDD，第二极连接所述第二节点N2，栅极连接所述脉宽调制信号端PWM。第二开关单元72可以包括：第二晶体管T2，第二晶体管T2的第一极连接数据信号端Da，第二极连接所述第一节点N1，栅极连接第一栅极驱动信号端G1。第三开关单元73可以包括第三晶体管T3，第三晶体管T3的第一极连接所述第三节点N3，第二极连接感测信号端Sense，栅极连接第二栅极驱动信号端G2。其中，第一晶体管T1、第二晶体管T2、第三晶体管T3均可以为N型晶体管。第一电源端VDD可以为高电平电源端，第六电源端VSS可以为低电平电源端。

如图1所示，该像素驱动电路可以在数据写入阶段，导通第二晶体管T2，通过数据信号端Da向第一节点N1写入数据信号；在发光阶段，通过脉宽调制信号端PWM的脉宽调制信号导通第一晶体管T1，以连接第一电源端VDD和第二节点，驱动晶体管DT根据第一节点N1的电压向第三节点N3提供驱动电流，以驱动发光单元OLED发光。其中，该显示面板可以通过调节脉宽调制信号的占空比调节发光单元OLED的亮度。然而，由于第一晶体管T1长期处于导通状态，从而会导致第一晶体管T1阈值漂移严重，进而影响显示效果。

基于此，本示例性实施例提供一种显示面板，如图2、3所示，图2为本公开显示面板一种示例性实施例的结构示意图，图3为图2中区域A的完整结构示意图。所述显示面板可以包括：多个像素驱动电路Pix，该像素驱动电路Pix可以如图1所示，其中，图2示出了像素驱动电路中的第一开关单元71和像素驱动电路中的其他电路结构P。多个所述像素驱动电路Pix沿第一方向X和第二方向Y阵列分布，所述第一方向X和第二方向Y相交，例如，第一方向X可以为行方向，第二方向Y可以为列方向。多个所述像素驱动电路Pix可以形成多个像素驱动电路组Pz，所述像素驱动电路组Pz可以包括位于奇数行的奇数像素驱动电路行和位于偶 数行的偶数像素驱动电路行，且所述像素驱动电路组Pz中的两像素驱动电路行可以在所述第二方向Y上相邻设置。其中，所述像素驱动电路行包括多个沿第一方向分布的所述像素驱动电路Pix。如图2、3所示，在同一所述像素驱动电路组Pz中，在所述第二方向Y上分布的两个所述像素驱动电路中的第一开关单元71的第二端相互连接。

本示例性实施例中，该显示面板可以在同一帧中向同一所述像素驱动电路组中的两像素驱动电路行择一提供所述脉宽调制信号，且在至少部分不同帧中向同一所述像素驱动电路组中不同的像素驱动电路行提供所述脉宽调制信号。例如，该显示面板可以在第一驱动时段中，向奇数像素驱动电路行提供脉宽调制信号，此时，奇数像素驱动电路行中的第一开关单元71导通，第一电源端VDD通过奇数像素驱动电路行中的第一开关单元71分别向奇数像素驱动电路行中的第二节点N2和偶数像素驱动电路行中的第二节点N2提供电源电压，从而实现奇数像素驱动电路行和偶数像素驱动电路行同时进入发光阶段。该显示面板可以在第二驱动时段中，向偶数像素驱动电路行提供脉宽调制信号，此时，偶数像素驱动电路行中的第一开关单元71导通，第一电源端VDD通过偶数像素驱动电路行中的第一开关单元71分别向奇数像素驱动电路行中的第二节点N2和偶数像素驱动电路行中的第二节点N2提供电源电压，从而实现奇数像素驱动电路行和偶数像素驱动电路行同时进入发光阶段。本示例性实施例中，在第一驱动时段中，偶数像素驱动电路行中的第一开关单元不导通，偶数像素驱动电路行中的第一开关单元可以在该时段进行阈值恢复，在第二驱动时段中，奇数像素驱动电路行中的第一开关单元不导通，奇数像素驱动电路行中的第一开关单元可以在该时段进行阈值恢复。从而该显示面板可以改善上述的第一开关单元阈值漂移的问题。其中，第一驱动时段和第二驱动时段可以包括一帧或多帧。

如图2所示，该显示面板还可以包括：栅极驱动电路GOA1、栅极驱动电路GOA2，栅极驱动电路GOA1可以用于向像素驱动电路中的第一栅极驱动信号端G1逐行提供栅极驱动信号。栅极驱动电路GOA2可以用于向像素驱动电路中的第二栅极驱动信号端G2逐行提供栅极驱动信号。

如图2所示，该显示面板还可以包括栅极驱动电路GOA，栅极驱动 电路GOA可以包括多个输出端，输出端与所述像素驱动电路行对应设置，所述输出端用于向与其对应的所述像素驱动电路行中第一开关单元71的控制端提供所述脉宽调制信号。所述栅极驱动电路GOA可以用于在同一帧中向奇数像素驱动电路行或偶数像素驱动电路行择一提供所述脉宽调制信号，且所述栅极驱动电路用于在至少部分帧中向奇数像素驱动电路行提供所述脉宽调制信号，以及用于在至少部分帧中向偶数像素驱动电路行提供所述脉宽调制信号。

本示例性实施例中，如图2所示，同一像素驱动电路行中第一开关单元71的第二端可以通过第一连接线L1连接。同一像素驱动电路组中，在第二方向Y上相邻分布的两像素驱动电路中第一开关单元的第二端可以通过第二连接线L2连接。第一连接线L1和第二连接线L2相交形成网格结构，从而可以降低不同像素驱动电路中第二节点的电位差。应该理解的是，在其他示例性实施例中，该显示面板也可以仅设置第二连接线L2。此外，在其他示例性实施例中，同一像素驱动电路组中，任一第一开关单元的第二端可以连接另一像素驱动电路行中任一位置像素驱动电路中第一开关单元的第二端。例如，同一像素驱动电路组中，奇数像素驱动电路行中第一列像素驱动电路中第一开关单元的第二端可以连接偶数像素驱动电路行中第二列像素驱动电路中第一开关单元的第二端。

在其他示例性实施例中，像素驱动电路组Pz中还可以包括其他数量的像素驱动电路行，且同一像素驱动电路组Pz中的多个像素驱动电路行可以相邻设置。如图4所示，为本公开显示面板另一种示例性实施例中的结构示意图。其中，像素驱动电路组Pz可以包括四个像素驱动电路行，在同一像素驱动电路组Pz中，任一第一开关单元71的第二端与其他每一像素驱动电路行中至少一个所述第一开关单元71的第二端连接。栅极驱动电路GOA可以用于在同一帧中向同一所述像素驱动电路组中的像素驱动电路子组提供所述脉宽调制信号，所述像素驱动电路组中的部分像素驱动电路行形成所述像素驱动电路子组，且所述栅极驱动电路用于在至少部分不同帧中向同一所述像素驱动电路组中不同的所述像素驱动电路子组提供所述脉宽调制信号。其中，像素驱动电路子组可以包括一个或多个像素驱动电路行。例如，当像素驱动电路子组包括一个像素驱动电路行时， 该显示面板可以在不同驱动时段分别向同一像素驱动电路组中的每一像素驱动电路行提供脉宽调制信号，以实现不同像素驱动电路行分时段打开其中的第一开关单元，从而给第一开关单元提供充足的恢复时间，上述驱动时段可以包括一帧或多帧。当像素驱动电路子组包括多个像素驱动电路行时，不同的所述像素驱动电路子组可以具有不同的像素驱动电路行的组合，例如，可以在第一驱动时段，向同一像素驱动电路组中位于第一行的像素驱动电路行和位于第二行的像素驱动电路行提供脉宽调制信号，可以在第二驱动时段，向同一像素驱动电路组中位于第二行的像素驱动电路行和位于第三行的像素驱动电路行提供脉宽调制信号，可以在第三驱动时段，向同一像素驱动电路组中位于第三行的像素驱动电路行和位于第四行的像素驱动电路行提供脉宽调制信号，该设置同样可以给第一开关单元预留充足的恢复时间。此外，在其他示例性实施例中，本公开显示面板中像素驱动电路还可以为其他结构，只要像素驱动电路包括连接于驱动晶体管和高电平电源端之间的第一开关单元，该像素驱动电路均可以通过上述设置改善第一开关单元的阈值漂移。

本示例性实施例中，如图5所示，为图2中栅极驱动电路GOA的结构示意图。所述栅极驱动电路可以包括：第一栅极驱动电路81、第二栅极驱动电路82，第一栅极驱动电路81连接第一信号输入线STUA、第一时钟信号线LC1、第二时钟信号线LC2，用于响应所述第一信号输入线STUA、第一时钟信号线LC1、第二时钟信号线LC2的信号向奇数像素驱动电路行提供所述脉宽调制信号；第二栅极驱动电路82连接第二信号输入线STUB、第一时钟信号线LC1、第二时钟信号线LC2，用于响应所述第二信号输入线STUB、第一时钟信号线LC1、第二时钟信号线LC2的信号向偶数像素驱动电路行提供所述脉宽调制信号。

本示例性实施例中，如图5所示，所述第一栅极驱动电路81可以包括多个级联的移位寄存器单元PWM，所述第二栅极驱动电路82可以包括多个级联的移位寄存器单元PWM。如图6a所示，为图5中移位寄存器单元一种示例性实施例的结构示意图。所述移位寄存器单元可以包括：第一输入电路11、第二输入电路12、上拉电路3、下拉电路4、第一输出电路21、第二输出电路22。第一输入电路11连接信号输入端In、第一时钟信 号端CK1、第四节点N4，用于响应所述第一时钟信号端CK1的信号将所述信号输入端In的信号传输到所述第四节点N4；第二输入电路12连接第二电源端VGH，第二时钟信号端CK2、第五节点N5、信号输入端In，用于响应所述第二时钟信号端CK2的信号将所述第二电源端VGH的信号传输到所述第五节点N5，以及用于响应所述信号输入端In的信号将所述第二时钟信号端CK2的信号传输到所述第五节点N5；上拉电路3连接所述第一时钟信号端CK1、第五节点N5、第六节点N6，用于响应所述第五节点N5和第一时钟信号端CK1的信号将所述第一时钟信号端CK1的信号传输到所述第六节点N6；下拉电路4连接所述第四节点N4、第三电源端LVGL、第六节点N6，用于响应所述第四节点N4的信号将所述第三电源端LVGL的信号传输到所述第六节点N6；第一输出电路21连接所述第四节点N4、第一输出端Out1、第二电源端VGH，用于响应所述第四节点N4的信号将所述第二电源端VGH的信号传输到所述第一输出端Out1；第二输出电路22连接所述第六节点N6、第三电源端LVGL、第一输出端Out1，用于响应所述第六节点N6的信号将所述第三电源端LVGL的信号传输到所述第一输出端Out1。

本示例性实施例中，第二电源端VGH可以为有效电平端，第三电源端LVGL可以为无效电平端。该移位寄存器单元驱动方法可以包括七个阶段。该移位寄存器单元可以在第一阶段，向第一时钟信号端Ck1输入有效电平、向第二时钟信号端CK2、信号输入端In输入无效电平。其中，有效电平即为能够驱动目标电路正常工作的电位，在第一阶段中，第一输入电路11在第一时钟信号端CK1的作用下将信号输入端In的无效电平传输到第四节点N4。第五节点N5维持上一阶段的有效电平，上拉电路3在第五节点N5和第一时钟信号端CK1的有效电平作用下，将第一时钟信号端CK1的有效电平传输到第六节点N6。第二输出电路22在第六节点N6的有效电平作用下将第三电源端LVGL的无效电平传输到第一输出端Out1。在第二阶段，可以向第二时钟信号端CK2输入有效电平、向第一时钟信号端CK1、信号输入端In输入无效电平。第二输入电路12可以在第二时钟信号端CK2作用下将第二电源端VGH的有效电平传输到第五节点N5，第四节点N4维持上一阶段的无效电平，第六节点N6维持上一阶段的有 效电平，第二输出电路22在第六节点N6的有效电平作用下将第三电源端LVGL的无效电平传输到第一输出端Out1。在第三阶段，向第一时钟信号端CK1输入有效电平、向第二时钟信号端CK2、信号输入端In输入无效电平。第一输入电路11在第一时钟信号端CK1的作用下将信号输入端In的无效电平传输到第四节点N4。第五节点N5维持上一阶段的有效电平，上拉电路3在第五节点N5和第一时钟信号端CK1的有效电平作用下，将第一时钟信号端CK1的有效电平传输到第六节点N6。第二输出电路22在第六节点N6的有效电平作用下将第三电源端LVGL的无效电平传输到第一输出端Out1。在第四阶段，向第一时钟信号端CK1输入无效电平、向第二时钟信号端CK2、信号输入端In输入有效电平。第二输入电路12可以在信号输入端In和第二时钟信号端CK2的作用下将第二时钟信号端CK2和第二电源端VGH的有效电平传输到第五节点N5，第四节点N4维持上一阶段的无效电平，第六节点N6维持上一阶段的有效电平，第二输出电路22在第六节点N6的有效电平作用下将第三电源端LVGL的无效电平传输到第一输出端Out1。在第五阶段，向第二时钟信号端CK2输入无效电平、向第一时钟信号端Ck1、信号输入端In输入有效电平。第一输入电路11在第一时钟信号端CK1的作用下将信号输入端In的有效电平传输到第四节点N4。下拉电路4在第四节点N4的作用下将第三电源端LVGL的无效电平传输到第六节点N6。第一输出电路21在第四节点N4作用下将第二电源端VGH的有效电平传输到第一输出端Out1。在第六阶段，向第一时钟信号端CK1、信号输入端In输入无效电平、向第二时钟信号端CK2输入有效电平。第二输入电路12可以在第二时钟信号端CK2作用下将第二电源端VGH的有效电平传输到第五节点N5。第六节点N6维持上一阶段的无效电平，第四节点N4维持上一阶段的有效电平。第一输出电路21在第四节点N4作用下将第二电源端VGH的有效电平传输到第一输出端Out1。在第七阶段，向第二时钟信号端CK2、信号输入端In输入无效电平、向第一时钟信号端CK1输入有效电平。第一输入电路11在第一时钟信号端CK1的作用下将信号输入端In的无效电平传输到第四节点N4。上拉电路3在第五节点N5和第一时钟信号端CK1的作用下将第一时钟信号端CK1的有效电平传输到第六节点N6，第二输出电路22在第六节点 N6的有效电平作用下将第三电源端LVGL的无效电平传输到第一输出端Out1。该移位寄存器单元可以实现信号的移位输出。

本示例性实施例中，如图6a所示，所述第一输入电路11可以包括：第四晶体管T4、第五晶体管T5，第四晶体管T4的第一极连接所述信号输入端In，第二极连接第七节点N7，栅极连接所述第一时钟信号端CK1；第五晶体管T5的第一极连接所述第七节点N7，第二极连接所述第四节点N4，栅极连接所述第一时钟信号端CK1。所述第二输入电路12包括：第七晶体管T7、第八晶体管T8、第九晶体管T9，第七晶体管T7的第一极连接所述第二电源端VGH，第二极连接所述第五节点N5，栅极连接所述第二时钟信号端CK2；第八晶体管T8的第一极连接所述第五节点N5，第二极连接第八节点N8，栅极连接所述信号输入端In；第九晶体管T9的第一极连接所述第八节点N8，第二极连接所述第二时钟信号端CK2，栅极连接所述信号输入端In。

本示例性实施例中，如图6a所示，所述移位寄存器单元还包括：第一隔离电路51、第二隔离电路52，第一隔离电路51连接所述第二电源端VGH、第四节点N4、第七节点N7，用于响应所述第四节点N4的信号将所述第二电源端VGH的信号传输到所述第七节点N7；第二隔离电路52连接所述第八节点N8、第二电源端VGH、第五节点N5，用于响应所述第五节点N5的信号将所述第二电源端VGH的信号传输到所述第八节点N8。

本示例性实施例中，如图6a所示，所述第一隔离电路51可以包括：第六晶体管T6，第六晶体管T6的第一极连接所述第七节点N7，第二极连接所述第二电源端VGH，栅极连接所述第四节点N4；所述第二隔离电路52可以包括：第十晶体管T10，第十晶体管T10的第一极连接所述第二电源端VGH，第二极连接所述第八节点N8，栅极连接所述第五节点N5。

本示例性实施例中，如图6a所示，所述上拉电路3可以包括：第十一晶体管T11、第十二晶体管T12、第一电容C1，第十一晶体管T11的第一极连接所述第一时钟信号端CK1，第二极连接第九节点N9，栅极连接所述第五节点N5；第十二晶体管T12的第一极连接所述第九节点N9，第 二极连接所述第六节点N6，栅极连接所述第一时钟信号端CK1；第一电容C1可以连接于所述第五节点N5和第九节点之间。所述下拉电路4可以包括：第十三晶体管T13，第十三晶体管T13的第一极连接所述第三电源端LVGL，第二极连接所述第六节点N6，栅极连接所述第四节点N4。第一电容C1还可以连接于所述第五节点N5和其他信号端之间。

本示例性实施例中，如图6a所示，所述第一输出电路21还可以连接第二输出端Out2，用于响应所述第四节点N4的信号将所述第二电源端VGH的信号传输到所述第二输出端Out2；所述第二输出电路22还可以连接第二输出端Out2、第四电源端VGL，用于响应所述第六节点N6的信号将所述第四电源端VGL的信号传输到所述第二输出端Out2。

本示例性实施例中，如图6a所示，所述第一输出电路21可以包括：第十四晶体管T14、第十五晶体管T15、第二电容C2，第十四晶体管T14的第一极连接所述第二电源端VGH，第二极连接所述第一输出端Out1，栅极连接所述第四节点N4；第十五晶体管T15的第一极连接所述第二电源端VGH，第二极连接所述第二输出端Out2，栅极连接所述第四节点N4；第二电容C2可以连接于所述第四节点N4和第一输出端Out1之间。所述第二输出电路22可以包括：第十六晶体管T16、第十七晶体管T17、第三电容C3，第十六晶体管T16的第一极连接所述第三电源端LVGL，第二极连接所述第一输出端Out1，栅极连接所述第六节点N6；第十七晶体管T17的第一极连接所述第四电源端VGL，第二极连接所述第二输出端Out2，栅极连接所述第六节点N6；第三电容C3可以连接于所述第六节点N6和第三电源端LVGL之间。在其他示例性实施例中，第二电容C2还可以连接于所述第四节点N4和其他信号端之间，第三电容C3还可以连接于所述第六节点N6和其他信号端之间。

本示例性实施例中，如图6a所示，所述移位寄存器单元还可以包括：复位电路6，复位电路6可以连接所述第四节点N4、第一时钟信号端CK1、复位信号端TRS、第二电源端VGH、第六节点，用于响应所述复位信号端TRS的信号将所述第一时钟信号端CK1的信号传输到所述第四节点N4，以及用于响应所述复位信号端TRS的信号将所述第二电源端VGH的信号传输到所述第六节点N6。

本示例性实施例中，如图6a所示，所述复位电路6可以包括：第十八晶体管T18、第十九晶体管T19、第二十晶体管T20，第十八晶体管T18的第一极连接所述第四节点N4，第二极连接第十节点N10，栅极连接所述复位信号端TRS；第十九晶体管T19的第一极连接所述第十节点N10，第二极连接所述第一时钟信号端CK1，栅极连接所述复位信号端TRS；第二十晶体管T20的第一极连接所述第二电源端VGH，第二极连接所述第六节点N6，栅极连接所述复位信号端TRS；其中，所述第七节点N7连接所述第十节点N10。

本示例性实施例中，如图6a所示，第四晶体管T4到第二十晶体管T20可以均为N型晶体管。相应的，所述第一输入电路11、第二输入电路12、上拉电路3、第一输出电路21、第二输出电路22的有效驱动电平为高电平，即所述第一输入电路11、第二输入电路12、上拉电路3、第一输出电路21、第二输出电路22可以在高电平作用下导通。本示例性实施例中，所述第二电源端VGH可以为高电平信号端，所述第四电源端VGL和所述第三电源端LVGL可以为低电平信号端。

如图6b所示，为为图5中移位寄存器单元另一种示例性实施例的结构示意图。图6b所示移位寄存器单元和图6a所示移位寄存器单元相比，图6b所示移位寄存器单元中的第二输出电路22还可以包括第二十五晶体管T25。其中，第十六晶体管T16的第一极连接所述第七节点N7，第二极连接所述第一输出端Out1，栅极连接所述第六节点N6；第二十五晶体管T25的第一极连接所述第七节点N7，第二极连接所述第三电源端LVGL，栅极连接所述第六节点N6。当第一输出端Out1输出高电平时，相应的，第四节点N4输出高电平，第六晶体管T6在第四节点N4作用下将第二电源端VGH的高电平信号传输到第七节点N7，第一输出端Out1和第七节点N7具有较小的电压差，从而该设置可以降低第一输出端Out1通过第十六晶体管T16的漏电流。

如图7所示，为图6a所示移位寄存器单元一种驱动方法中各节点的时序图。其中，In为输入信号输入端的时序图，CK1为第一时钟信号端的时序图，CK2为第二时钟信号端的时序图，N5为第五节点的时序图，N4为第四节点的时序图，N6为第六节点的时序图，Out1为第一输出端的时 序图，Out2为第二输出端的时序图。

该移位寄存器单元的驱动方法可以包括七个阶段。其中，如图7所示，在第一阶段t1，向第一时钟信号端Ck1输入有效电平、向第二时钟信号端CK2、信号输入端In输入无效电平。其中，有效电平为能够驱动目标电路正常工作的电位，本示例性实施例中，有效电平为高电平，相应的，无效电平为低电平。在第一阶段t1中，第四晶体管T4、第五晶体管T5在第一时钟信号端CK1的作用下导通，信号输入端In向第四节点输入低电平信号。第五节点N5维持上一阶段的高电平信号，第十一晶体管T11、第十二晶体管T12导通，第一时钟信号端CK1向第六节点N6输入高电平信号，第十六晶体管T16在第六节点N6作用下导通，第三电源端LVGL向第一输出端Out1输入低电平信号，第十七晶体管T17在第六节点N6作用下导通，第四电源端VGL向第二输出端Out2输入低电平信号。此外，第八晶体管T8的阈值漂移，以及信号输入端In由于第三电源端LVGL电压抬升而发生的电压变化均可以造成第八晶体管T8的关断漏电流增加，本示例性实施例中，在第一阶段t1，第十晶体管T10在第五节点N5作用下导通，第二电源端VGH向第八节点N8输入高电平信号，该设置可以降低第五节点N5和第八节点N8的电压差，从而降低第五节点N5通过第八晶体管T8的漏电流。

需要说明的是，如图5所示，第一输出端Out1可以级联相邻下一级移位寄存器单元的信号输入端In，第二输出端Out2可以向与其对应的像素驱动电路行提供脉宽调制信号。本示例性实施例中，所述第三电源端LVGL的电压可以小于所述第四电源端VGL的电压，较小的第三电源端LVGL可以有效关断下一级移位寄存器单元中的第八晶体管，从而降低第五节点的漏电流。应该理解的是，在其他示例性实施例中，第三电源端LVGL也可以共用为第四电源端VGL。

在第二阶段t2，可以向第二时钟信号端CK2输入有效电平、向第一时钟信号端CK1、信号输入端In输入无效电平。第七晶体管T7在第二时钟信号端CK2的作用下导通，第二电源端VGH向第五节点N5输入高电平信号，第四节点N4维持上一阶段的低电平信号，第六节点N6维持上一阶段的高电平信号，第十六晶体管T16在第六节点N6作用下导通，第 三电源端LVGL向第一输出端Out1输入低电平信号，第十七晶体管T17在第六节点N6作用下导通，第四电源端VGL向第二输出端Out2输入低电平信号。

在第三阶段t3，向第一时钟信号端CK1输入有效电平、向第二时钟信号端CK2、信号输入端In输入无效电平。第四晶体管T4、第五晶体管T5在第一时钟信号端CK1的作用下导通，信号输入端In向第四节点输入低电平信号。第五节点N5维持上一阶段的高电平信号，第十一晶体管T11、第十二晶体管T12导通，第一时钟信号端CK1向第六节点N6输入高电平信号，第十六晶体管T16在第六节点N6作用下导通，第三电源端LVGL向第一输出端Out1输入低电平信号，第十七晶体管T17在第六节点N6作用下导通，第四电源端VGL向第二输出端Out2输入低电平信号。

在第四阶段t4，向第一时钟信号端CK1输入无效电平、向第二时钟信号端CK2、信号输入端In输入有效电平。第七晶体管T7、第八晶体管T8、第九晶体管T9导通，第二电源端VGH和第二时钟信号端CK2均向第五节点N5输入高电平信号，第四节点N4维持上一阶段的低电平信号，第六节点N6维持上一阶段的高电平信号，第十六晶体管T16在第六节点N6作用下导通，第三电源端LVGL向第一输出端Out1输入低电平信号，第十七晶体管T17在第六节点N6作用下导通，第四电源端VGL向第二输出端Out2输入低电平信号。

在第五阶段t5，向第二时钟信号端CK2输入无效电平、向第一时钟信号端Ck1、信号输入端In输入有效电平。第四晶体管T4、第五晶体管T5在第一时钟信号端CK1作用下导通，信号输入端In向第四节点N4输入高电平信号，第十四晶体管T14在第四节点N4作用下导通，第二电源端VGH向第一输出端Out1输入高电平信号，第十五晶体管T15在第四节点N4作用下导通，第二电源端VGH向第二输出端Out2输入高电平信号。同时，第十三晶体管T13在第四节点N4作用下导通，第三电源端LVGL向第六节点N6输入低电平信号，第十六晶体管T16、第十七晶体管T17在第六节点N6作用下关断。第八晶体管T8、第九晶体管T9在信号输入端In作用下导通，第二时钟信号端CK2向第五节点N5输入低电平信号。此外，第六晶体管T6在第四节点N4作用下导通，第二电源端VGH向第 七节点N7和第十节点N10输入高电平信号，该设置可以降低第四节点N4和第七节点N7的电压差，以及可以降低第四节点N4和第十节点N10的电压差，从而降低第四节点N4通过第五晶体管T5和第十八晶体管T18的漏电流。

在第六阶段t6，向第一时钟信号端CK1、信号输入端In输入无效电平、向第二时钟信号端CK2输入有效电平。第七晶体管T7在第二时钟信号端CK2的作用下导通，第二电源端VGH向第五节点N5输入高电平信号，第六节点N6维持上一阶段的低电平信号，第四节点N4维持上一阶段的高电平信号。第十四晶体管T14在第四节点N4作用下导通，第二电源端VGH向第一输出端Out1输入高电平信号，第十五晶体管T15在第四节点N4作用下导通，第二电源端VGH向第二输出端Out2输入高电平信号。

在第七阶段t7，向第二时钟信号端CK2、信号输入端In输入无效电平、向第一时钟信号端CK1输入有效电平。第四晶体管T4、第五晶体管T5导通，信号输入端In向第四节点N4输入低电平信号。第十一晶体管T11在第五节点N5作用下导通，第十二晶体管T12在第一时钟信号端CK1作用下导通，第一时钟信号端CK1向第六节点N6提供高电平信号。第十六晶体管T16在第六节点N6作用下导通，第三电源端LVGL向第一输出端Out1输入低电平信号，第十七晶体管T17在第六节点N6作用下导通，第四电源端VGL向第二输出端Out2输入低电平信号。

需要说明的是，本示例性实施例中，信号输入端In输出高电平脉冲的时长可以根据实际需求调节。其中，在信号输入端In输出的单个高电平脉冲时段内，第一时钟信号端CK1至少输出一个高电平脉冲信号，第二时钟信号端CK2至少输出一个高电平脉冲信号，且第一时钟信号端CK1输出高电平脉冲信号时，第二时钟信号端CK2输出低电平信号，第二时钟信号端CK2输出高电平脉冲信号时，第一时钟信号端CK1输出低电平信号。即如图7所示，在信号输入端In输出的单个高电平脉冲时段内，该移位寄存器单元驱动方法至少包括第四阶段t4和第五阶段t5。

本示例性实施例中，如图5所示，在所述第一栅极驱动电路81中：本级移位寄存器单元的第一输出端Out1连接相邻下一级移位寄存器单元 的信号输入端In；所述第一信号输入线STUA连接所述第一栅极驱动电路中首级移位寄存器单元的信号输入端In；所述第一时钟信号线LC1连接所述第一栅极驱动电路中奇数级移位寄存器单元的第一时钟信号端CK1和偶数级移位寄存器单元的第二时钟信号端CK2，所述第二时钟信号线LC2连接所述第一栅极驱动电路中偶数级移位寄存器单元的第一时钟信号端CK1和奇数级移位寄存器单元的第二时钟信号端CK2。在所述第二栅极驱动电路82中：本级移位寄存器单元的第一输出端Out1连接相邻下一级移位寄存器单元的信号输入端In；所述第二信号输入线STUB连接所述第二栅极驱动电路中首级移位寄存器单元的信号输入端In；所述第一时钟信号线LC1连接所述第二栅极驱动电路中奇数级移位寄存器单元的第一时钟信号端CK1和偶数级移位寄存器单元的第二时钟信号端CK2，所述第二时钟信号线LC2连接所述第二栅极驱动电路中偶数级移位寄存器单元的第一时钟信号端CK1和奇数级移位寄存器单元的第二时钟信号端CK2。此外，该显示面板还可以包括复位信号线LTRS，复位信号线LTRS连接所有移位寄存器单元的复位信号端。

如图8所示，为图5所示显示面板一种驱动方法中各信号线的时序图。其中，SUTA为第一信号输入线的时序图，STUB为第二信号输入线的时序图，LC1为第一时钟信号线LC1的时序图，LC2为第二时钟信号线的时序图，LTRS为复位信号线的时序图。在该帧中，第一信号输入线STUA输出高电平脉冲信号，第一栅极驱动电路81中的移位寄存器单元逐级输出脉宽调制信号，以向奇数像素驱动电路行逐行提供脉宽调制信号。第二信号输入线STUB持续输出低电平信号，第二栅极驱动电路82中的各移位寄存器单元持续输出低电平。应该理解的是，在其他帧中，第二信号输入线STUB可以输出高电平脉冲信号，第二栅极驱动电路82中的移位寄存器单元逐级输出脉宽调制信号，以向偶数像素驱动电路行逐行提供脉宽调制信号。第一信号输入线STUA可以持续输出低电平信号，第一栅极驱动电路81中的各移位寄存器单元持续输出低电平。从而该显示面板可以实现奇数像素驱动电路行中第一晶体管和偶数像素驱动电路行中第一晶体管的分时导通，进而改善第一晶体管的阈值偏移问题。此外，第一栅极驱动电路81和第二栅极驱动电路82交替输出脉宽调制信号，该设置还可 以使得移位寄存器单元中的第十四晶体管T14、第十六晶体管T16等晶体管得到充足的阈值恢复时间，例如，当第一栅极驱动电路81输出脉宽调制信号时，第一栅极驱动电路中第十四晶体管T14的栅极长时间处于高电平，第十六晶体管T16的栅极长时间处于低电平，当第二栅极驱动电路82输出脉宽调制信号时，第一栅极驱动电路中第十四晶体管T14的栅极长时间处于低电平，第十六晶体管T16的栅极长时间处于高电平。该设置可以提高栅极驱动电路的稳定性。

如图8所示，一帧F包括空白时段F1和扫描时段F2，复位信号线LTRS可以在首帧的空白时段F1输出高电平信号，以导通所有移位寄存器单元中的第十八晶体管T18、第十九晶体管T19、第二十晶体管T20，从而通过第二电源端VGH对第六节点N6进行复位，通过第一时钟信号端CK1对第四节点N4进行复位。该阶段，第一时钟信号端CK1的信号可以为低电平信号。此外，图8中带黑点区域为时序图的省略区域。

本示例性实施例中，如图9所示，为本公开显示面板中栅极驱动电路另一种示例性实施例的结构示意图。所述栅极驱动电路还可以包括：多个级联的移位寄存器单元PWM、多个输出控制电路9，所述移位寄存器单元PWM与所述像素驱动电路组Pz对应设置，所述移位寄存器单元PWM用于通过输出端输出所述脉宽调制信号；所述输出控制电路9与所述移位寄存器单元PWM对应设置，所述输出控制电路9连接与其对应的所述移位寄存器单元PWM的输出端、第五电源端VGL5、第一控制信号端VDDA、第二控制信号端VDDB、第三输出端Out3、第四输出端Out4，所述输出控制电路9用于响应所述第一控制信号端VDDA的信号将所述移位寄存器单元输出端的脉宽调制信号传输到第三输出端Out3，以及响应所述第一控制信号端VDDA的信号将所述第五电源端VGL5的信号传输到第四输出端Out4，所述输出控制电路9还用于响应所述第二控制信号端VDDB的信号将所述移位寄存器单元输出端的脉宽调制信号传输到第四输出端Out4，以及响应所述第二控制信号端VDDB的信号将所述第五电源端VGL5的信号传输到第三输出端Out3。所述第三输出端Out3用于向所述输出控制电路对应的奇数像素驱动电路行提供所述脉宽调制信号，所述第四输出端Out4用于向所述输出控制电路对应的偶数像素驱动电路行提供 所述脉宽调制信号。其中，与同一移位寄存器单元对应的输出控制电路9和像素驱动电路行相互对应。

本示例性实施例中，如图9所示，所述输出控制电路9可以包括：第二十一晶体管T21、第二十二晶体管T22、第二十三晶体管T23、第二十四晶体管T24，第二十一晶体管T21的第一极连接与其对应的所述移位寄存器单元的输出端，第二极连接所述第三输出端Out3，栅极连接所述第一控制信号端VDDA；第二十二晶体管T22的第一极连接与其对应的所述移位寄存器单元的输出端，第二极连接第四输出端Out4，栅极连接所述第二控制信号端VDDB；第二十三晶体管T23的第一极连接所述第五电源端VGL5，第二极连接所述第三输出端Out3，栅极连接所述第二控制信号端VDDB；第二十四晶体管T24的第一极连接所述第五电源端VGL5，第二极连接第四输出端Out4，栅极连接所述第一控制信号端VDDA。

本示例性实施例中，第二十一晶体管T21到第二十四晶体管T24可以均为N型晶体管，第五电源端VGL5可以低电平信号端。该栅极驱动电路中的移位寄出器单元可以如图6a所示。

如图10所示，为图9所示移位寄存器单元一种驱动方法中各节点的时序图。其中，VDDA为第一控制信号端的时序图，VDDB为第二控制信号端的时序图。该移位寄存器单元驱动方法可以包括二个驱动时段：第一驱动时段t1、第二驱动时段t2。其中，在第一驱动时段t1，向第一控制信号端VDDA输入低电平信号，向第二控制信号端VDDB输入高电平信号，第二十一晶体管T21、第二十四晶体管T24导通，第二十二晶体管T22、第二十三晶体管T23关断，多个输出控制电路9将移位寄存器单元输出的脉宽调制信号传输到奇数像素驱动电路行。在第二驱动时段t2，向第一控制信号端VDDA输入高电平信号，向第二控制信号端VDDB输入低电平信号，第二十一晶体管T21、第二十四晶体管T24关断，第二十二晶体管T22、第二十三晶体管T23导通，多个输出控制电路9将移位寄存器单元输出的脉宽调制信号传输到偶数像素驱动电路行。从而该显示面板可以实现奇数像素驱动电路行中第一晶体管和偶数像素驱动电路行中第一晶体管分时导通，进而改善第一晶体管的阈值偏移问题。上述的第一驱动时段t1、第二驱动时段t2可以包括一帧或多帧。第一控制信号端VDDA和第 二控制信号端VDDB高电平阶段的电压可以等于移位寄存器单元中第二电源端VGH的电压，第一控制信号端VDDA和第二控制信号端VDDB低电平阶段的电压可以等于移位寄存器单元中第三电源端LVGL的电压。

本示例性实施例还提供一种显示面板驱动方法，所述显示面板驱动方法用于驱动上述的显示面板，所述显示面板驱动方法包括：

在同一帧中向同一所述像素驱动电路组中的像素驱动电路子组提供所述脉宽调制信号，所述像素驱动电路组中的部分像素驱动电路行形成所述像素驱动电路子组，且在至少部分不同帧中向同一所述像素驱动电路组中不同的所述像素驱动电路子组提供所述脉宽调制信号。

上述内容已经对该驱动方法进行了详细说明，此处不再赘述。

本示例性实施例还提供一种显示装置，其中，所述显示装置可以包括上述的显示面板。该显示装置可以为手机、平板电脑、电视的显示装置。

本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。