三维存储器装置以及制造方法

技术领域

本申请总体上涉及半导体技术领域，具体涉及三维(3D)存储器装置以及制造方法。

背景技术

与非(NAND)存储器是一种不需要电力来保持所存储数据的非易失性类型的存储器。对消费电子产品、云计算和大数据的增长需求带来了对更大容量和更好性能的NAND存储器的持久需求。随着常规二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在正发挥重要的作用。3D NAND存储器使用单个管芯上的多个堆叠层来实现更高密度、更高容量、更快性能、更低功耗和更好的成本效率。

3D NAND装置的存储器单元常常包含某些缺陷，例如悬挂键和浅陷阱。这些缺陷影响到性能并且导致可靠性问题。

发明内容

在本公开的一个方面中，一种用于制造3D存储器装置的方法包括：在衬底上方形成导体/绝缘体堆叠体；在所述导体/绝缘体堆叠体上方形成包括原子氢的电介质材料的电介质层；以及执行热工艺以从所述电介质材料释放所述原子氢并且使所述原子氢扩散到所述导体/绝缘体堆叠体中。

在本公开的另一方面中，一种3D存储器装置包括导体/绝缘体堆叠体、包括原子氢的电介质材料的电介质层以及穿过电介质层的过孔。所述电介质层邻近所述导体/绝缘体堆叠体。

在本公开的另一方面中，一种存储器设备包括：用于接收输入的输入/输出(I/O)部件；用于缓冲信号的缓冲器；用于实施操作的控制器；以及三维(3D)存储器装置。所述3D存储器装置包括导体/绝缘体堆叠体、包括原子氢的电介质材料的电介质层以及穿过电介质层的过孔。所述电介质层邻近所述导体/绝缘体堆叠体。

本公开的其他方面可以由本领域的技术人员考虑到本公开的说明书、权利要求和附图而理解。

附图说明

图1示出了根据本公开的各方面的示范性三维(3D)存储器装置的制造过程的示例性流程图；

图2和3示出了根据本公开的各方面的处于制造过程期间的某些阶段的3D存储器装置的结构的截面图；

图4示出了根据本公开的各方面在形成沟道孔结构之后3D存储器装置的结构的顶视图；

图5示出了根据本公开的各个方面沿图4中顶视图的线AA’的截面图；

图6示出了根据本公开的各个方面在形成了栅极线缝隙之后的图4和5中所示的3D存储器装置的顶视图；

图7示出了根据本公开的各个方面沿图6中顶视图的线BB’的截面图；

图8、9和10示出了根据本公开的各个方面的处于制造过程中的某些阶段的图6和7中所示的3D存储器装置的截面图；

图11、12和13示出了根据本公开的各个方面的处于制造过程中的某些阶段的图10中所示的3D存储器装置的截面图；

图14示出了根据本公开的各个方面的处于热工艺中的图13所示的3D存储器装置的截面图；

图15和16示出了根据本公开的各个方面的处于制造过程中的某些阶段的图14中所示的3D存储器装置的截面图；

图17示出了根据本公开的各个方面的包括CMOS电路的示范性外围装置的截面图；

图18示出了根据本公开的各个方面的在使图16所示的3D阵列装置与图17所示的外围装置键合之后的3D存储器装置的截面图；以及

图19示出了根据本公开的各种实施例的存储器设备的框图。

具体实施方式

下文将参考附图描述根据本公开的各个方面的技术方案。只要有可能，就将在所有附图中使用相同的附图标记指示相同或相似部分。显然，所描述的方面只是本公开的一些而非全部方面。可以对各个方面中的特征进行交换和/或合并。

图1示出了根据本公开的各个方面的用于制造3D存储器装置190的制造过程的示意性流程图1000。图2示出了在制造过程期间特定阶段的3D存储器装置190的结构的截面图。在图1和本公开中的其他附图中，顶视图在X-Y平面中，截面图在X-Z平面中或者沿着X-Y平面中的线。

在1010处，提供用于制造3D存储器装置190的衬底110。在一些方面当中，衬底110可以包括单晶硅层。衬底110还可以包括诸如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅或者III-V族化合物(例如，砷化镓(GaAs)或磷化铟(InP))的半导体材料。任选地，衬底110还可以包括诸如玻璃、塑料材料或陶瓷材料的非导电材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110可以进一步包括沉积在所述玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以像多晶硅衬底那样处理衬底110。例如，在以下描述中，衬底110包括未掺杂或轻掺杂单晶硅层。

在一些方面当中，通过离子注入和/或扩散以n型掺杂剂对衬底110的顶部进行掺杂，以形成掺杂区111。掺杂区111的掺杂剂可以包括(例如)磷(P)、砷(As)和/或锑(Sb)。如图2中所示，层120沉积到掺杂区111之上。层120是牺牲层并且可以包括单层或者多层。例如，层120可以包括氧化硅层和氮化硅层中的一者或多者。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积层120。此外，CVD可以包括等离子体增强CVD(PECVD)。在一些其他方面中，层120可以包括其他材料，例如，氧化铝。

此外，在层120之上，沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或导电材料。如本文所使用的，“导电”一词指示具有电传导性。牺牲层130的示范性材料为多晶硅。

在形成多晶硅牺牲层130之后，形成电介质堆叠体147。电介质堆叠体147包括多对堆叠层，例如，包括相互交替堆叠设置的第一电介质层141和第二电介质层142。电介质堆叠体的一些层用于形成存储器单元。例如，用于制造存储器单元的层可以包括64对、128对或者超过128对的第一和第二电介质层141和142。

在一些方面当中，第一电介质层141和第二电介质层142由不同材料制成。在下文的描述中，第一电介质层141示范性地包括可以被用作隔离堆叠层的氧化物层(例如，氧化硅层)，而第二电介质层142则示范性地包括可以被用作牺牲堆叠层的氮化物层(例如，氮化硅层)。接下来将蚀刻掉牺牲堆叠层，并且以导电堆叠层代替。可以通过CVD、PVD、ALD或其组合来沉积第一电介质层141和第二电介质层142。

在1020处，执行阶梯形成工艺，以将该电介质堆叠体147的一部分转换成阶梯结构。电介质堆叠体147变为电介质堆叠体140。图3示出了在形成阶梯结构和堆叠体140之后3D存储器装置190的结构的示意截面图。可以在阶梯形成工艺中使用任何适当蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺。例如，阶梯结构的高度可以沿Y方向按照台阶方式增大。沉积电介质层121以覆盖该阶梯结构、掺杂区111和衬底110。如图3中所示，在阶梯结构的一侧，例如，阶梯结构的左侧的区域内去除层120、牺牲层130和电介质堆叠体147的一部分。可以将该区域视为接触区域，在该区域内，可以形成连接至触点焊盘的穿硅触点，或者可以布置用于触点焊盘的开口。如本文所使用的，“连接”一词指示电连接。该接触区域含有电介质层121的一部分，并因而是电介质区域。在一些方面中，在阶梯形成工艺中不蚀刻掉层120，并且在接触区域中可以将层120的一部分掩埋到的电介质层121之下。

在1030处，形成穿过电介质堆叠体140和牺牲层130延伸以到达衬底110的部分的沟道孔结构150。图4和5示出了根据本公开的各个方面在制造沟道孔结构150之后3D存储器装置190的结构的示意性顶视图和示意性截面图。图5中所示的截面图是沿图4的AA’线取得的。在本公开的图4和5以及其他附图中示出的沟道孔结构150的量、尺度和布置是示范性的，并且用于描述目的，然而可以将任何适当的量、尺度和布置用于根据本公开的各方面的所公开3D存储器装置190。

如图4和5中所示，将沟道孔布置为沿Z方向或者基本上垂直于衬底110的方向延伸，并且沟道孔在X-Y平面内形成预定图案(未示出)的阵列。沟道孔可以是通过(例如)干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成的。也可以执行其他工艺，例如，涉及光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔可以具有圆柱形形状或柱形状，其穿过电介质堆叠体140、牺牲层130、层120延伸并且部分穿透掺杂区111。在形成沟道孔之后，在沟道孔的侧壁和底部上沉积功能层151。功能层151包括位于沟道孔的侧壁和底部上的用于阻挡电荷流出的阻挡层152、位于阻挡层152的表面上的用于在3D存储器装置190的操作期间存储电荷的电荷捕获层153以及位于电荷捕获层153的表面上的隧穿层154。阻挡层152可以包括一个或多个层，所述层可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或氧化铪)或者其他宽带隙材料。电荷捕获层153可以包括一个或多个层，所述层可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶硅、高k电介质材料(例如，氧化铝或氧化铪)或者其他宽带隙材料。隧穿层154可以包括一个或多个层，所述层可以包括一种或多种材料。用于隧穿层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或氧化铪)或者其他宽带隙材料。

此外，半导体沟道155被沉积到隧穿层154的表面上。半导体沟道155在一些方面中包括多晶硅层。任选地，半导体沟道155可以包括非晶硅层。与沟道孔一样，半导体沟道155也延伸穿过电介质堆叠体140并且进入掺杂区111中。例如，可以通过CVD和/或ALD来沉积阻挡层152、电荷捕获层153、隧穿层154和半导体沟道155。可以将形成于沟道孔中的包括功能层151和半导体沟道155的结构称为沟道孔结构150。

在形成半导体沟道155之后，通过氧化物材料156和导电插塞填充沟道孔结构150的开口，如图5中所示。导电插塞包括诸如掺杂多晶硅的导电材料。

在一些情况下，功能层151包括氧化物-氮化物-氧化物(ONO)结构。亦即，阻挡层152是氧化硅层，电荷捕获层153是氮化硅层，并且隧穿层154是另一氧化硅层。任选地，功能层151可以具有不同于ONO配置的结构。在以下描述中，示范性地使用ONO结构。

参考图5，在形成阶梯结构之后形成沟道孔结构150。任选地，也可以在阶梯形成工艺之前形成沟道孔结构。例如，在制造如图2中所示的电介质堆叠体147之后，可以形成沟道孔，之后可以在沟道孔内沉积功能层151和半导体沟道155。在采用氧化物材料156填充沟道孔结构150之后，可以执行阶梯形成工艺，从而形成阶梯结构。

在1040处，形成延伸穿过电介质堆叠体140的栅极线缝隙160。图6和7示出了根据本公开的各个方面在制造栅极线缝隙160之后3D存储器装置190的结构的示意性顶视图和示意性截面图。图7所示的截面图是沿图6的BB’线取得的。

栅极线缝隙可以称为栅极线缝隙结构。3D存储器装置190具有在存储器平面(未示出)中布置的大量沟道孔结构150。通过栅极线缝隙将每一存储器平面划分成存储器块(未示出)和存储器指。例如，如图6所示的沟道孔结构150的配置可以反映栅极线缝隙160之间的存储器指。

可以通过(例如)干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成栅极线缝隙160。如图6和图7中所示，栅极线缝隙160(例如)沿X和Y方向水平延伸，并且沿Z方向或者大致垂直于衬底110的方向延伸穿过电介质堆叠体140并且到达或部分地穿透牺牲层130。这样一来，在栅极线缝隙160的底部，暴露出牺牲层130。然后，可以通过CVD和/或ALD在栅极线缝隙160的侧壁和底部上沉积间隔体层(未示出)。间隔体层被形成以保护第一和第二电介质层141和142，并且可以包括例如氧化硅和氮化硅。

在沉积间隔体层之后，执行选择性蚀刻，使得通过干法蚀刻或者干法蚀刻和湿法蚀刻的组合去除间隔体层的位于栅极线缝隙160的底部的部分。牺牲层130再次露出。接下来，执行选择性蚀刻工艺，例如，选择性湿法蚀刻工艺，以去除牺牲层130。去除牺牲层130生成腔体并且暴露了层120和沟道孔结构150中形成的阻挡层152的底部部分。此外，执行多次选择性蚀刻工艺，例如多次选择性湿法蚀刻工艺以相继去除阻挡层152、电荷捕获层153和隧穿层154的暴露部分，暴露出半导体沟道155的底侧部分。

在层120是氧化硅和/或氮化硅时，可以在蚀刻掉功能层151的底部部分时去除层120。在某些方面中，层120包括氧化硅或氮化硅以外的材料，并且层120可以是通过一种或多种额外的选择性蚀刻工艺去除的。去除层120暴露了掺杂区111的顶表面。

在蚀刻工艺之后，通过蚀刻掉牺牲层130和层120，在留下的腔体中暴露掺杂区111和半导体沟道155的接近沟道孔结构150底部的侧部。例如，通过CVD和/或ALD沉积工艺，由半导体材料(例如，多晶硅)来填充腔体以形成半导体层131。半导体层131是n掺杂的，形成于掺杂区111的暴露表面和半导体沟道155的侧壁和侧部上，并且连接到掺杂区111和半导体沟道155。

任选地，执行选择性外延生长，使得可以在掺杂区111的暴露表面上生长一层单晶硅，并且可以在半导体沟道155的暴露表面上生长多晶硅层。因此，半导体层131可以包括单晶硅和多晶硅的毗邻层。

在1050处，蚀刻牺牲堆叠层，如图8中所示。在蚀刻功能层151的底部部分和层120时，蚀刻掉一些间隔体层，剩余间隔体层保留在栅极线缝隙160的侧壁上，以保护第一和第二电介质层141和142。在形成半导体层131之后，通过选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)去除剩余的间隔体层，从而暴露围绕栅极线缝隙160的第二电介质层142的侧面。在一些方面中，与侧壁接触的最内部间隔体层是氮化硅。由于作为牺牲堆叠层的第二电介质层142也是氮化硅，因而可以在该蚀刻工艺期间将最内部间隔体层和牺牲堆叠层一起去除，从而在第一电介质层141之间留下腔体143。电介质堆叠体140变为电介质堆叠体144。

参考图8，腔体143暴露阻挡层152的某些部分。此外，生长诸如钨(W)的导电材料以填充去除第二电介质层142留下的腔体143，在第一电介质层141之间形成导电层145。在制造导电层145之后，电介质堆叠体144被转换成导体/绝缘体堆叠体146，如图9中所示。类似于电介质堆叠体140，导体/绝缘体堆叠体146具有多对堆叠层。例如，导体/绝缘体堆叠体146可以包括彼此交替堆叠的第一电介质层141和导电层145。

在一些方面中，在腔体143中沉积金属W之前，可以沉积诸如氧化铝的高k电介质材料的电介质层(未示出)。此外，沉积一层导电材料，例如氮化钛(TiN)(未示出)，然后沉积金属W以形成导电层145。在沉积工艺中可以使用CVD和/或ALD。或者，可以使用另一种导电材料，例如钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅或其任意组合来形成导电层145。

参考图9，沟道孔结构150中的每个功能层151的一部分在导电层145之一的一部分和沟道孔结构150中的半导体沟道155的一部分之间。每个导电层145被形成为连接到X-Y平面中的NAND存储器单元的行，并且被设计为用于3D存储器装置190的字线。沟道孔结构150中形成的半导体沟道155被形成为沿Z方向连接一列或一串NAND存储器单元并且被设计为用于3D存储器装置190的位线。因此，作为NAND存储器单元的一部分，X-Y平面中的沟道孔结构150中的功能层151的一部分被布置于导电层145和半导体沟道155之间，即，字线和位线之间。也可以认为功能层151设置于半导体沟道155和导体/绝缘体堆叠体146之间。沟道孔结构150的一部分周围的导电层145的一部分充当NAND存储器单元的控制栅极或栅电极。3D存储器装置190可以被视为包括由NAND单元的串构成的2D阵列(这样的串又被称为“NAND串”)。每一NAND串包含多个NAND存储器单元，并且垂直地朝衬底110延伸。NAND串穿过衬底110上方的导体/绝缘体堆叠体146形成NAND存储器单元的3D阵列。

在腔体143中生长导电层145之后，可以通过CVD和/或ALD在栅极线缝隙160的侧壁和底表面上沉积电介质层(例如，氧化硅层)。可以执行干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合，以去除栅极线缝隙底部的电介质层，从而暴露半导体层131的部分。在一些方面中，可以利用导电材料161(例如，掺杂多晶硅)和导电插塞162(例如，金属W)来填充栅极线缝隙。任选地，也可以用一种导电材料(掺杂多晶硅或W)填充栅极线缝隙。栅极线缝隙中的导电材料161延伸穿过导体/绝缘体堆叠体146并且接触半导体层131，如图10中所示。如本文所使用的，“接触”一词作为动词指示与物体发生电接触。在一些方面中，所填充的栅极线缝隙变成3D存储器装置190的阵列公共源极。任选地，在栅极线缝隙中形成阵列公共源极包括沉积绝缘层、导电层(例如，TiN、W、Co、Cu或Al)和随后的导电材料(例如，掺杂多晶硅)。

在1060处，执行蚀刻和沉积工艺以形成与导电材料的触点171-174。如图11中所示，通过CVD、PVD、ALD或其组合沉积电介质材料以在层121上方形成电介质层122。还在堆叠体146(或阵列公共源极和NAND存储器单元)上方形成层122。此外，通过(例如)干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成开口。通过CVD、PVD、ALD、电镀、化学镀或其任意组合，利用导电材料填充开口以形成互连触点。如图12中所示，字线触点171和穿硅触点172延伸穿过层122和121。触点173穿过层122并且连接到NAND串的上端。触点174穿过层122并且连接到阵列公共源极的插塞162。在一些方面中，触点172延伸至抵达掺杂区111。或者，触点172可以在电介质层121中延伸到位于掺杂区111上方的水平。触点171-174的导电材料可以包括W、Co、Cu、Al或其组合。任选地，可以在分别制造触点171-174时，在沉积另一种导电材料之前沉积一层导电材料(例如，TiN)作为触点层。

此外，在1060处，执行CVD和/或ALD工艺以在层122上方沉积电介质层123。如图13中所示，层122位于层123和导体/绝缘体堆叠体146之间。由于在一些情况下层122比1-3微米更薄，所以层123可以邻近导体/绝缘体堆叠体146，例如，距堆叠体146的距离短于1-3微米。在一些方面中，电介质层123可以包括含氢键的电介质材料。例如，层123的电介质材料可以包括氢化氮化硅(SiNx:H)。任选地，层123可以是SiNx:H层。可以使用反应性物质，例如氨(NH

钝化SiN包含硅-氮(Si-N)键、硅-氢(Si-H)键和氮-氢(N-H)键。如本文所用，术语“硅-氮(Si-N)键”指示将原子硅和原子氮保持在一起的化学键或共价键，术语“硅-氢(Si-H)键”指示将原子硅和原子氢保持在一起的化学键或共价键，术语“氮-氢(N-H)键”指示将原子氮和原子氢保持在一起的化学键或共价键。Si-H和N-H键也可以指本文所用的氢键。Si-H和N-H键，尤其是Si-H键，并不很强，可能在特定高温下断裂，例如，高于400摄氏度的温度。当温度远高于400摄氏度时，更多的Si-H和N-N键可能断裂。打断氢键会从键中释放原子氢(即，原子形式的氢)。亦即，可以在特定高温下对钝化SiN退火，以分离Si-H和N-H键并且从断裂的氢键释放原子氢。因此，可以将钝化SiN用作热工艺中的高效率氢源。释放的原子氢可以在扩散工艺中扩散，并且通过与缺陷结合而钝化特定缺陷(例如，悬挂键和浅陷阱)。

在制造沟道孔结构150期间，可能会形成具有电活性的特定缺陷，例如悬挂键和浅陷阱。例如，悬挂键可能会出现于半导体沟道155中。另外，浅陷阱可能出现于半导体沟道155、隧穿层154、电荷捕获层153、半导体沟道155和隧穿层154之间的界面以及隧穿层154和电荷捕获层153之间的界面中。这些缺陷可能会降低半导体沟道155中的电子迁移率，影响NAND单元的阈值电压，影响开关特性并且导致耐久性和电荷保持问题。因此，可能会劣化3D存储器装置190的性能和可靠性。

为了修复这些缺陷，可以执行钝化工艺。如上所示，层123是包含Si-H键和N-H键的钝化SiN层。Si-H和N-H键并不很强，可以在高于400摄氏度的温度下分离。断裂的Si-H和N-H键释放原子氢，氢可以扩散到导体/绝缘体堆叠体146(例如，半导体沟道155和功能层151)中并钝化其中的缺陷。由于更高的温度使更多Si-H和N-H键断裂，导致释放更多原子氢以钝化更多缺陷，所以在一些热工艺中可以施加500-800摄氏度。然而，当温度高于450摄氏度时，可能会损伤一些互补金属氧化物半导体(CMOS)电路。因此，即使需要释放更多原子氢，当钝化CMOS器件时，也将温度维持在450摄氏度以下。

在1070处，在惰性气体(例如，氮气)环境中执行热工艺。如图14中所示，3D存储器装置190的结构不包含任何CMOS电路，从而热工艺可以发生于高于450摄氏度或远高于450摄氏度(例如，800摄氏度)的温度。因此，与温度低于450摄氏度的热工艺相比，更多Si-H和N-H键可以断裂，并且可以释放更多原子氢。释放的原子氢可以扩散到导体/绝缘体堆叠体146中，例如，扩散到半导体沟道、隧穿层、电荷捕获层和各层之间的对应界面中，并且通过与缺陷结合而分别钝化它们。在热工艺期间，层123中Si-H键的特定分数部分和N-H键的特定分数部分可以被破坏，剩余的Si-H和N-H键可以保留在层123中。

在一些方面中，层122也可以与钝化SiN一起沉积。在这些情况下，层122也可以作为氢源而工作，它可以增大热工艺中原子氢的供应，因为层122-123两者都包含钝化SiN。

在1080处，执行蚀刻和沉积工艺以形成用于钝化SiN层123中的互连的过孔175。在一些方面中，可以通过(例如)干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合在层123中形成开口。通过CVD、PVD、ALD、电镀、化学镀或其任意组合，利用导电材料填充开口以形成过孔175。如图15中所示，过孔175被钝化SiN完全水平围绕，并且邻近导体/绝缘体堆叠体146。过孔175在大致垂直于衬底110的方向上延伸穿过层123，并且分别连接到触点171-174。过孔175中的一些通过触点171和173连接到NAND单元。过孔175的导电材料可以包括W、Co、Cu、Al、Ti或其组合。任选地，可以在填充开口以形成过孔175之前首先沉积一层导电材料(例如，TiN)。

此外，通过CVD、PVD、ALD、电镀、化学镀或其组合在钝化SiN层123之上生长用于互连的导体层176。导体层176邻近钝化SiN层123，例如，距层123的距离短于1-3微米，或者与层123接触。层123沿着大致垂直于衬底110的方向在导体层176和导体/绝缘体堆叠体146之间。任选地，导体层176的一些可以分别沉积于过孔175之上并与之接触，并且包括诸如W、Co、Cu、Al、Ti或其组合的导电材料。

此外，执行沉积工艺，例如CVD和/或PVD。沉积电介质材料(例如，氧化硅或氮化硅)以在导体层176和电介质层123之上形成电介质层124。在一些情况下，沉积钝化SiN以生长该层124。在这些情况下，层124也可以用作用于以原子氢修复特定缺陷的氢源。例如，可以进行热工艺以释放原子氢，将原子氢扩散到NAND存储器单元中，并且在形成层124之后修复NAND存储器单元中的特定缺陷。此外，通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成用于过孔177的开口。接下来利用导电材料，例如W、Co、Cu、Al或其组合来填充开口以形成过孔177。可以执行CVD、PVD、ALD、电镀、化学镀或其组合。过孔177分别连接到导体层176、过孔175和触点171-174。任选地，可以在填充开口以形成过孔177之前首先沉积一层导电材料(例如，TiN)。

此外，执行CVD和/或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)，从而覆盖过孔177并加厚电介质层124。制造开口，然后填充这些开口，以形成充当与外围装置的互连的连接焊盘178和179。如图16中所示，3D存储器装置190的结构是装置190的一部分，可以称为3D阵列装置100。

连接焊盘178分别连接到触点171、173和174。连接焊盘179分别连接至触点172。连接焊盘178-179可以包括诸如W、Co、Cu、Al、Ti或其组合的导电材料。任选地，可以在填充开口以形成连接焊盘178-179之前首先沉积导电材料(例如，TiN)的触点层。

在一些情况下，3D阵列装置100的制造可以包括以下工艺序列。参考图10-16，在完成导体/绝缘体堆叠体146和阵列公共源极之后，执行沉积工艺以生长电介质层122，该电介质层可以含有氧化硅或钝化SiN。接下来，制造触点171-174。然后，使用例如PECVD沉积钝化SiN层123。任选地，在沉积层123之后，在预定温度(例如，450-800摄氏度)下执行热工艺。在热工艺期间，从钝化SiN层123(或层122-123)释放原子氢。原子氢然后扩散到NAND单元中以及NAND单元之间，并钝化其中的缺陷。在热工艺之后，在层123中沉积过孔175，接下来顺序地形成导体层176、电介质层124、过孔177和连接焊盘178-179。在一些方面中，在沉积钝化SiN层123之后，可以在预定温度下执行一次或多次热工艺，以钝化缺陷。例如，可以在形成过孔175、导体层176、过孔177或连接焊盘178-179之前执行一次或多次热工艺。任选地，可以在形成过孔175、导体层176、过孔177或连接焊盘178-179之后并且在将3D阵列装置100与外围装置键合之前，执行一次或多次热工艺。

图17示出了根据本公开各方面的外围装置180的示意截面图。外围装置180是3D存储器装置190的一部分，并且也可以称为外围结构。外围装置180包括衬底181，衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或III-V族化合物，例如GaAs或InP。外围CMOS电路185(例如，控制电路)在衬底181上制造并且用于有助于3D存储器装置190的工作。例如，外围CMOS电路185可以包括金属-氧化物-半导体场效应晶体管(MOSFET)并且提供功能器件，例如页缓冲器、感测放大器、列解码器和行解码器。在衬底181和CMOS电路185上方沉积电介质层182。在电介质层182中形成连接焊盘(例如，连接焊盘183和184)以及用于互连的过孔。电介质层182包括一种或多种电介质材料，例如氧化硅和氮化硅。连接焊盘183-184被形成为与3D阵列装置100连接，并且可以包括导电材料，例如W、Co、Cu、Al、Ti或其组合。

对于3D阵列装置100和外围装置180而言，可以将衬底110或181的底侧称为背侧，可以将具有连接焊盘178-179或183-184的一侧称为正侧或前侧。

此外，在1090处，执行倒装芯片键合工艺以键合图16中所示的3D阵列装置100和图17中所示的外围装置180，从而生成3D存储器装置190。图18示意性地绘示了根据本公开各方面的3D存储器装置190的截面图。

在一些方面中，3D阵列装置100和外围装置180可以通过倒装芯片键合方法键合以形成3D存储器装置190，如图18所示。3D阵列装置100被垂直翻转并且变为上下颠倒，使得连接焊盘178-179的顶表面面向下。将这两个装置放到一起，使得3D阵列装置100位于外围装置180上方。在完成对准之后，例如，在使连接焊盘178-179分别与连接焊盘183-184对准之后，将3D阵列装置100和外围装置180面对面结合并且键合到一起。导体/绝缘体堆叠体146和外围CMOS电路185变为夹置于衬底110和181之间或掺杂区111和衬底181之间。在一些方面中，使用焊料或导电粘合剂使连接焊盘178-179分别与连接焊盘183-184键合。照此，将各连接焊盘178-179分别连接至各连接焊盘183-184。在完成倒装芯片键合工艺之后，3D阵列装置100和外围装置180电连通。过孔175中的一些通过连接焊盘183-184和178-179连接到外围电路185。

此外，执行其他制造步骤或工艺，以完成3D存储器装置190的制造。为了简单起见，在图18中未反映出其他制造步骤和工艺。例如，通过减薄工艺从底表面(在倒装芯片键合之后)减薄3D阵列装置100的衬底110，所述减薄工艺例如是晶圆研磨、干法蚀刻、湿法蚀刻、CMP或其组合。通过沉积工艺(例如，CVD或PVD工艺)在掺杂区111上方生长电介质层。利用与上文所述类似的方法，形成分别连接触点172的过孔和导体层。此外，形成连接触点172中的一些的接触焊盘(未示出)。这些接触焊盘被制造为用于引线键合，以用于与其他装置的连接。此外，执行附加制造步骤或工艺。为了简单起见，省略了附加制造步骤或工艺的细节。

如图18中所示，在堆叠体146(或NAND单元)和连接焊盘178-179之间，或者在堆叠体146(或NAND单元)和外围电路185之间形成钝化SiN层(例如，层123或层122-123)。如上所示，钝化SiN层提供氢扩散源，以用于缺陷的钝化，并且在阵列装置100和外围装置180被组装在一起之前执行热工艺。诸如高于450摄氏度的温度的高温可能会劣化外围CMOS电路185的性能。由于在热工艺期间不涉及外围装置180，所以外围CMOS电路不会受到高温的影响。因此，可以应用高于450摄氏度的温度以释放原子氢。当应用450摄氏度以上而不是450摄氏度以下的温度时，可以释放更多原子氢以进行扩散。随着更多原子氢扩散到导体/绝缘体堆叠体146中，可以钝化更多缺陷。因此，与温度低于450摄氏度的热工艺相比，温度高于450摄氏度的热工艺可以改进3D存储器装置190的性能和可靠性。

图19示出了根据本公开的实施例的存储器设备300的框图。存储器设备300的示例可以包括数据存储装置，例如固态驱动器(SSD)、通用闪存存储(UFS)存储器装置、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)等。存储器设备300可以包含3D存储器装置，例如上文例示且图18所示的3D存储器装置190。由于3D存储器装置190已经因为温度高于450摄氏度的热工艺而改进了性能和可靠性，当使用装置190时，存储器设备300也可以具有改进的性能和可靠性。如图19中所示，存储器设备300包含3D存储器装置310(例如，装置190)和充当存储器设备300的控制器的控制电路312。3D存储器装置310可以包括一个或多个3D阵列装置(例如，3D阵列装置100)。存储器设备300还包含输入/输出(I/O)接口314、缓冲器316、缓冲器318、行解码器320和列解码器322。控制电路312实施存储器设备300的各种功能。例如，控制电路312可以实施读取操作、写入操作和擦除操作。I/O接口314(也可以称为I/O部件或I/O连接)包含I/O电路，其用以接收至存储器设备300的命令信号、地址信号和数据信号的输入，并且将数据和状态信息从存储器设备300传输至另一装置(例如，主机装置)。缓冲器316缓冲或临时存储命令/地址信号，而缓冲器318缓冲或临时存储数据信号。任选地，缓冲器316和318可以被组合成单个缓冲装置。行解码器320和列解码器322分别对行地址信号和列地址信号进行解码，以便对3D存储器装置310进行访问。I/O接口314从输入检测命令信号、地址信号和数据信号。在一些情况下，I/O接口314可以向缓冲器316发送命令和/或地址信号，并且向缓冲器318发送数据信号。为了简单起见，省略了存储器设备300的其他部件和功能。

尽管在本说明书中通过使用具体方面描述了本公开的原理和实施方式，但是前文对这些方面的描述仅意在辅助对本公开的理解。此外，可以对前述不同方面的特征进行组合，以形成额外的方面。本领域的普通技术人员可以根据本公开的理念对具体实施方式和应用范围做出修改。因此，说明书的内容不应被视为对本公开的限制。