CMOS成像传感器、FeMOSFET器件及相关方法

交叉引用

本申请要求于2021年11月11日提交的、题为“FERROELECTRIC-OXIDE HYBRID GATETRANSISTORBLOCKFOR SEMICONDUCTOR IMAGING SENSORS”的美 国非临时专利申请号17/524,701的优先权，该美国非临时申请是2021年1 月25日提交的、题为“FERROELECTRIC-OXIDE HYBRID GATE TRANSISTOR AND ITS APPLICATIONS IN SEMICONDUCTOR IMAGINGSENSSTOR”的美国临时专利 申请号63/141,262的非临时申请，上述两个申请在此以引用方式整体并入本 文。

技术领域

本文涉及互补金属氧化物半导体(CMOS)图像传感器。更具体地，实施例涉 及用于与CMOS图像传感器(CIS)像素的像素内电路系统集成的铁电-氧化物 混合栅极重置晶体管。

背景技术

许多现代电子应用包括基于互补金属氧化物半导体(CMOS)图像传感器 (CIS)技术的集成数码相机和/或其他成像系统。CIS通常可以包括像素阵列， 每个包括单个光电传感器(例如，光电二极管)，或一组多个光电传感器。 每个成像像素可以包括响应于光以生成光电荷的光敏元件，以及用于处理所 生成的光电荷以产生电像素输出信号并用于控制每个成像像素的操作的像素 内电路系统。像素内电路系统包括用于执行感测和控制功能的晶体管。

成像传感器像素的性能与像素能够将光子转换成电荷的程度有关。这种性 能可能取决于像素的许多物理和电气特性，诸如阱容量、动态范围和转换增 益。阱容量与成像像素在集成期间(即，在暴露期间、读出之前)可以保持 的电荷量有关。可能需要具有大的动态范围，这表明像素在大范围的光照条 件下表现良好，诸如从非常低的光照条件直到高光照条件(即，全阱容量， 或FWC可以达到的)。还可能希望具有更高的转换增益，这表明随着积累电 荷的任何增加，输出信号电压的增加幅值更大。通常，输出信号电平对应于 阱中积累的电荷与阱电容之间的比值。例如，较小的阱往往具有对电荷进行 积累的较小容量和对应较小的阱电容，这对于阱中电荷积累的任何变化，可 能往往导致输出信号电平的较大变化。

发明内容

本文所公开的实施例除了其他之外还包括具有独特混合结构以替代栅极 电极和晶体管沟道之间的栅极氧化物的晶体管设计，该独特混合结构包括由 介电材料(例如，氧化物或高k介电)形成的栅极介电段和包括铁电材料的 铁电段放置在栅极电极和晶体管沟道之间，使得栅极电极下方的两个段由施 加到栅极电极的公共栅极电压控制。该晶体管中使用的铁电材料具有两种电 极化状态，这两种电极化状态可以通过施加足够大的正或负栅极电压来切换， 从而为晶体管在各种应用中提供独特的功能。这种混合晶体管可用于在半导 体成像传感器阵列中的感测像素中执行增益控制和重置操作，以减少每个像 素中的电路系统硬件数量并提高集成密度，同时允许像素内空间充分分配给 光敏元件以用于收集光。

例如，具有上述独特混合结构的这种晶体管可以被包括在图像传感器像素 的像素内电路系统中，以执行(1)双转换增益(DCG)功能以用于提高每个感测 像素的低光检测灵敏度和动态范围，和(2)在读出之前和之后重置图像传感器 像素，而无需在其他一些图像传感器设计中使用两个单独的晶体管，这些晶 体管分别指定用于DCG功能和重置功能。这种实施方式有利地减少了成像传 感器阵列的像素内电路系统中的晶体管数量，并且可以有利地减小每个像素 的尺寸，各种成像传感器应用的理想特征。

根据第一组实施例，提供了互补金属氧化物半导体(CMOS)成像传感器 (CIS)。CIS包括一个或多个成像像素。每个成像像素包括：根据第一掺杂类 型来掺杂的半导体衬底；包括至少一个光电二极管的光电传感器块，该光电 二极管被配置为响应于暴露于照射而积累光电载流子并将积累的光电载流子 转移到浮置扩散区以供读出，浮置扩散区通过将第二掺杂类型的第一阱注入 到半导体衬底中而被形成，第二掺杂类型不同于第一掺杂类型；以及混合铁 电-金属-氧化物-半导体场效应晶体管(Fe-MOSFET)器件。混合Fe-MOSFET包 括：漏极区，通过将第二掺杂类型材料的第二阱注入到半导体衬底中而被形 成，所述漏极区与所述浮置扩散区通过沟道区而被分隔开；栅极结构，沉积 在所述半导体衬底上、至少在沟道区的正上方并具有在其上图案化的栅极电 极；和栅极隔离层，形成在所述半导体衬底的表面上以将栅极结构与至少沟 道区电隔离，所述栅极隔离层包括：Fe段，由铁电材料制成并夹在栅极结构 和沟道区的与所述浮置扩散区相邻的第一沟道子区之间，所述Fe段被配置为 在高转换增益模式和低转换增益模式之间切换；和介电段，夹在栅极结构和沟道区的与漏极区相邻且不与第一子区重叠的第二沟道子区之间。

根据另一组实施例，提供了一种混合铁电-金属-氧化物-半导体场效应晶 体管(Fe-MOSFET)器件。混合Fe-MOSFET包括：半导体衬底，根据第一掺杂类 型来掺杂；源极区和漏极区，每个通过将第二掺杂类型材料的各自阱注入到 半导体衬底中而被形成，源极区和漏极区由沟道区分隔开；栅极结构，沉积 在半导体衬底上、至少在沟道区的正上方并具有在其上图案化的栅极电极； 和栅极隔离层，形成在半导体衬底的表面上以将栅极结构与至少沟道区电隔 离，所述栅极隔离层包括：Fe段，由铁电材料制成并夹在栅极结构沟道区的和与所述源极区相邻的第一沟道子区之间；和介电段，夹在栅极结构和沟道区 的与漏极区相邻且不与第一子区重叠的第二沟道子区之间。

根据另一组实施例，提供了一种用于在互补金属氧化物半导体(CMOS)成像 传感器(CIS)中利用双转换增益生成像素输出信号的方法。该方法包括：将处 于写入幅值和两个写入极化之一的写入脉冲传送到混合铁电-金属-氧化物- 半导体场效应晶体管(Fe-MOSFET)的栅极电极，所述混合Fe-MOSFET包括：源 极区和漏极区，每个通过将第二掺杂类型的阱注入到第一掺杂类型的半导体 衬底中而被形成，源极区和漏极区由沟道区分隔开；栅极结构，沉积在半导 体衬底上、至少在沟道区的正上方并具有在其上图案化的栅极电极；和栅极 隔离层，形成在半导体衬底的表面上以将栅极结构与至少沟道区电隔离，所 述栅极隔离层包括：制成的Fe段和介电段，所述Fe段由铁电材料制成并夹 在栅极结构和沟道区的与所述浮置扩散区相邻的第一沟道子区之间，且所述 介电段夹在栅极结构和沟道区的与漏极区相邻且不与第一子区重叠的第二沟 道子区之间，其中，写入脉冲通过根据写入极化中的由写入脉冲传送的那个 写入极化将铁电材料的偶极子排列成两个铁电极化状态中的相应一个，来将 Fe段写成两个转换增益模式中的选定一个；和在传送写入脉冲之后以重置幅 值向混合Fe-MOSFET的栅极电极传动重置脉冲，重置幅值小于写幅值，使得 介电段响应于重置脉冲以在源极区和漏极区之间跨沟道区形成电流沟道，而 不影响Fe段中的偶极子的排列。

下面的附图、描述和权利要求提供了具有混合结构的晶体管的上述和 其他方面的更详细的描述，它们的实施方式和所公开技术的特征。

附图说明

本文引用并构成其一部分的附图示出了本公开的实施例。附图与描述 一起用于解释本发明的原理。

图1示出了作为本文描述的各种实施例的上下文的说明性数字成像系 统的一部分的简化框图。

图2示出了具有传统像素内电路系统的传统CIS成像像素的示例。

图3A和3B分别示出了CIS成像像素的另一说明性传统实施方式的简 化布局图和简化电路图。

图4展示了如在传统Fe-FET中使用的用作场效应晶体管(FET)的栅极 绝缘层的铁电(Fe)材料的行为。

图5示出了根据本文描述的各种实施例的结合像素内电路系统的CIS 成像像素，该像素内电路系统具有用新颖的Fe-MOSFET结构实施的说明性混 合重置DCG(HRD)块。

图6A和6B分别示出了根据本文描述的各种实施例的具有HRD块510 的新颖CIS成像像素的说明性实施方式的简化布局图和简化电路图。

图7A示出了根据本文描述的各种实施例的用于指导HRD块的操作的简 化时序图的示例。

图7B示出了针对HRD块的Fe段被设置为高转换增益模式的情况的在 图7A中标识的时间位置上的一系列简化的能带图。

图7C示出了针对HRD块的Fe段被设置为低转换增益模式的情况的在 图7C中标识的时间位置上的一系列简化的能带图。

图8A示出了在本文描述的HRD块的实施例中使用的Fe-MOSFET结构的 电场幅值对极化的说明性曲线图。

图8B示出了图8A的曲线图上四种状态中的每一种的对应能带图。

图9示出了根据本文描述的各种实施例的通过其来制造Fe-MOSFET结 构的工艺的示例流程图。

图10示出了根据本文描述的各种实施例的用于在互补金属氧化物半 导体(CMOS)成像传感器(CIS)中利用双转换增益生成像素输出信号的说明性 方法的流程图。

在附图中，相似的部件和/或特征可以具有相同的附图标记。此外，相 同类型的各种部件可以通过在附图标记后面加上区分相似部件的第二标记来 区分。如果说明书中仅使用第一附图标记，则该描述可适用于具有相同第一 附图标记的任何一个相似部件，而与第二附图标记无关。

具体实施方式

在以下描述中，提供了许多具体细节以彻底理解本发明。然而，本领 域技术人员应当理解，可以在没有这些细节中的一个或多个的情况下实现本 发明。在其他示例中，出于简洁的目的，将不描述本领域中已知的特征和技 术。

许多现代电子应用包括基于互补金属氧化物半导体(CMOS)图像传感器 (CIS)技术的集成数码相机和/或其他成像系统。CIS通常可以包括像素阵列， 每个像素包括单个光电传感器(例如，光电二极管)，或一组多个光电传感 器。每个成像像素可以包括光敏元件和像素内电路系统，该光敏元件响应光 以产生光电荷，以及该像素内电路系统用于处理所产生的光电荷以产生电像 素输出信号并用于控制每个成像像素的操作。CIS成像像素的像素内电路系 统通常包括多个金属氧化物半导体场效应晶体管(MOSFET)，用于执行传感和控制功能。

图1示出了作为本文描述的各种实施例的上下文的说明性数字成像系 统100的一部分的简化框图。数字成像系统100可以围绕互补金属氧化物半 导体(CMOS)图像传感器(CIS)技术被构建。这种CIS系统通常可以包括一个或 多个像素105阵列，诸如以行和列布置的大量像素105。每个像素105可以 包括光电传感器块110，其可以包括单个光电二极管115(例如，或任何合适 的光电传感器，诸如光电门、光电晶体管等)，或者一组多个光电二极管115 (例如，一组四个光电二极管)。

像素105还包括附加部件(像素内电路系统)以促进使用光电传感器 块110进行光学感测。如图所示，实施例可以包括双转换增益(DCG)块120、 重置块130、源极跟随器块140和选择块150。每个都可以使用至少一个对应 的晶体管来实施。重置块130可以选择性地重置像素105部件。源极跟随器 块140可以支持将来自光电传感器块110的输出转换成指示由光电传感器块 110检测到的光学信息的电信号。选择块150可以支持从像素105阵列当中选择像素105信号，例如响应于经由总线160接收到的控制信号。例如，总 线160可以是列选择总线等。

许多应用推动成像传感器尺寸的持续减小，这推动了成像像素105的 尺寸相应减小。为了在大动态范围内维持高转换增益，一些现代CIS应用使 用双转换增益(DCG)，如由DCG块120实施的。利用DCG，每个成像像素105 可以有效地在高增益模式下操作以在低光照条件下提供较高的转换增益量， 或者在低增益模式下操作以在高光照条件下提供较低的增益量(例如，以避 免饱和或其他不期望影响)。通常，如图所示，DCG是通过在像素内电路系 统中添加单独的DCG块120(即，至少一个单独的DCG晶体管)来实施的。导 通DCG晶体管可以有效地增加阱容量以降低转换增益，并且关断DCG晶体管 可以有效降低阱容量以增加转换增益。

对于添加的上下文，图2示出了具有传统像素内电路系统的传统CIS 成像像素200的示例。像素200可以是图1的传统像素105的实施方式，包 括光电传感器块110、DCG块120、重置块130、源极跟随器块140和选择块 150的实施方式。光电传感器块110被示为简化的钉扎光电二极管(PPD)210， 其被配置用于背面照明，但类似的概念可以应用于其他类型的光电二极管实 施方式。光电传感器块110和重置块130(以及像素200的其他块)在诸如 掺杂硅晶片的半导体衬底207上实施。

光电传感器块110包括转移栅极215，其可以被Tx信号激活并且可以 通过氧化物层220与衬底207隔离。衬底207可以具有第一掺杂型(例如，P 型)。PPD 210可以通过在转移栅极215一侧上的衬底207中至少注入第二 掺杂型(例如，N型)的收集区230，并在转移栅极215另一侧上的衬底207 中注入第二掺杂型的浮置扩散区235来形成。可以形成隔离区240(例如，浅 沟槽隔离，STI)以将光电传感器块205的结构与相邻光电传感器块和/或像素 的结构电隔离。

当光子到达衬底207的背面时(例如，由箭头243所示)，它们可以 转换为光电载流子(即，电子和空穴)，其中之一被吸引且收集到收集区230 中(例如，如虚线箭头245所示)。收集区230中光电载流子的积累通常可 以被认为是电荷的积累。例如，更长和/或更亮的暴露可以导致收集区230 中更多的电荷积累。激活Tx信号可以在转移栅极215下方形成耗尽区，其有 效地成为两个第二掺杂型(例如，N型)区(收集区230和浮置扩散区235) 之间的电流沟道。因此，转移栅极215的激活使收集区230中积累的电荷穿 过电流沟道传输到浮置扩散区235。

如图所示，像素内电路系统通常经由浮置扩散区235与光电传感器块 110接口连接。例如，像素内电路系统的部件用于在积累电荷被传输到浮置 扩散区235之后读出积累电荷。在将积累电荷从收集区230传输到浮置扩散 区235之前，重置块130可用于有效地从浮置扩散区235清除积累电荷以重 置像素200。将积累电荷从收集区230传输到浮置扩散区235可以在源极跟 随器块140的栅极电极处有效地生成栅极电压(对应于传输到浮置扩散区235 的积累电荷量)。如图所示，选择块150耦合在源极跟随器块140的源极端和 输出电压端(Vout)之间，并且恒流源耦合在Vout和接地之间。因此,当选择 块150被激活(例如，作为行选择操作的一部分)时，基于在源极跟随器块 140处的栅极电压(即，因此基于被传输到浮置扩散区235的积累电荷)， 在Vout处生成输出电压。

可以看出，重置块130被实施为具有被注入在半导体衬底207(例如,p 掺杂硅)中的n型源极区(即浮置扩散区235)和n型漏极区255的传统MOSFET。 在衬底207上栅极氧化物层220(即，金属氧化物层)顶部上图案化具有重置 栅极电极(标记为RST)的多栅极结构250，使得栅极氧化物层220将多栅极结 构250与浮置扩散(源)区235和漏极区255电隔离，并限定了浮置扩散(源) 区235和漏极区255之间的沟道区。向重置栅极端施加正栅极电压可以将负 电荷吸引到n掺杂浮置扩散(源)区235和漏极区255之间的沟道区，其形 成n型电流沟通(导通晶体管)。可替选地，漏极区和源极区可以是注入到n 掺杂衬底中的p掺杂区，并且向栅极端施加负栅极电压可以吸引正电荷(例 如，排斥负电荷)到p掺杂源极区和漏极区之间的沟道区以形成p型电流沟 道(导通晶体管)。

栅极氧化物层220在多栅极结构250和晶体管电流沟道之间形成介电 绝缘体层，其将栅极电极与半导体n-沟道或p-沟道电绝缘。传统上，栅极氧 化物层220使用金属氧化物形成，诸如二氧化硅。利用这种绝缘多栅极结构 250设计，没有电流流过栅极电极；相反，施加到栅极电极的电压在沟道区 生成电场以控制电流沟道的导电性。

成像传感器像素的性能与像素能够将光子转换成电荷的程度有关。这 种性能可以取决于像素的许多物理和电气特性，诸如阱容量、动态范围和转 换增益。阱容量与成像像素在集成期间(即，在暴露期间，读出之前)可以 保持的电荷量有关。期望的是需要具有大的动态范围，这表明像素在大范围 的光照条件下表现良好，诸如从非常低光条件直到高光条件(即在该条件下 可以达到满阱容量或FWC)。还期望的是具有更高的转换增益，这表明随着 积累电荷的任何增加，输出信号电压较大地增加。

通常，输出信号电平对应于阱中积累的电荷与阱电容之间的比值。例 如，较小的阱可能往往具有较小容量来积累电荷并且相应具有较小的阱电容， 对于阱中电荷积累的任何变化，这可能往往导致输出信号电平的较大变化。 随着像素尺寸的减小，它们的阱容量也会减小。如上所述，为了帮助在大动 态范围内保持高转换增益，许多现代成像传感器包含DCG。如图2所示，这 种DCG通常通过添加至少包括DCG晶体管的DCG块120(例如，一些实施方式 还包括附加的DCG晶体管、电容器、放大器和/或其他部件)来在传统成像像 素中实施。当DCG晶体管导通时，可以看出DCG晶体管有效地向浮置扩散区 235增加了阱电容(例如，且还增加存储在电容器中的积累电荷)。增加的 阱电容可以将DCG块120置于低转换增益模式，使得转移到浮置扩散区235 的电荷量的变化对Vout处的输出信号电平有相对较小影响。作为推论，关断 DCG晶体管往往会有效地降低阱容量(即或不增加阱容量)，这可以将DCG 块120置于高转换增益模式，使得转移到浮置扩散区235的电荷量的变化对 Vout处的输出信号电平有相对较大影响。

图3A和3B分别示出了CIS成像像素的另一说明性传统实施方式的简 化布局图300和简化电路图350。如在图1和图2中，成像像素被示为具有 光电传感器块110(这里，具有四个光电二极管115)、DCG块120、重置块130、 源极跟随器块140和选择块150。在简化布局图300和简化电路图350中， 可以看出指定的晶体管被用于重置成像像素中存储的光电荷(即重置块130)， 并且单独指定的晶体管被用于向DCG提供成像像素(即，DCG块120)。浮置 扩散区235也在两个视图中被标记。如上所述，浮置扩散区235的总电容和 转换增益由与浮置扩散区235和重置块130耦合的DCG块120(即，通过单独 指定的DCG晶体管)调制。在较高光照条件下，使用低转换增益模式，以实现 更高的满阱容量和更宽的动态范围；在较低光照条件下，使用高转换增益模 式以降低读出噪声并实现对低光感测性能的改进。

尽管DCG的传统实施方式往往是有效的，但添加至少一个DCG晶体管 (例如，电容器和/或附加部件)可能是不期望的。例如，像素(例如，成像 像素200)的空间由光电传感器块110和像素内电路系统共享，并且像素内电 路系统部件的任何添加可能往往减少可用于光电传感器块110的(多个)光 电二极管115和/或其他部件的空间，和/或可能增加复杂性、工艺变化等。 本文公开的实施例包括有效地将重置块和DCG块组合成单个混合晶体管的新颖结构。在本文中称为Fe-MOSFET的混合晶体管通过包括混合栅极绝缘层来 将MOSFET的特征与铁电场效应晶体管(Fe FET)的特征组合，该混合栅极绝缘 层包括形成在场效应晶体管的栅极电极和沟道区之间形成的介电段和Fe段。 可以在栅极端处施加第一组电压电平以在高DCG模式和低DCG模式之间切换 Fe段，并且可以在同一栅极端处施加第二组电压电平以在DCG模式中的任意 模式下在重置ON模式和重置OFF模式之间切换介电段。

为了添加上下文，图4展示了铁电(Fe)材料用作场效应晶体管(FET) 的栅极绝缘层的行为，如在传统Fe-FET 400中使用的。如在MOSFET中，可 以通过将第二掺杂型(例如n型)漏极区和源极区注入到第一掺杂型(例如 p型)硅衬底，并通过绝缘层与衬底和漏极区和源极区隔离地在衬底上图案 化具有栅极电极的栅极结构来形成Fe-FET 400。在MOSFET的典型金属氧化 物材料绝缘层中，电荷往往是随机分布的，和/或以其他方式不可预测。相比 之下，Fe-FET 400的绝缘层使用具有偶极子的铁电材料，该偶极子可以通过 在整个材料上施加特定极性和幅值的电压来排列。

图4示出了处于两种极化状态的传统Fe-FET 400。在第一极化状态下 (对应于图4左侧的Fe-FET 400a)，Fe材料中的偶极子排列成它们的正极 侧指向衬底，从而吸引负电荷(例如，吸引电子)进入漏极区和源极区之间的 沟道区。在第二极化状态下(对应于图4右侧的Fe-FET 400b)，Fe材料中 的偶极子排列成它们的负极侧指向衬底，从而吸引正电荷(例如，吸引空穴、 排斥电子等)进入漏极区和源极区之间的沟道区。在所示的NPN掺杂配置中(即，具有p掺杂衬底和n掺杂源极区和漏极区)，导通晶体管涉及向栅极 端施加足够高的电压以形成n沟道。在由Fe-FET 400a表示的左手侧极化状 态下(其中已经有负电荷被Fe材料吸引到沟道区)，只需添加相对较小的正 栅极电压来形成n沟道。因此，在该状态下，开关电压(例如，阈值电压或 Vth)相对较低。然而，在由Fe-FET 400a表示的右手侧极化状态下(其中负 电荷通过Fe材料被推离沟道区)，形成n沟道可以涉及添加相对较大的正栅 极电压。因此，在该状态下，开关电压相对较高。

漏极电流-栅极电压图450示出了在两种不同铁电状态下，纵轴中的漏 极电流和横轴中的栅极电压的相关性。曲线452示出了用于由Fe-FET 400a 表示的极化状态(铁电状态)的漏极电流-栅极电压关系，而曲线454示出了 用于由Fe-FET 400b表示的极化状态(铁电状态)的漏极电流-栅极电压关系。 如漏极电流-栅极电压图450所示，Fe-FET 400是相对双稳态器件，其中在 每个极化状态下的Vth电平之间具有相对较大的间隔。由于该性质，此Fe-FET 400器件往往用于构建具有快速随机存取的低功耗非易失性存储器，称为铁 电随机存取存储器(FRAM)，具有改进的多次读写性能。

如上所述，本文描述的实施例包括在本文中被称为Fe-MOSFET的新颖 混合结构。图5示出了根据本文描述的各种实施例的CIS成像像素500，其 结合了具有用新颖Fe-MOSFET结构实施的说明性混合重置-DCG(HRD)块510 的像素内电路系统。如图2，成像像素500包括光电传感器块110(被示出为 包括传统PPD 210)、源极跟随器块140和选择块150。不像在图2中，像素 内电路系统不包括指定的重置块和单独指定的DCG块。相反，像素内电路系 统包括HRD块510以有效地实施重置块和DCG块特征。

如图所示，HRD块510的Fe-MOSFET结构是通过在半导体衬底207中 注入源极区和漏极区而形成的。例如，衬底207为p掺杂，且源极区和漏极 区为n掺杂的；或者衬底207为n掺杂的，且源极区和漏极区为p掺杂的。 源极区对应于光电传感器块110的浮置扩散区235。具有重置DCG电极535 的多栅极结构530(标记为RST-DCG 535)被图案化在衬底207上隔离层的顶部 上，使得隔离层将多栅极结构530与浮置扩散(源)区235和漏极区255电 隔离，并限定浮置扩散(源)区235和漏极区255之间的沟道区。在一些实 施方式中，漏极区255与基准参考(例如，Vdd)耦合。

如图所示，多栅极结构530下方的隔离层包括Fe段520和介电段525。 Fe段520通过沉积铁电材料层而被形成，如上所述。各种合适的材料可用于 形成混合结构。例如，Fe材料可以包括HfZrO、PbTiO、BiTiO等。介电段525 通过沉积金属氧化物层而被形成。例如，介电段525是栅极氧化物层220的 一部分，和/或与栅极氧化物层220的其他部分同时制造。实际上，沟道区的 第一部分在Fe段520正下方，以及沟道区的第二(非重叠)部分在介电段 525正下方。在一种实施方式中，沟道区的大约一半在Fe段520正下方，并 且沟道区的剩余大约一半在介电段525正下方。介电段525可以包括任何合 适的金属氧化物或较高k介电材料。例如，介电段可以由介电常数k约为3.9 的二氧化硅和/或其他合适的介电材料制成，诸如其k值高于10的较高k介 电材料(例如，k约为11的HfSiO4、k约为25的氧化铪或二氧化锆，k约为 22的二氧化钛等)。重置DCG电极535可以包括合适的导电材料，诸如掺杂 的介电材料(例如，多晶硅)和合适的一种或多种金属。为了实现高速FET， 介电段525可以是较高k介电的并且多栅极结构530可以是具有一个或多个 金属层的金属栅极。

可以在重置DCG电极535处施加控制电压信号以控制HRD块510的重 置和DCG特征两者。例如，以第一极性向重置DCG电极535施加相对较大幅 值的电压可以使得Fe段520中的偶极子排列成它们的正极端指向沟道区。这 会使得负电荷被吸引到沟道区的在Fe段520正下方并且与浮置扩散区235 相邻的部分，从而有效地将阱容量添加到浮置扩散区235的阱容量并且将HRD 块510设置为低转换增益模式。以第二(相反)极性向重置DCG电极535施加相对较大幅值电压可以使得Fe段520中的偶极子排列成它们的负极端指向 沟道区。这会使得负电荷被推离沟道区的在Fe段520正下方的部分，从而不 会向浮置扩散区235添加阱容量并将HRD块510设置为高转换增益模式。在 任一转换增益模式中，可以将较低幅值电压施加到重置DCG电极535以控制 沟道区的在介电段525正下方的部分中电流沟道的形成，从而控制HRD块510 的重置特征。

图6A和6B分别示出了根据本文描述的各种实施例的具有HRD块510 的新颖CIS成像像素的说明性实施方式的简化布局图600和简化电路图650。 如参考图5所描述的，新颖CIS成像像素包括光电传感器块110(这里，具有 四个光电二极管115)、源极跟随器块140、选择块150和HRD块510。在简 化布局图600和在简化电路图650中，可以看出单个晶体管结构(即， Fe-MOSFET)用于重置成像像素中存储的光电荷并且用于为成像像素提供DCG。 浮置扩散区235也在两个视图中被标记。如上所述，浮置扩散区235的总电 容和转换增益通过触发HRD块510中的Fe-MOSFET的铁电极化状态来调制。 在较高光照条件下，使用低转换增益模式实现更高的满井容量和更宽的动态 范围；在低光照条件下，采用高转换增益模式降低读出噪声并提高低光传感 性能。

图7A示出了根据本文描述的各种实施例的用于指导HRD块510的操作 的简化时序图700的示例。特别地，时序图包括施加到选择块150的选择控 制信号(例如，施加到选择块150的选择晶体管的栅极电压)、施加在HRD 块150的重置DCG电极535处的控制信号、以及施加在转移栅极215的栅极 端的控制信号的说明性时序。时序图700包括周期性信令协议的两个相同周 期，每个周期具有标识的六个特定时间位置(标记为“T0”-“T5”)。

为了更清楚，图7B示出了针对HRD块510的Fe段520被设置为高转 换增益模式的情况在图7A中标识的时间位置上的一系列简化的能带图，以及 图7C示出了针对HRD块510的Fe段520被设置为低转换增益模式的情况在 图7A中标识的时间位置上的一系列简化的能带图。图7B和7C的讨论与图 7A的讨论同时进行。例如，图7B和7C中的每一个中的最顶部能带图对应于 如标记的时间T0处的能带图；该序列沿着图纸向下进行，直到图7B和7C 中的每一个中的最底部的能带图对应于如标记的时间T5处的能带图。每个能 带图中的垂直虚线指示近似的结构边界。例如，每个能带图指示对应于半导 体衬底207、光电传感器块110的光电二极管115(例如，PPD 210)、光电传 感器块110的转移栅极215、由光电传感器块110和HRD块510共享的浮置 扩散区235以及HRD块510的能带图。在HRD块510内，虚线分别指示Fe 段520和介电段525正下方的能带。能带图中的粗水平线指示特定结构区中 说明性的积累电荷量。

在每个周期的开始，选择块150的控制信号生效以开启选择块150。 例如，对应于被发信号通知的特定像素的行被当前选择。在T0处，图7A示 出了相对较大的“写入”脉冲702a被施加在重置DCG电极535处以选择HRD 块510的Fe段520(即Fe-MOSFET的)的铁电极化状态。图7B的第一能带 图示了其中高幅值、负极性写入脉冲702将Fe段520设置为表现出相对较小 的FWC(由箭头710指示)的铁电极化状态的情况。例如，写入脉冲使Fe段 520材料的偶极子定向为其负极端指向沟道区，从而排斥来自沟道区的负电 荷。在这样的取向中，有效FWC可以基本上等于或小于浮置扩散区235本身 的有效FWC。相比之下，图7C的第一能带图示出了高幅值、正极性写入脉冲 702b将Fe段520设置为表现出相对较大的FWC(由箭头720指示)的铁电极 化状态的情况。例如，写入脉冲使Fe段520材料的偶极子定向为其正极指向 沟道区，从而吸引来自沟道区的负电荷。在这样的取向中，有效FWC大于浮 置扩散区235本身的有效FWC。这可以在图7C的能带图中看到，光电二极管 115中(例如，在收集区中)可能存在积累电荷，并且浮置扩散区235中也可 能存在一些积累电荷(例如，来自先前周期中的先前电荷转移)。

在T1处，图7A示出了在重置DCG电极535处施加第一重置脉冲704a。 可以看出，重置脉冲704的幅值明显低于写入脉冲702的幅值，使得重置脉 冲704不会切换Fe段520的铁电极化状态。图7B和7C的第二能带图示出了 第一重置脉冲704a导致与HRD块510相关联的能带的显著下降。从先前周期 留在浮置扩散区235中的基本上所有积累电荷被冲出浮置扩散区235。在一 些情况下，如图所示，在低转换增益模式下，少量积累电荷可保留在浮置扩散区235中和/或Fe段520下方的附加阱容量中。

图7A的T2示出了在第一重置脉冲704a之后但在跨转移栅极215的电 荷转移之前的时间。在T2处，第一重置脉冲704a不再有效。从图7B和7C 的第三能带图中可以看出，除了基本上所有先前积累电荷已经冲出浮置扩散 区235之外，各个结构区处的能带返回到与T0处的能带图的能带类似的水平。

在T3处，图7A示出了在转移栅极215的栅极电极处施加用于开启转 移栅极215的转移脉冲706。图7B和7C中的第四能带图示出了转移脉冲706 导致与转移栅极215相关联的能带的显著下降(不管铁电极化状态如何)。 结果，积累电荷有效地流出转移栅极215并且至少流入浮置扩散区235。在 高转换增益模式中，如在图7B的第四能带图中可见的，基于浮置扩散区235 的容量，先前积累在转移栅极215中的电荷(例如，来自于光电传感器块110暴露于光)流出转移栅极215并流入浮置扩散区235。在低转换增益模式下， 如图7C中的第四能带图所示，先前积累在转移栅极215中的电荷流出转移栅 极215并进入由浮置扩散区235和Fe段520下方的区域所提供的扩展容量阱 中。

在T4处，图7A示出了传输脉冲706失效以将转移栅极215转回关闭。 此时，可以通过读出结构(例如，经由源极跟随器块140)读出积累电荷。如 从图7B和7C中的第五能带图中可以看出，各个结构区域处的能带返回到与 T2处的能带图的能带类似的水平，其中转移的电荷在高转换增益模式下被有 效地俘获的浮置扩散区235或在低转换增益模式下被有效地俘获在由浮置扩 散区235和Fe段520下方的区域提供的扩展容量阱中。

在T5处，图7A示出了在重置DCG电极535处施加第二重置脉冲704b。 图7B和7C中的第六能带图示出了第二重置脉冲704b导致与参考T1所描述 的能带的基本相同变化。这使得在高转换增益模式下转移到浮置扩散区235 或在低转换增益模式下转移到由浮置扩散区235和Fe段下方的区两者所提供 的扩展容量阱的基本上所有积累电荷的冲出。如图7A所示，时序图700的一 些实施例还可以包括快门脉冲708。

通过比较图7B的能带图与图7C的能带图，可以看出不管Fe段520的 铁电极化状态如何，HRD块510的重置特征均以基本相同的方式操作。然而， 当Fe段520被设置为高转换增益模式时，存在实际上与浮置扩散区235相关 联的更小的FWC，并且存在与向重置DCG电极535施加零电压电平相关联的 更高能量势垒。作为推论，当Fe段520设置为低转换增益模式时，存在实际 上与浮置扩散区235(与Fe段520下方形成额外的阱容量)相关联的更大FWC，并且存在与向重置DCG电极535施加零电压电平相关联的更低能量势垒。这 可以在图8A和图B中更清楚地看出。

图8A示出了在本文描述的HRD块510的实施例中使用的用于 Fe-MOSFET结构的电场幅值相对于极化的说明性曲线图800。图8B示出了图 8A的曲线图800上的四种状态中的每一种的对应能带图850。如上所述，可 以在重置DCG电极535处施加任一极化中的相对较高的电压以将Fe段520 写成两个铁电极化状态中的任一个。一旦被设置为特定的铁电极化状态，就 可以在重置DCG电极535处施加较低幅值的电压信号以开启或关闭沟道(例如， 类似于传统的MOSFET)。参考图8A，示出了Fe-MOSFET结构的四个说明性状 态810。在第一状态810a下，在重置DCG电极535处施加高幅值的正极性电 压以将Fe段520写成高转换增益模式。参考图8B，对应的能带图850a示出 了Fe-MOSFET的沟道区中的相对较高的能带。在图8A所示的第二状态810b 下，在重置DCG电极535处施加高幅值的负极性电压以将Fe段520写成低转 换增益模式。参考图8B，对应的能带图850b示出了Fe-MOSFET的沟道区中 的相对较低的能带。

图8A所示的第三状态810c和第四状态810d分别对应于将Fe段520 写成高转换增益模式或低转换增益模式后写入脉冲被关闭。参考第三状态 810c，在达到状态810a(即，将器件设置为高转换增益模式)后写入脉冲被 关闭，这会使得Fe段520中的偶极子轻微错位从而使能带下降相对较少的量。 在该状态810c中，可以看出，即使在向重置DCG电极535施加零电压电平的 情况下，Fe段520中的能量势垒仍保持较高。这在图8B中所示的相应能带图850c中也很明显。类似地，在第四状态810d中，在达到状态810b(即将 器件设置为低转换增益模式)后，写入脉冲被关闭，这会使得Fe段520中的 偶极子轻微错位以使能量带泵浦相对较小的量。在该状态810d中，可以看出， 即使在向重置DCG电极535施加零电压电平的情况下，Fe段520中的能量势 垒仍保持较低。这在图8B所示的相应能带图850d中也很明显。

实际上，可以看出，使相对高幅值的脉冲有效将Fe段520写成两个铁 电极化状态中的一个或另一个，对应于高或低转换增益模式。在使脉冲失效 后，器件保持在相应的高或低转换增益模式下。在该状态下(例如，状态810c 或801d)，存在可以施加到重置DCG电极535以打开或关闭通道而不切换器 件的铁电极化的电压电平范围(由箭头820所示)。这样，例如，如参考图 7的时序图700所描述的，HRD块510的DCG和重置特征可以通过在相同的重置DCG电极535处施加具有不同幅值和极性的电压信号来控制。

如上所述，HRD块510的实施例结合了新颖的混合Fe-MOSFET结构。 实施例还可包括用于制造Fe-MOSFET结构的新颖制造工艺。图9示出了根据 本文描述的各种实施例的制造Fe-MOSFET结构的工艺900的示例流程图。制 造工艺的一些部分可能类似于用于制造传统MOSFET的那些部分。然而，与传 统的MOSFET制造工艺不同，Fe-MOSFET结构的制造除了形成(例如，生长) 金属氧化物层之外，还可以涉及沉积和图案化(例如，蚀刻)铁电材料层。

在所示的制造工艺900中，在形成金属氧化物层之前沉积铁电材料层。 特别地，如图所示，在阶段904沉积铁电材料层。在阶段908，蚀刻掩模可 以施加在沉积铁电材料的对应于Fe段520的区域的顶部上。在阶段912，没 有被蚀刻掩模屏蔽的铁电材料层的部分被去除以仅留下Fe段520。在阶段916， 可以形成栅极氧化物层以至少包括与Fe段520相邻并且对应于介电段525 的部分。在阶段920，可以沉积和蚀刻栅极材料(例如，多晶硅)以在Fe段520和介电段525的顶部上形成多栅极结构530。

图10示出了根据本文描述的各种实施例的用于在互补金属氧化物半 导体(CMOS)成像传感器(CIS)中利用双转换增益生成像素输出信号的说明性 方法1000的流程图。方法1000的实施例可以使用上述混合重置DCG块的实 施例(包括使用混合Fe-MOSFET的特征)来执行。方法1000的一些实施例对 应于图7的时序图700。

实施例可以在阶段1004通过将处于写入幅值和两个写入极化之一的 写入脉冲传送到混合Fe-MOSFET的栅极电极而开始。写入脉冲通过根据写入 极化中由写入脉冲传送的那个写入极化将铁电材料的偶极子排列成两个铁电 极化状态中的相应一个，来将Fe-MOSFET的Fe段写成两个转换增益模式中的 选定一个。例如，第一写入极化的写入脉冲使偶极子以对应于低转换增益模 式的第一取向排列，而第二写入极化的写入脉冲使偶极子以对应于高转换增 益模式的第二取向排列。

在阶段1008，实施例可以在传送写入脉冲之后以重置幅值向混合 Fe-MOSFET的栅极电极传送重置脉冲。重置幅值明显小于写入幅值(例如， 低于一半)，使得介电段响应于重置脉冲以在源极区和漏极区之间跨沟道区 形成电流沟道，而不影响Fe段中的偶极子的排列。例如，如上所述，在写入 脉冲结束后，Fe段有效地弛豫到两个稳定状态中的一个，其中可以将一定范 围的电压施加到栅极电极而不切换Fe段的状态。

在一些实施例中，Fe-MOSFET的源极区是光电传感器块的浮置扩散区 (例如，由相同的半导体衬底支撑)。在这样的实施例中，在阶段1012，方法 1000可以将光电传感器块的光电传感器暴露于入射照射以在光电传感器块 中积累光电载流子。在阶段1016，这样的实施例可以在传送写入脉冲和重置 脉冲之后将转移信号传送到光电传感器块的转移栅极以将积累的光电载流子 转移到浮置扩散区。在阶段1020，一些这样的实施例可以进一步从浮置扩散 区读出积累的光电载流子以生成像素输出信号。像素输出信号被生成以对应 于具有基于两种转换增益模式中的选定一种的转换增益的积累光电载流子量。

将理解的是，当元件或部件在本文中被称为“连接到”或“耦合到” 另一元件或部件时，它可以连接或耦合到另一元件或部件、或者中间元件或 部件也可能存在。相反，当元件或部件被称为“直接连接到”或“直接耦合 到”另一个元件或部件时，它们之间不存在中间元件或部件。将理解的是， 尽管本文可以使用术语“第一”、“第二”、“第三”等来描述各种元件、 部件，但是这些元件、部件、区不应受这些术语的限制。这些术语仅用于将 一个元件、部件与另一个元件、部件区分开来。因此，在不脱离本发明的教 导的情况下，下面讨论的第一元件、部件可以被称为第二元件、部件。如本 文所使用的，术语“逻辑低”、“低状态”、“低电平”、“逻辑低电平”、 “低”或“0”可互换使用。术语“逻辑高”、“高状态”、“高电平”、“逻辑高电平”、“高”或“1”可互换使用。

如本文所用的，术语“一”、“一个”和“该”可包括单数和复数参 考。将进一步理解，术语“包括”、“包含”、“具有”及其变体，当在本 说明书中使用时，指定所述特征、步骤、操作、元件和/或部件的存在，但不 排除一个或多个其他特征、步骤、操作、元件、部件和/或它们的组的存在或 添加。相比之下，术语“由……组成”当在本说明书中使用时，指定所述特征、步骤、操作、元件和/或部件，并且排除附加特征、步骤、操作、元件和 /或部件。此外，如本文所使用的，词语“和/或”可指并涵盖相关所列的一 项或多项的任何可能组合。

虽然本文参考说明性实施例描述了本发明，但是该描述并不旨在被解 释为限制性的。相反，说明性实施例的目的是使本领域技术人员更好地理解 本发明的精神。为了不模糊本发明的范围，省略了众所周知的工艺和制造技 术的许多细节。在参考描述时说明性实施例以及其他实施例的各种修改对于 本领域技术人员来说将是显而易见的。因此，所附权利要求旨在涵盖任何此 类修改。

此外，本发明的优选实施例的一些特征可以在没有其他特征的相应使 用的情况下被有利地使用。因此，上述描述应被认为仅是对本发明原理的说 明，而不是对其进行限制。本领域技术人员将理解落入本发明范围内的上述 实施例的变化。因此，本发明不限于以上讨论的特定实施例和说明，而是由 以下权利要求及其等同物来限制。