半导体元件结构以及其形成方法

技术领域

本揭露是有关于一种半导体元件结构及其形成方法。

背景技术

半导体集成电路(integrated circuit,IC)行业已经历了指数式增长。IC材料及设计的技术进步已产生数代IC，其中每一代具有比前一代更小且更复杂的电路。在IC演进过程中，功能密度(亦即，单位晶片面积的互连元件的数目)通常增大，而几何形状大小(亦即，可使用制造制程形成的最小部件(或接线))已减小。此缩小制程通常通过增大生产效率及降低相关联成本而提供了益处。此缩小亦增大了处理及制造IC的复杂性。

因此，需要改良处理及制造IC。

发明内容

一种半导体元件结构，包括：源极区域、漏极区域以及栅电极层。栅电极层安置在源极区域与漏极区域之间。栅电极层包括面向源极区域的第一表面以及与第一表面相对且面向漏极区域的第二表面。第一表面包括具有第一高度的边缘部分。第二表面包括具有第二高度的边缘部分。第二高度不同于第一高度。

一种半导体元件结构包括导电特征、第一源极/漏极区域、介电层、第二源极/漏极区域以及栅电极层。第一源极/漏极区域安置在导电特征之上。介电层包括与导电特征接触的第一表面及连接至第一表面的第二表面。第二源极/漏极区域安置在第一介电材料之上。栅电极层安置在第一源极/漏极区域与第二源极/漏极区域之间。栅电极层包括面向第一源极/漏极区域的第一表面、面向第二源极/漏极区域的第二表面、连接至第一表面的第一边缘部分的第三表面以及连接至第二表面的第二边缘部分的第四表面。第一表面包括第一边缘部分。第二表面包括第二边缘部分。第三表面位于介电层的第一表面所限定的平面上方。第四表面位于介电层的第一表面所限定的平面下方。

一种用于形成半导体元件结构的方法包括：在基板之上形成栅电极层；在基板之上形成源极区域；在基板之上形成漏极区域，其中栅电极层安置在源极区域与漏极区域之间；将基板翻转；接着移除基板的第一部分；接着暴露栅电极层的部分；以及然后移除栅电极层的部分。

附图说明

当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。

图1为根据一些实施例的制造半导体元件结构的各个阶段中的一者的透视图；

图2为根据一些实施例的制造半导体元件结构的各个阶段中的一者的透视图；

图3A至图3E为根据一些实施例的沿图2的线A-A所截取的制造半导体元件结构的各个阶段的横截面侧视图；

图4为根据一些实施例的处于如图3E中所示的制造阶段的半导体元件结构的透视图；

图5A、图6A、图7A、图8A、图9A及图10A为根据一些实施例的沿图4的线A-A所截取的制造半导体元件结构的各个阶段的横截面侧视图；

图5B、图6B、图7B、图8B、图9B及图10B为根据一些实施例的沿图4的线B-B所截取的制造半导体元件结构的各个阶段的横截面侧视图；

图11为根据一些实施例的处于如图10B中所示的制造阶段的半导体元件结构的透视图；

图12A至图12C为根据一些实施例的沿图11的线A-A所截取的制造半导体元件结构的各个阶段的横截面侧视图；

图13为根据一些实施例的处于制造阶段的半导体元件结构的透视图；

图14为根据一些实施例的处于制造阶段的半导体元件结构的透视图；

图15A至图15H为根据一些实施例的制造半导体元件结构的各个阶段的透视图；

图16A至图16C为根据一些实施例的图15H的栅电极层的一部分及导电特征的横截面侧视图；

图17A至图17B为根据一些实施例的半导体元件结构的横截面侧视图。

【符号说明】

100:半导体元件结构

101:基板

102:半导体层

104:半导体层堆叠

106:第一半导体层

108:第二半导体层

202:鳍片

204:沟槽

302:绝缘材料

303:底部

304:沟槽

305:底部

306:介电特征

307:底部

308:隔离区域

310:顶表面

312:底表面

502:牺牲栅极介电层

504:间隔物

506:牺牲栅电极层

508:硬遮罩

602:表面

702:缝隙

704:缝隙

802:介电层

804:介电间隔物

902:源极/漏极磊晶层

904:源极区域

906:漏极区域

1002:层间介电层

1202:沟槽

1203:缝隙

1204:栅极介电层

1206:栅电极层

1302:硅化物层

1304:导电材料

1402:互连结构

1404:载体基板

1502:内衬

1504:部分

1506:底表面

1508:硬遮罩

1510:开口

1511:第一表面

1512:内衬

1513:边缘部分

1514:介电材料

1515:第二表面

1516:开口

1517:边缘部分

1518:表面

1519:表面

1520:开口

1521:开口

1522:介电材料

1523:混合鳍片

1524:硅化物层

1525:表面

1526:导电特征

1526A:第一部分

1526B:第二部分

1528:表面

1602:气隙

1604:第一部分

1606:第二部分

1702:电力导轨

1704:介电材料

1706:导电特征

1708:导电特征

1710:介电材料

A-A:线

B-B:线

D1:距离

D2:距离

H1:高度

H2:高度

W1:第一宽度

W2:第二宽度

X:方向

Y:方向

Z:方向

具体实施方式

以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述元件及布置的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各个实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。

另外，为了便于描述，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“在……之上”、“在……上”、“顶部”、“上部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(多个)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。

图1至图17B示出根据一些实施例的用于制造半导体元件结构100的示例性顺序制程。应理解，可在由图1至图17B所示的制程之前、在其期间及在其之后提供额外操作，且可替换或消除以下所述操作中的一些而获得方法的额外实施例。操作/制程的次序可互换。

如图1中所示，半导体层102形成在基板101上，且半导体层堆叠104形成在半导体层102上。基板101可为半导体基板。在一些实施例中，基板101包括在基板101的至少表面上的单晶半导体层。基板101可包括单晶半导体材料，诸如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、铟铝砷化物(InAlAs)、铟镓砷化物(InGaAs)、镓锑磷化物(GaSbP)、镓砷锑化物(GaAsSb)及磷化铟(InP)。在此实施例中，基板101是由硅制成。在一些实施例中，基板101为绝缘体上硅(silicon-on-insulator,SOI)基板，其包括安置于两个硅层之间的绝缘层。在一个态样中，绝缘层为氧化物。

基板101可包括在基板101的表面上的一或更多个缓冲层(未示出)。缓冲层可用以将晶格常数自基板101的晶格常数逐渐改变为源极/漏极区域的晶格常数。缓冲层可由磊晶生长的单晶半导体材料形成，诸如但不限于Si、Ge、锗锡(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在一实施例中，基板101包括磊晶生长在硅基板101上的SiGe缓冲层。SiGe缓冲层的锗浓度可自最底部缓冲层的30原子百分比的锗增大至最顶部缓冲层的70原子百分比的锗。

基板101可包括已适当掺杂有杂质(例如，p型或n型导电性)的各种区域。掺杂剂为(例如)用于n型鳍片式场效应晶体管(FinFET)的硼及用于p型FinFET的磷。

半导体层堆叠104包括第一半导体层106及第二半导体层108。第一半导体层106及第二半导体层108是由具有不同蚀刻选择性及/或氧化速率的半导体材料制成。举例而言，第一半导体层106由硅制成，且第二半导体层108由SiGe制成。在一些实施例中，半导体层堆叠104包括交替的第一半导体层106及第二半导体层108。第一半导体层106或其部分可形成半导体元件结构100的(若干)纳米片通道。半导体元件结构100可包括纳米片晶体管。本文中使用术语纳米片来表示具有纳米级或甚至微米级尺寸且具有细长形状的任何材料部分，而与此部分的横截面形状无关。因此，此术语表示圆形及大体上圆形横截面的的细长材料部分，及包括(例如)形状为圆柱形或大体上矩形横截面的梁或条形材料部分。半导体元件结构100的(若干)纳米片通道可被栅电极环绕。纳米片晶体管可称作纳米线晶体管、环绕式栅极(gate-all-around；GAA)晶体管、多桥通道(MBC)晶体管，或具有环绕通道的栅电极的任何晶体管。以下进一步论述使用第一半导体层106限定半导体元件结构100的(若干)通道。在一些实施例中，用安置在半导体层102上的单一半导体材料替换第一半导体层106及第二半导体层108，且元件为FinFET。

应注意，第一半导体层106的5个层及第二半导体层108的4个层如图1中所绘示地交替布置，此是出于说明目的且并不意欲限制权利要求书中所具体叙述的范围。可了解，可在半导体层堆叠104中形成任何数目个第一半导体层106及第二半导体层108；层的数目是取决于半导体元件结构100的通道的预定数目。在一些实施例中，第一半导体层106的数目(其为通道的数目)在3与8之间。

如以下更详细地描述，第一半导体层106可用作半导体元件结构100的通道，且厚度是基于元件效能考虑来选择。在一些实施例中，每一第一半导体层106具有范围为自约6纳米(nm)至约12nm的厚度。第二半导体层108可最终被移除且用以限定半导体元件结构100的相邻通道之间的垂直距离，且厚度是基于元件效能考虑来选择。在一些实施例中，每一第二半导体层108具有范围为自约2nm至约6nm的厚度。

第一半导体层106及第二半导体层108是通过任何适当沉积制程(诸如，磊晶)形成的。举例而言，可通过分子束磊晶(molecular beam epitaxy；MBE)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)制程及/或其他适当的磊晶生长制程来执行半导体层堆叠104中的各层的磊晶生长。

半导体层102由具有与第一半导体层106及第二半导体层108不同的蚀刻选择性的半导体材料制成。在一些实施例中，第二半导体层108由具有第一原子百分比锗的SiGe制成，且半导体层102由具有大于第一原子百分比锗的第二原子百分比锗的SiGe制成。因此，在蚀刻制程期间，以比第二半导体层108更快的速率蚀刻半导体层102。可最终移除并通过蚀刻终止层替换半导体层102，此将在以下进一步论述。半导体层102的厚度的范围可为自约5nm至约30nm。

图2为根据一些实施例的制造半导体元件结构100的各个阶段中的一者的透视图。如图2中所示，形成多个鳍片202。在一些实施例中，每一鳍片202包括由基板101形成的基板部分、半导体层102的一部分，及半导体层堆叠104的一部分。可使用适当制程(包括双重图案化或多重图案化制程)制造鳍片202。大体而言，双重图案化或多重图案化制程组合了光微影及自对准制程，从而允许形成(例如)间距比另外使用单个、直接光微影制程可获得的间距更小的图案。举例而言，在一实施例中，牺牲层形成在基板之上并使用光微影制程图案化。使用自对准制程在已图案化的牺牲层旁边形成间隔物。接着移除牺牲层，且可接着使用剩余间隔物或心轴通过蚀刻半导体层堆叠104来图案化鳍片202。蚀刻制程可包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(reactive ion etching；RIE)及/或其他适当制程。

在一些实施例中，在图案化鳍片202之前，在半导体层堆叠104之上形成硬遮罩(hard mask,HM)层(未示出)。可随后使用包括光微影及蚀刻制程的适当制程来制造鳍片202。光微影制程可包括在HM层之上形成光阻层(未示出)，将抗蚀剂曝光于图案，执行后曝光烘烤制程，以及使抗蚀剂显影以便形成包括抗蚀剂的遮罩元件。在一些实施例中，图案化抗蚀剂以形成遮罩元件可使用电子束(electron beam,e-beam)微影制程来执行。遮罩元件可接着用以保护基板101的区域及形成于其上的层，而同时蚀刻制程在未受保护区域中形成穿过HM层，穿过半导体层堆叠104、半导体层102且至基板101中的沟槽204，借此留下多个延伸鳍片202。可使用干式蚀刻(例如，RIE)、湿式蚀刻及/或其组合蚀刻沟槽204。

图3A至图3E为根据一些实施例的沿图2的线A-A所截取的制造半导体元件结构100的各个阶段的横截面侧视图。图3A为沿图2的线A-A所截取的半导体元件结构100的横截面侧视图。如图3B中所示，在鳍片202形成之后，在基板101之上形成绝缘材料302以使得鳍片202内嵌在绝缘材料302中。接着，执行诸如化学机械研磨(CMP)方法及/或回蚀方法的平坦化操作，以使得鳍片202的顶部自绝缘材料302暴露，如图3B中所示。绝缘材料302可由氧化硅、氮化硅、氧氮化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)、低介电常数介电材料或任何适当介电材料制成。绝缘材料302可通过任何适当方法形成，诸如，低压化学气相沉积(low-pressure chemical vapor deposition；LPCVD)、电浆增强CVD(plasma enhancedCVD；PECVD)或可流动CVD(flowable CVD；FCVD)。

在一些实施例中，在形成绝缘材料302之前，在鳍片202上保形地形成内衬(未示出)。内衬可由SiN或基于氮化硅的材料(例如，SiON、SiCN或SiOCN)制成。接下来，如图3C中所示，移除绝缘材料302的位于相邻鳍片202之间的部分，形成沟槽304。可通过图案化绝缘材料302及通过任何适当的移除制程(诸如，干式蚀刻)移除绝缘材料302的部分而形成沟槽304。在一实施例中，沟槽304可具有底部303，底部303延伸至半导体层102的底表面312下方第一距离处的位置。在另一实施例中，沟槽304可具有底部305，底部305延伸至半导体层102的底表面312下方第二距离(第二距离大于第一距离)处。在又一实施例中，沟槽304可具有底部307，底部307延伸至半导体层102的底表面312下方第三距离(第三距离大于第二距离)处。在一些实施例中，移除所有位于相邻鳍片202之间的绝缘材料302，且基板101经由沟槽304暴露。

如图3D中所示，介电特征306形成在沟槽304中。可首先在沟槽304中保形地沉积内衬(未示出)，并在沟槽304中的内衬上形成介电特征306。在一些实施例中，介电特征306由诸如HfO2、ZrO2、HfAlOx、HfSiOx或Al2O3的高介电常数介电材料(例如，具有高于7的介电常数值的材料)或诸如SiCN、SiOC或SiOCN的低介电常数介电材料(例如，具有低于7的介电常数值的材料)制成。在一些实施例中，介电特征306由多于一种介电材料制成。举例而言，介电特征306的下部部分可由低介电常数介电材料制成，且介电特征306的上部部分可由高介电常数介电材料制成。可通过任何适当方法形成介电特征306，诸如，CVD、PECVD、FCVD、物理气相沉积(physical vapor deposition；PVD)或原子层沉积(atomic layer deposition；ALD)。介电特征306可延伸至沟槽304的底部303。在一些情形下，若采用更深的沟槽304，则介电特征306可延伸至底部305或307。在图16A、图16B及图16C中示出具有各种长度的介电特征306的所得结构。可执行CMP或回蚀制程以移除形成在绝缘材料302及鳍片202上的任何材料。在一些实施例中，介电特征306通过绝缘材料302与鳍片202分离。在一些实施例中，介电特征306通过诸如内衬1502(图15A)的内衬(未示出)与鳍片分离，且介电特征306及内衬1502可称作混合鳍片1523(图15A)。混合鳍片1523可隔离功能鳍片，诸如，鳍片202。

接下来，如图3E中所示，绝缘材料302凹陷以形成隔离区域308。隔离区域308可为浅沟槽隔离(shallow trench isolation；STI)。凹陷制程可包括干式蚀刻制程、湿式蚀刻制程，或其组合。绝缘材料302的凹陷暴露了半导体层102。与鳍片202相邻的隔离区域308具有顶表面310。半导体层102具有底表面312。为了确保暴露半导体层102，隔离区域308的顶表面310与半导体层102的底表面312所限定的平面分隔开距离D1。距离D1的范围可自约几埃至10nm。在其中未形成介电特征306的一些实施例中，可在形成绝缘材料302之后使绝缘材料302凹陷。换言之，将图3C及图3D中所示执行的制程省略。

图4为根据一些实施例的处于如图3E中所示的制造阶段的半导体元件结构100的透视图。如图4中所示，半导体元件结构100包括鳍片202、安置在相邻鳍片202之间的介电特征306、隔离区域308，该隔离区域308安置在基板101上且具有在半导体层102的底表面312下方的顶表面310。图5A、图6A、图7A、图8A、图9A及图10A为根据一些实施例的沿图4的线A-A所截取的制造半导体元件结构100的各个阶段的横截面侧视图。图5B、图6B、图7B、图8B、图9B及图10B为根据一些实施例的沿图4的线B-B所截取的制造半导体元件结构100的各个阶段的横截面侧视图。如图5A及图5B中所示，牺牲栅极介电层502形成在鳍片202、介电特征306及隔离区域308上。牺牲栅极介电层502可包括介电材料(诸如，SiO2、SiN、高介电常数介电材料，及/或其他适当介电材料)的一或更多个层。

在一些实施例中，可通过CVD制程、次大气压CVD(sub-atmospheric CVD；SACVD)制程、FCVD制程、ALD制程、PVD制程或其他适当制程来沉积牺牲栅极介电层502。举例而言，牺牲栅极介电层502可用以防止后续制程(例如，牺牲栅极堆叠的后续形成)对鳍片202的损坏。接下来，形成牺牲栅电极层506及硬遮罩508。牺牲栅电极层506及硬遮罩508可称作牺牲栅极堆叠。牺牲栅电极层506可形成在隔离区域308上及每一鳍片202的一部分上，且硬遮罩508经沉积在牺牲栅电极层506上。在一些实施例中，通过各种制程形成牺牲栅电极层506及硬遮罩508，这些制程诸如层沉积、图案化、蚀刻以及其他适当处理步骤。示例性层沉积制程包括CVD(包括LPCVD及PECVD)、PVD、ALD、热氧化、电子束蒸镀，或其他适当沉积技术，或其组合。在形成牺牲栅电极层506及硬遮罩508时，例如，图案化制程包括微影制程(例如，光微影或电子束微影)，此微影制程可进一步包括光阻剂涂布(例如，旋涂)、软烘烤、遮罩对准、曝光、后曝光烘烤、光阻剂显影、冲洗、干燥(例如，旋转干燥及/或硬烘烤)、其他适当微影技术，及/或其组合。在一些实施例中，蚀刻制程可包括干式蚀刻(例如，RIE蚀刻)、湿式蚀刻、其他蚀刻方法及/或其组合。在一些实施例中，牺牲栅电极层506可由多晶硅(聚硅)制成。在一些实施例中，硬遮罩508可包括多于一个层，诸如，氧化物层及氮化物层。举例而言，硬遮罩508可包括SiO2层及SiN或SiON层。通过图案化牺牲栅极堆叠，鳍片202部分地暴露于牺牲栅极堆叠的相对侧上，借此限定源极/漏极(S/D)区域。在本揭示案中，可互换地使用源极及漏极，且其结构大体上相同。如图5B中所示，形成一个牺牲栅极堆叠，但牺牲栅极堆叠的数目并不限于一个。在一些实施例中，在Y方向上布置两个或更多个牺牲栅极堆叠。

在一些实施例中，在形成牺牲栅电极层506及硬遮罩508之后，自鳍片202的部分移除未被牺牲栅电极层506覆盖的牺牲栅极介电层502。亦可移除安置在隔离区域308上的牺牲栅极介电层502。移除制程可为蚀刻制程，诸如，湿式蚀刻、干式蚀刻及/或其组合。蚀刻制程经选择以在不会实质上蚀刻鳍片202、硬遮罩508、牺牲栅电极层506及隔离区域308的情况下选择性地蚀刻牺牲栅极介电层502。

仍参考图5A及图5B，间隔物504形成在鳍片202、介电特征306、牺牲栅电极层506及硬遮罩508的侧壁上。可通过首先沉积保形层来形成间隔物504，此保形层随后经回蚀以形成侧壁间隔物504。举例而言，间隔物材料层可保形地安置在隔离区域308上、在硬遮罩508的顶部上、在牺牲栅电极层506的侧壁上以及在鳍片202及介电特征306的顶部及侧壁上。为了便于描述，本文中可针对在各个区域上具有大体上相同厚度的层使用术语“保形地”。可通过ALD制程形成保形间隔物材料层。随后，使用例如RIE在间隔物材料层上执行各向异性蚀刻。在各向异性蚀刻制程期间，自水平表面移除大部分间隔物材料层(诸如，鳍片202、介电特征306、隔离区域308及硬遮罩508的顶部)，留下在垂直表面上的间隔物504(诸如，鳍片202、介电特征306、牺牲栅电极层506及硬遮罩508的侧壁)。硬遮罩508可自侧壁间隔物暴露。间隔物504可由介电材料制成，诸如，氧化硅、氮化硅、碳化硅、氧氮化硅、SiCN、氧碳化硅、SiOCN及/或其组合。在一些实施例中，间隔物504包括多个层，诸如，主间隔物壁、内衬层，及其类似者。

接下来，如图6A及图6B中所示，通过使用干式蚀刻及/或湿式蚀刻，鳍片202的在S/D区域中的部分向下凹陷至隔离区域308的顶表面310下方。基板101的表面602可由于鳍片202的部分的凹陷而被暴露。亦可移除形成在鳍片202的在S/D区域中的部分的侧壁上的间隔物504及形成在介电特征306上的间隔物504。在此阶段，如图6B中所示，在牺牲栅极堆叠之下的半导体层堆叠104及半导体层102的端部具有大体上平直的表面，此些表面可与侧壁间隔物504齐平。在一些实施例中，在牺牲栅极堆叠之下的半导体层堆叠104及半导体层102的端部被略微水平地蚀刻。

接下来，如图7A及图7B中所示，移除半导体层102及每一第二半导体层108的边缘部分，形成缝隙702及缝隙704。在一些实施例中，通过选择性湿式蚀刻制程移除第二半导体层108的部分及半导体层102。举例而言，在其中第二半导体层108由具有第一原子百分比锗的SiGe制成，半导体层102由具有大于第一原子百分比锗的第二原子百分比锗的SiGe制成且第一半导体层106由硅制成的情形下，可使用包括氨与过氧化氢混合物(APM)的选择性湿式蚀刻。通过APM蚀刻，以第一蚀刻速率蚀刻半导体层102，以比第一蚀刻速率慢的第二蚀刻速率蚀刻第二半导体层108，且以比第二蚀刻速率慢的第三蚀刻速率蚀刻第一半导体层106。因此，半导体层102可完全被移除，而第二半导体层108的边缘部分可被移除，且第一半导体层106大体上未改变。在一些实施例中，选择性移除制程可包括SiGe氧化，之后为SiGeOx移除。

接下来，如图8A及图8B中所示，介电层802形成在缝隙702中，且介电间隔物804形成在缝隙704中。换言之，用介电层802替换半导体层102。在一些实施例中，介电层802可由诸如SiO2、SiN、SiCN、SiOC或SiOCN的低介电常数介电材料或诸如HfO2、ZrOx、ZrAlOx、HfAlOx、HfSiOx、AlOx的高介电常数介电材料或其他适当介电材料制成。在一些实施例中，介电层802可由TiO、TaO、LaO、YO、TaCN或ZrN制成。介电间隔物804可由低介电常数介电材料制成，诸如，SiON、SiCN、SiOC、SiOCN或SiN。在一些实施例中，介电层802及介电间隔物804由相同介电材料制成。举例而言，可通过首先使用保形沉积制程(诸如，ALD)形成保形介电层，之后进行各向异性蚀刻以移除保形介电层的除了介电层802及介电间隔物804以外的部分来形成介电层802及介电间隔物804。在各向异性蚀刻制程期间可通过第一半导体层106保护介电层802及介电间隔物804。介电层802可具有范围自约5nm至约30nm的厚度及范围自约5nm至约30nm的宽度。介电层802用以在基板101之后续移除期间保护通道区域。因此，若介电层802的厚度小于约5nm，则介电层802可能不足以保护通道区域。另一方面，若介电层802的厚度大于约30nm，则制造成本会在无明显优势的情况下增大。介电层802的宽度是由通道区域的长度限定，此长度自用作源极区域的源极/漏极磊晶层902(图9A及图9B)延伸至用作漏极区域的源极/漏极磊晶层902(图9A及图9B)。

接下来，如图9A及图9B中所示，源极/漏极磊晶层902形成在基板101的已暴露表面602上。源极/漏极磊晶层902可由用于n通道FET的Si、SiP、SiC及SiCP或用于p通道FET的Si、SiGe、Ge的一或更多个层制成。通过使用CVD、ALD或MBE的磊晶生成方法形成源极/漏极磊晶层902。如图9B中所示，源极/漏极磊晶层902与半导体层堆叠104及介电层802接触。源极/漏极磊晶层902可为S/D区域。举例而言，一对源极/漏极磊晶层902中的位于半导体层堆叠104的一侧上的一者为源极区域904，且此对源极/漏极磊晶层902中的位于半导体层堆叠104的另一侧上的另一者为漏极区域906。一对源极/漏极磊晶层902代表通过通道(亦即，第一半导体层106)连接的源极磊晶层902及漏极磊晶层902。

随后，如图10A及图10B中所示，层间介电(interlayer dielectric,ILD)层1002形成在源极/漏极磊晶层902及介电特征306上。可在形成ILD层1002之前形成接触蚀刻终止层(CESL)(未示出)。用于ILD层1002的材料可包括正硅酸乙酯(TEOS)氧化物、无掺杂硅酸盐玻璃，或掺杂氧化硅(诸如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG))，及/或其他适当介电材料。可通过PECVD制程或其他适当沉积技术来沉积ILD层1002。在一些实施例中，在形成ILD层1002之后，半导体元件结构100可经历热制程以退火ILD层1002。

图11为根据一些实施例的处于如图10B中所示的制造阶段的半导体元件结构100的透视图。图12A、图12B及图12C为根据一些实施例的沿图11的线A-A所截取的制造半导体元件结构100的各个阶段的横截面侧视图。接下来，如图12A中所示，可移除硬遮罩508、牺牲栅电极层506及牺牲栅极介电层502，以暴露半导体层堆叠104的顶部。在移除牺牲栅极堆叠期间，ILD层1002保护源极/漏极磊晶层902。可通过任何适当方法(诸如，CMP)移除硬遮罩508。可使用电浆干式蚀刻及/或湿式蚀刻来移除牺牲栅极堆叠。举例而言，在牺牲栅电极层506为聚硅且ILD层1002为氧化硅的情形下，可使用诸如氢氧化四甲铵(TMAH)溶液的湿式蚀刻剂选择性地移除牺牲栅电极层506。其后使用电浆干式蚀刻及/或湿式蚀刻来移除牺牲栅极介电层502。移除牺牲栅极堆叠(亦即，牺牲栅电极层506及牺牲栅极介电层502)在源极/漏极磊晶层902之间形成沟槽1202。半导体层堆叠104及介电层802暴露于沟槽1202中。

接下来，移除每一第二半导体层108的剩余部分，且在介电间隔物804之间形成缝隙1203，如图12B中所示。移除制程可为任何适当的选择性移除制程，诸如，选择性湿式蚀刻制程。在一些实施例中，第二半导体层108由SiGe制成，第一半导体层106由硅制成，且移除制程中所使用的化学物质将SiGe移除，而不会明显影响硅以及间隔物504、介电间隔物804及介电层802的介电材料。所得结构包括通过成对的介电间隔物804分离开的多个第一半导体层106，此些成对的介电间隔物804具有形成在每一对介电间隔物804之间的缝隙1203。每一第一半导体层106可具有沿第一半导体层106的纵向方向的表面，且彼表面的大部分由于第二半导体层108的移除而被暴露。已暴露表面将被随后形成的栅电极层环绕。每一第一半导体层106可为纳米片晶体管的纳米片通道。

在纳米片通道(亦即，被暴露的第一半导体层106)形成之后，如图12C中所示，在每一第一半导体层106周围形成栅极介电层1204，且在栅极介电层1204上形成栅电极层1206，从而环绕每一第一半导体层106的一部分。栅电极层1206及栅极介电层1204可统称为栅极堆叠。在一些实施例中，栅极介电层1204包括介电材料的一或更多个层，诸如，氧化硅、氮化硅或高介电常数介电材料、其他适当介电材料，及/或其组合。高介电常数介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高介电常数介电材料，及/或其组合。在一些实施例中，栅极介电层1204包括形成在第一半导体层106与介电材料之间的界面层。

可通过CVD、ALD或任何适当方法形成栅极介电层1204。在一个实施例中，使用诸如ALD的保形沉积制程形成栅极介电层1204，以便确保形成在每一第一半导体层106周围具有均匀厚度的栅极介电层1204。在一个实施例中，栅极介电层1204的厚度范围可为自约1nm至约6nm。

栅电极层1206形成在栅极介电层1204上，以环绕每一第一半导体层106的一部分。栅电极层1206包括导电材料的一或更多个层，诸如，聚硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN、金属合金、其他适当材料，及/或其组合。

可通过CVD、ALD、电镀或其他适当方法形成栅电极层1206。亦可在ILD层1002的上表面之上沉积栅电极层1206。接着通过使用例如CMP来移除形成于ILD层1002之上的栅极介电层1204及栅电极层1206，直至ILD层1002的顶表面被暴露为止，如图12C中所示。

图13为根据一些实施例的处于制造阶段的半导体元件结构100的透视图。在形成栅电极层1206之后，在ILD层1002中形成接触孔以暴露源极/漏极磊晶层902。可通过任何移除制程(诸如，干式蚀刻)形成接触孔。在一些实施例中，蚀刻源极/漏极磊晶层902的上部部分。

如图13中所示，硅化物层1302形成在源极/漏极磊晶层902上。硅化物层1302可由包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或更多者的材料制成。在一些实施例中，硅化物层1302由金属或金属合金硅化物制成，且此金属包括贵金属、耐火金属、稀土金属、其合金，或其组合。硅化物层1302可具有范围自约1nm至约10nm的厚度。接下来，如图13中所示，在接触孔中形成导电材料1304。导电材料1304可由包括Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或更多者的材料制成。导电材料1304可具有范围自约1nm至约50nm的厚度。

图14为根据一些实施例的处于制造阶段的半导体元件结构100的透视图。如图14中所示，互连结构1402形成在基板101上。为了简要起见，省略如图13中所示的形成于基板101上的特征。互连结构1402包括具有内嵌于其中的多个金属接线(未示出)或通孔(未示出)的介电材料。金属接线及通孔提供至特征(诸如，栅电极层1206及源极/漏极磊晶层902)的电学路径。可将具有互连结构1402的基板101接合至载体基板1404。可使用粘合剂将载体基板1404接合至互连结构1402。载体基板1404用以为半导体元件结构100提供机械支撑，以便促进进一步的处理。

半导体元件可包括多个金属轨道，包括电力导轨，诸如，正电压导轨(VDD)及接地导轨(GND)；及多个信号线。在一些已知半导体元件中，电力导轨及信号线位于基板101之上，诸如，在互连结构1402中。然而，随着半导体元件的大小缩小，用于金属轨道(诸如，电力导轨)及信号线的空间减小。因此，可在基板101的背侧上形成一或更多个电力导轨。在一些实施例中，源极/漏极磊晶层902的源极或漏极连接至安置于其下方的电力导轨。举例而言，源极磊晶层902连接至安置于其下方的电力导轨，且漏极磊晶层902连接至安置于其上方的电力导轨。图15A至图15H为根据一些实施例的制造具有背侧电力导轨的半导体元件结构100的各个阶段的透视图。

如图15A中所示，将半导体元件结构100翻转，使得如图所示出的基板101在源极/漏极磊晶层902之上。在一些实施例中，在载体基板1404(图14)接合至半导体元件结构100之后将半导体元件结构100翻转。半导体元件结构100包括安置在内衬1502上且与内衬1502接触的介电特征306，且内衬1502可由任何适当介电材料制成。可将介电特征306及内衬1502称作混合鳍片1523。如先前在图3E中所述，通过使绝缘材料302凹陷至在半导体层102的底表面312所限定的平面下方的位置以暴露半导体层102而形成隔离区域308。随后，用介电层802替换已暴露的半导体层102，且亦由介电层802的底表面1506来限定半导体层102的底表面312所限定的平面。因此，如图15A中所示，栅电极层1206包括一或更多个部分1504，此一或更多个部分1504与介电层802相邻且在介电层802的底表面1506所限定的平面上方延伸。每一部分1504被栅极介电层1204的一部分覆盖。栅电极层1206的每一部分1504具有位于介电层802的底表面1506所限定的平面上方的表面1519(若将半导体元件结构100向后翻转，则表面1519位于介电层802的底表面1506所限定的平面下方)。表面1519可被栅极介电层1204覆盖。介电层802可与基板101接触，且栅电极层1206的部分1504可与介电层802及基板101相邻。栅电极层1206的部分1504可被栅极介电层1204的部分覆盖并与的接触，且栅极介电层1204的部分与基板101及介电层802接触。

使基板101的背侧变薄以减小基板101的总厚度并暴露隔离区域308，且在基板101的在源极/漏极磊晶层902(将连接至背侧电力导轨)之上的一部分上形成硬遮罩1508，如图15A中所示。在一些实施例中，在基板101的在源极磊晶层902之上的部分上形成硬遮罩1508。薄化制程可为任何适当制程，诸如，CMP、机械研磨、湿式蚀刻、干式蚀刻，或其组合。在一些实施例中，基板101为SOI基板，且底部硅层及氧化物层在薄化制程期间被移除。可通过光微影制程及一或更多个蚀刻制程形成硬遮罩1508。硬遮罩1508可由与图5B中所示的硬遮罩508相同的材料制成。在一些实施例中，硬遮罩1508覆盖基板101的安置在多个源极磊晶层902之上的部分。

接下来，如图15B中所示，将基板101的未被硬遮罩1508覆盖的部分移除。移除制程可为任何适当制程，诸如，各向异性蚀刻。在一些实施例中，移除制程可为利用TMAH的各向异性湿式蚀刻制程，其选择性地移除基板101的半导体材料。隔离区域308及介电层802并未被此移除制程移除。介电层802用以在基板101的移除期间保护通道区域。在一些实施例中，由于过度蚀刻，亦移除了源极/漏极磊晶层902的安置在基板101的被移除部分下方的一部分。移除基板101的此部分形成了开口1510，此开口1510暴露源极/漏极磊晶层902、介电层802的一部分，及栅极介电层1204的一部分，栅极介电层1204的此部分(被基板101的剩余部分阻挡，因而在图15B中不可见)覆盖栅电极层1206的与已暴露的源极/漏极磊晶层902相邻的部分1504。在一些实施例中，已暴露的源极/漏极磊晶层902为漏极磊晶层902。图15B示出经由一个开口1510暴露一个源极/漏极磊晶层902。在一些实施例中，经由多个开口1510暴露多个源极/漏极磊晶层902。举例而言，经由形成在基板101中的多个开口1510暴露多个漏极磊晶层902，且栅极介电层1204的覆盖栅电极层1206的每一部分1504(与每一漏极磊晶层902相邻)的每一部分被暴露。

接下来，如图15C中所示，内衬1512形成在已暴露的源极/漏极磊晶层902、介电层802的已暴露部分、基板101的剩余部分的已暴露表面、栅极介电层1204的已暴露部分(在图15C中不可见)及隔离区域308的已暴露表面上。内衬1512可由介电材料制成，诸如，SiN。内衬1512可通过保形制程形成，诸如，ALD制程。介电材料1514接着形成在内衬1512上并填充开口1510。介电材料1514可为任何适当介电材料，诸如，氧化物(例如，氧化硅)。在一些实施例中，介电材料1514是由与隔离区域308相同的材料制成。介电材料1514可通过任何适当方法形成，诸如，CVD、PECVD或FCVD。可通过首先在开口1510中及隔离区域308及硬遮罩1508上填充介电材料以及之后进行CMP制程以移除此介电材料，以使得隔离区域308及硬遮罩1508(或基板101的剩余部分)的顶表面共面来形成介电材料1514。如图15C中所示，亦可通过CMP制程移除硬遮罩1508。在其中经由多个开口1510暴露多个源极/漏极磊晶层902的实施例中，在多个开口1510中形成多种介电材料1514。举例而言，在多个漏极磊晶层902之上的多个开口1510中形成多种介电材料1514。

接下来，如图15D中所示，将基板101的未被硬遮罩1508(图15A)覆盖的剩余部分移除。移除制程可为任何适当制程，诸如，各向同性蚀刻。在一些实施例中，移除制程可为利用氟化氢气体的各向同性干式蚀刻制程，其选择性地移除基板101的半导体材料。隔离区域308、内衬1512、栅极介电层1204及介电层802未被此移除制程移除。移除基板101的剩余部分暴露了先前受硬遮罩1508保护的源极/漏极磊晶层902、栅极介电层1204的覆盖栅电极层1206的部分1504(与已暴露的源极/漏极磊晶层902相邻)的部分、介电层802的表面1506的一部分、内衬1512的一部分，及隔离区域308的一部分。移除基板101的剩余部分形成了开口1516。在一些实施例中，在移除基板101的剩余部分之后，自半导体元件结构100完全移除了基板101，使得多个漏极磊晶层902被安置在介电材料1514下方，且多个源极磊晶层902经由多个开口1516被暴露。

在后续制程中将用导电特征填充开口1516。因为栅电极层1206的与一对源极/漏极磊晶层902中的一者相邻(诸如，与每一源极磊晶层902相邻)的部分1504通过薄层(栅极介电层1204)与导电特征分离开，所以在栅电极层1206与将填充在开口1516中的导电特征之间可能会发生电短路。电短路可导致栅极介电层1204的与时间相关的介电击穿(time-dependent dielectric breakdown；TDDB)。因此，栅电极层1206凹陷至在介电层802的表面1506所限定的平面下方的水平(亦即，移除部分1504)，此将在图15E中描述。

接下来，如图15E中所示，移除栅极介电层1204的已暴露部分及被栅极介电层1204的已暴露部分所覆盖的部分1504。移除制程可为任何适当制程，诸如，干式蚀刻、湿式蚀刻或原子层蚀刻(ALE)。在一些实施例中，通过一或更多个选择性蚀刻制程移除每一栅极介电层1204的已暴露部分及每一栅电极层1206的借此覆盖的部分1504。举例而言，执行第一选择性蚀刻制程以移除每一栅极介电层1204的已暴露部分，之后进行第二选择性蚀刻制程以移除每一栅电极层1206的部分1504。移除每一栅电极层1206的部分1504暴露了栅电极层1206的表面1518。表面1518与介电层802的表面1506所限定的平面相距距离D2。换言之，当将半导体元件结构100向后翻转时，栅电极层1206的表面1518被安置在介电层802的表面1506所限定的平面上方距离D2处。在一些实施例中，距离D2可大于4.5nm，诸如，自约4.5nm至约30nm。提供距离D2以将待在开口1516中形成的导电特征与栅电极层1206隔离，借此减少TDDB故障，此TDDB故障可能是由于栅电极层1206太靠近将形成在开口1516中的导电特征引起的。在一些实施例中，距离D2可为介电层802的厚度的百分之十五至百分之百。若距离D2大于30nm或大于介电层802的厚度的百分之百，则损坏栅电极层1206的环绕通道(亦即，第一半导体层106)的部分的风险增大。另一方面，若距离D2小于4.5nm或小于介电层802的厚度的百分之十五，则将形成在开口1516中的导电特征及栅电极层1206可能无法充分隔离。如图15E中所示，移除每一栅电极层1206的部分1504在隔离区域308下方形成一或更多个开口1520。所得栅电极层1206包括与一对源极/漏极磊晶层902中的一者(诸如，漏极磊晶层902)相邻的部分1504(被内衬1512覆盖，因此在图15E中不可见)，而与此对源极/漏极磊晶层902中的另一者(诸如，源极磊晶层902)相邻的部分1504则被移除。

图15F-1及图15F-2为根据一些实施例的在图15E中所示的栅电极层1206的透视图。如图15F-1中所示，栅电极层1206包括面向源极/漏极磊晶层(诸如，漏极磊晶层902(图15E))的第一表面1511。第一表面1511可面向位于介电材料1514(图15E)下方的源极/漏极磊晶层902。多个开口1521可形成在第一表面1511中，且第一半导体层106(图15E)可位于开口1521中。第一表面1511可包括边缘部分1513，且每一边缘部分1513可具有高度H1。在一个态样中，每一边缘部分1513连接至对应表面1519，如图15F-1中所示。如上所述，表面1519在介电层802(图15A)的底表面1506(图15A)所限定的平面上方延伸(若半导体元件结构100向后翻转，则表面1519位于介电层802的底表面1506所限定的平面下方)。

栅电极层1206亦包括与第一表面1511相对的第二表面1515。第二表面1515可面向源极/漏极磊晶层902，诸如，源极磊晶层902。在一个态样中，第二表面1515可面向如图15E中所示的已暴露的源极/漏极磊晶层902。第二表面1515亦可包括多个开口1521。第二表面1515可包括边缘部分1517，且每一边缘部分1517可具有高度H2。由于移除了栅电极层1206的与源极/漏极磊晶层902(将连接至在其下方的电力导轨)相邻的部分1504，因此高度H2可小于高度H1。在一个态样中，每一边缘部分1517连接至对应表面1518，如图15F-1中所示。

在一些实施例中，第一表面1511及第二表面1515可为平面的，如图15F-1中所示。因此，边缘部分1513及1517可为平面的。在一些实施例中，第一表面1511及第二表面1515可为非平面的，如图15F-2中所示。与边缘部分1513的一部分相比较而言，第一表面1511的部分(诸如，第一表面1511的包括开口1521的部分)可凹陷。边缘部分1513的自第一表面1511的凹陷部分突出的部分可为与介电层802(图15E)相邻的部分。类似地，与边缘部分1517的一部分相比较而言，第二表面1515的部分(诸如，第二表面1515的包括开口1521的部分)可凹陷。边缘部分1517的自第二表面1515的凹陷部分突出的部分可为与介电层802(图15E)相邻的部分。

如图15G中所示，介电材料1522形成在开口1520中及隔离区域308、内衬1512及介电层802的侧壁上。形成在开口1520中的介电材料1522可与混合鳍片1523的内衬1502接触。介电层802可包括连接至底表面1506的表面1525，且表面1525与介电材料1522及栅极介电层1204接触，如图15G中所示。介电材料1522可为诸如SiO2、SiN、SiCN、SiOC或SiOCN的低介电常数介电材料，或诸如HfO2、ZrOx、ZrAlOx、HfAlOx、HfSiOx、AlOx的高介电常数介电材料，或其他适当介电材料。可通过首先在开口1516中的已暴露表面上形成保形层，之后进行各向异性蚀刻制程以移除形成在开口1516中的水平表面上的保形层来形成介电材料1522。保形层可形成在隔离区域308及介电材料1514的水平表面上，其是通过各向异性蚀刻制程被移除。因此，源极/漏极磊晶层902的水平表面及每一介电层802的表面1506的一部分被暴露。在一些实施例中，通过非保形的制程用介电材料1522部分地填充开口1520，从而在开口1520中留下气隙。在图16A中示出气隙1602的实例。

接下来，如图15H中所示，在源极/漏极磊晶层902的已暴露表面上选择性地形成硅化物层1524。硅化物层1524可由包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或更多者的材料制成。在一些实施例中，硅化物层1524由金属或金属合金硅化物制成，且此金属包括贵金属、耐火金属、稀土金属、其合金，或其组合。硅化物层1524可具有范围自约1nm至约10nm的厚度。接着在硅化物层1524上的开口1516中形成导电特征1526。导电特征1526可由金属或金属氮化物制成，诸如，W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo或Ni。导电特征1526可通过任何适当制程形成，诸如，PVD或电镀。CMP制程可形成为移除形成在隔离区域308及介电材料1514上的任何导电特征。导电特征1526具有与介电层802的表面1506的一部分接触的表面1528。因此，导电特征1526的表面1528与栅电极层1206的表面1518垂直地分离开距离D2。换言之，栅电极层1206的表面1518与导电特征1526的表面1528所限定的平面间隔开距离D2。如图15H中所示，导电特征1526包括第一部分1526A及第二部分1526B。在一些实施例中，第一部分1526A及第二部分1526B为通过同一沉积制程制造的单片材料。在一些实施例中，首先沉积第一部分1526A，在第一部分1526A上沉积第二部分1526B，且第一部分1526A可包括与第二部分1526B相同或不同的材料。如图15H中所示，第一部分1526A是安置在硅化物层1524上，且第二部分1526B是安置在第一部分1526A及介电层802上。在一些实施例中，第一部分1526A可为导电通孔，且第二部分1526B可为将连接至导电线的导电通孔。在一些实施例中，第二部分1526B可为导电线。

图16A至图16C为根据一些实施例的图15H的栅电极层1206的一部分及导电特征1526的横截面侧视图。如图16A中所示，气隙1602形成在隔离区域308与栅电极层1206之间。在一些实施例中，如图16A中所示，气隙1602形成在介电材料1522中。图16A中所示的实施例为如图3C中所示的具有带有底部303的沟槽304的结果。如图3D中所示，介电特征306的底部恰好在半导体层102(其随后被介电层802替换)下方。参考图16A，在将半导体元件结构100翻转之后，介电特征306的顶部恰好在介电层802上方延伸。

图16B中所示的实施例为如图3C中所示的具有带有底部305的沟槽304的结果。如图3D中所示，介电特征306的底部相比于形成在具有底部303的沟槽304中的介电特征306而言在半导体层102(其随后被介电层802替换)的进一步下方。参考图16B，在将半导体元件结构100翻转之后，介电特征306的顶部相比于图16A中所示的介电特征306而言在介电层802的进一步上方延伸。可通过介电材料1522或通过在其中具有气隙的介电材料1522来填充形成在隔离区域308与栅电极层1206之间的开口1520。

图16C中所示的实施例为如图3C中所示的具有带有底部307的沟槽304的结果。如图3D中所示，介电特征306的底部相比于形成在具有底部305的沟槽304中的介电特征306而言在半导体层102(其随后被介电层802替换)的进一步下方。参考图16C，在将半导体元件结构100翻转之后，介电特征306的顶部相比于图16B中所示的介电特征306而言在介电层802的进一步上方延伸。可通过保形介电材料1522及导电特征1526填充形成在隔离区域308与栅电极层1206之间的开口1520。在一些实施例中，如图16C中所示，导电特征1526具有位于介电特征306之间的第一部分1604及位于隔离区域308之间的第二部分1606。第一部分1604可与介电层802及介电材料1522接触，且第二部分1606可安置在第一部分1604上。第一部分1604具有第一宽度W1，第二部分1606具有第二宽度W2，且第一宽度W1可大于第二宽度W2。

图17A至图17B为根据一些实施例的半导体元件结构100的横截面侧视图。如图17A及图17B中所示，电力导轨1702形成在导电特征1526及介电材料1514上。电力导轨1702可由导电材料制成，诸如，金属或金属氮化物。在一些实施例中，电力导轨1702是由W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo或Ni制成。图17A及图17B绘示在半导体元件结构100已向后翻转之后该半导体元件结构的视图。示出互连结构1402的一部分。

在一些实施例中，电力导轨1702连接至一或更多个源极磊晶层902，且安置在源极磊晶层902上的硅化物层1302及导电材料1304可存在或可不存在。即使在硅化物层1302及导电材料1304存在的情况下，如图17A及图17B中所示，导电材料1304通过介电材料1704与导电特征1708隔离。介电材料1704可为任何适当材料，诸如，正硅酸乙酯(TEOS)氧化物、无掺杂硅酸盐玻璃，或掺杂氧化硅(诸如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)或掺硼硅玻璃(BSG))。导电特征1708可为导线，且可由W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo或Ni制成。在一个态样中，如图17A及图17B中所示，源极磊晶层902自安置于其下方的电力导轨1702接收电流，且漏极磊晶层902自安置于其上方的导电特征1708接收电流。安置在漏极磊晶层902之上的导电材料1304通过导电特征1706连接至导电特征1708。导电特征1706可为导电通孔，且可由W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo或Ni制成。导电特征1706可具有范围自约1nm至约50nm的厚度。漏极磊晶层902通过介电材料1514与电力导轨1702分离。

互连结构1402包括导电特征1708及将导电特征1708分离开的介电材料1710。介电材料1710可由任何适当介电材料制成，诸如，正硅酸乙酯(TEOS)氧化物、无掺杂硅酸盐玻璃，或掺杂氧化硅(诸如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)或掺硼硅玻璃(BSG))。

本揭示案提供半导体元件结构100，其包括诸如纳米片晶体管或FinFET的元件，此元件具有栅电极层1206，此栅电极层1206与由位于一对源极/漏极磊晶层902中的一者下方的导电特征1526的表面1528所限定的平面分离开某一距离，以避免栅电极层1206与导电特征1526之间的电短路。栅电极层1206具有被移除的在导电特征1526的表面1528下方延伸的部分1504。位于导电特征1526上方的源极/漏极磊晶层902连接至安置于导电特征1526下方的电力导轨1702，且一对源极/漏极磊晶层902中的另一者连接至安置于其上方的导电特征1708。一些实施例可实现优势。举例而言，移除栅电极层1206的部分1504可减小栅电极层1206与导电特征1526之间电短路的风险，从而导致减小的TDDB。

一个实施例为一种半导体元件结构。此结构包括源极区域、漏极区域，及安置在源极区域与漏极区域之间的栅电极层。栅电极层包括面向源极区域的第一表面，且此第一表面包括具有第一高度的边缘部分。栅电极层进一步包括与第一表面相对且面向漏极区域的第二表面。第二表面包括具有第二高度的边缘部分。第二高度不同于第一高度。在一些实施例中，半导体元件结构进一步包括栅极介电层、一或多个半导体层、介电层以及介电材料，栅极介电层与栅电极层接触，半导体层安置在源极区域与漏极区域之间，介电层安置在半导体层下方，介电材料与栅电极层接触，介电材料及栅极介电层与介电层的表面接触。在一些实施例中，半导体元件结构进一步包括与介电层及介电材料接触的导电特征，导电特征包括具有第一宽度的第一部分及具有第二宽度的第二部分，且第一宽度大于第二宽度。在一些实施例中，第一高度小于第二高度。在一些实施例中，半导体元件结构进一步包括硅化物层，源极区域安置在硅化物层上且与硅化物层接触。在一些实施例中，硅化物层与导电特征接触。在一些实施例中，半导体元件结构进一步包括电力导轨，导电特征安置在电力导轨上且与电力导轨接触。

另一实施例为一种半导体元件结构。此结构包括导电特征、安置在导电特征之上的第一源极/漏极区域、包括与导电特征接触的第一表面及连接至第一表面的第二表面的介电层、安置在介电材料之上的第二源极/漏极区域，及安置在第一源极/漏极区域与第二源极/漏极区域之间的栅电极层。栅电极层包括面向第一源极/漏极区域的第一表面，且此第一表面具有第一边缘部分。此栅电极层进一步包括面向第二源极/漏极区域的第二表面，且此第二表面具有第二边缘部分。此栅电极层进一步包括连接至第一表面的第一边缘部分的第三表面，其中此第三表面位于介电层的第一表面所限定的平面上方。此栅电极层进一步包括连接至第二表面的第二边缘部分的第四表面，其中此第四表面位于介电层的第一表面所限定的平面下方。在一些实施例中，栅电极层的第三表面位于介电层的第一表面所限定的平面上方距离处，且距离大于约4.5nm。在一些实施例中，栅电极层的第三表面位于介电层的第一表面所限定的平面上方距离处，且距离为介电层的厚度的约百分之十五至约百分之百。在一些实施例中，介电层的厚度的范围为自约5nm至约30nm。在一些实施例中，半导体元件结构进一步包括安置于介电层之上的多个半导体层，栅电极层环绕半导体层中的每一者的部分。在一些实施例中，半导体元件结构进一步包括与栅电极层的第三表面、介电层的第二表面及导电特征接触的第二介电材料。在一些实施例中，半导体元件结构进一步包括形成在第二介电材料中的气隙。在一些实施例中，半导体元件结构进一步包括与介电层及第二源极/漏极区域接触的内衬。在一些实施例中，半导体元件结构进一步包括与导电特征接触的电力导轨。

又一实施例为一种形成半导体元件结构的方法。此方法包括在基板之上形成栅电极层，在基板之上形成源极区域，在基板之上形成漏极区域，且此栅电极层安置在源极区域与漏极区域之间。此方法进一步包括将基板翻转，接着移除基板的第一部分，接着暴露栅电极层的一部分，及接着移除栅电极层的此部分。在一些实施例中，形成半导体元件结构的方法进一步包括：在基板的第一部分上形成硬遮罩以暴露基板的第二部分，基板的第一部分位于源极区域下方，且基板的第二部分位于漏极区域下方；移除基板的第二部分以暴露漏极区域；在漏极区域之上形成介电材料；以及移除硬遮罩。在一些实施例中，移除栅电极层的部分形成开口，且在开口中形成介电材料。在一些实施例中，形成半导体元件结构的方法进一步包括在源极区域之上形成导电特征，其中导电特征与介电材料接触。

前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案作为设计或修改用于实现本文中所介绍的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文中作出各种改变、代替及替换。