多路并联时钟产生系统、时钟产生电路及时钟产生方法

技术领域

本发明涉及开关电源领域，具体涉及一种多路并联时钟产生系统、时钟产生电路及时钟产生方法。

背景技术

随着科技的发展，电子设备往往需要大容量直流电源供电。在需要大容量供电的情况下，采用单个电源，开关管与整流管的开关应力难以处理，散热问题也难以解决，因而设计与实现都非常困难。较之传统的单电源供电而言，并联电源具有很多优点，如可实现大容量、高效率，能够保证较高的可靠性，可根据需要配置成为冗余系统。能够实现电源的模块化，电源容量的可扩充性，降低成本投入等等。采用并联形式，用小功率电源模块构建大功率电源系统。由于系统中每个电源模块只分担总的电源容量的一小部分，实现比较容易，所以说，并联电源系统方便实现大容量。另外，多路并联交错运行能够很大程度上降低输出电流、输出电压的纹波。

如图1所示，为传统的交错并联电源系统的控制框图。交错并联系统采用集中控制的方法，通过一个集中控制单元产生一系列频率相同而相位差为

发明内容

鉴于以上交错并联控制方案存在的问题。

本发明解决的技术问题是：提供一种多路并联时钟产生系统、时钟产生电路及时钟产生方法，实现多路变换器并联时的控制，进而实现并联高频化，降低输出纹波和输入尖峰电流。

为了解决上述技术问题，本发明提供一种多路并联时钟产生系统，用于由N个变换器并联而成的电源系统中，其中N为大于等于2的整数，多路并联时钟产生系统包括：并联连接的第一时钟产生电路和第二时钟产生电路；

第一时钟产生电路用于检测表征变换器个数的并联个数检测信号，并根据并联个数检测信号输出时钟信号以及时钟控制信号，其中，时钟控制信号的相位比时钟信号延迟

第二时钟产生电路接收时钟控制信号，并根据时钟控制信号产生相位比时钟控制信号延迟

优选地，第一时钟产生电路包括并联个数检测电路、参考电压选择电路以及交错时钟产生电路；

并联个数检测电路用于检测并联个数检测信号，并根据并联个数检测信号输出第一指示控制信号和第二指示控制信号；

参考电压选择电路根据第一指示控制信号和第二指示控制信号产生参考电压；

交错时钟产生电路根据参考电压产生时钟控制信号。

优选地，并联个数检测电路包括：比较器COMP1、比较器COMP2、缓冲器、供电电源、下拉电阻、恒定电流源以及开关管；比较器COMP1和比较器COMP2的正输入端用于与并联个数检测信号连接，比较器COMP1的负输入端连接第一参考电压信号，比较器COMP2的负输入端连接第二参考电压信号，其中第一参考电压信号小于第二参考电压信号；供电电源通过恒定电流源连接比较器COMP1的正输入端；开关管的漏极的连接比较器COMP1的正输入端，开关管的源极通过下拉电阻连接地，开关管的栅极连接缓冲器的输出端；比较器COMP1的输出端输出第一指示控制信号，比较器COMP2的输出端输出第二指示控制信号。

优选地，交错时钟产生电路包括：比较器COMP3、比较器COMP4、供电电源、电容以及开关；其中，供电电源、电容以及开关组成一电容充放电模块，电容充放电模块用于产生斜坡电压信号；比较器COMP3的第一正输入端连接第一输入参考电压，比较器COMP3的第二正输入端连接第二输入参考电压，比较器COMP3的负输入端连接斜坡电压信号，比较器COMP3的输出端输出时钟信号；比较器COMP4的第一正输入端连接参考电压选择电路的输出端，用于接收参考电压选择电路输出的参考电压，比较器COMP4的第二正输入端连接第二输入参考电压，比较器COMP4的负输入端连接斜坡电压信号，比较器COMP4输出时钟输出信号，其中，第一输入参考电压大于第二输入参考电压。

本发明还提供一种用于产生交错相位的时钟产生电路，用于由N个变换器并联而成的电源系统中，其中N为大于等于2的整数，时钟产生电路包括：

并联个数检测电路，用于检测表征变换器个数的并联个数检测信号，并根据并联个数检测信号输出第一指示控制信号和第二指示控制信号；

参考电压选择电路，根据第一指示控制信号和第二指示控制信号产生参考电压；

交错时钟产生电路，根据参考电压产生不同相位的时钟信号和时钟控制信号，其中时钟控制信号的相位相对时钟信号的相位有延迟。

优选地，时钟控制信号的相位相对时钟信号延迟

本发明再提供一种时钟产生方法，用于由N个变换器并联而成的电源系统中，其中N为大于等于2的整数，时钟产生方法包括：

获取表征变换器个数的并联个数检测信号；

根据并联个数检测信号，输出时钟信号以及时钟控制信号，其中，时钟控制信号的相位比时钟信号延迟

接收时钟控制信号，并根据时钟控制信号输出相位比时钟控制信号延迟

本发明具有如下有益效果：

(1)多路并联时钟产生系统/时钟产生电路的电路实现简单，易控制；根据实际并联个数自适应调整交错时钟相位差，当第一时钟产生电路作为主电路，第二时钟产生电路具有多个且作为从电路时，从电路中任何一路去掉均不会影响主电路及其他从电路工作；

(2)通过并联个数检测电路检测得到电源系统中变换器并联个数后，时钟产生电路根据实际并联个数自适应调整交错时钟相位差，以实现第一时钟产生电路到第二时钟产生电路的串联控制，以及实现并联高频化和降低输出纹波和输入尖峰电流；此外，在多变换器并联应用时，仅将各时钟产生电路的检测引脚接在一起即可保证均流。

附图说明

图1传统交错并联控制框图；

图2本发明多路并联时钟产生系统的框图；

图3本发明并联个数检测电路的电路图；

图4本发明参考电压选择电路的电路图；

图5本发明主电路交错时钟产生电路的电路图；

图6本发明第一从电路交错时钟产生电路的电路图；

图7本发明中三路交错并联时钟相位示意图。

具体实施方式

请参考图2，图2为本发明多路并联时钟产生系统的框图，多路并联时钟产生系统用于由多个变换器并联而成的电源系统中，本实施例中，以三路并联时钟产生系统(以下简称为时钟系统)为例，时钟系统包括：第一时钟产生电路1、第二时钟产生电路2以及第三时钟产生电路3，其中，第一时钟产生电路1为主时钟产生电路，第二时钟产生电路2以及第三时钟产生电路3分别为从属时钟产生电路，以下将第一时钟产生电路1定义为主电路1，第二时钟产生电路2定义为第一从电路2、第三时钟产生电路3定义为第二从电路3。图2中，M_S为主从电路控制信号，ISHARE为并联个数检测信号，CLKI_M为主电路1输出的时钟信号，CLKO为主电路1输出的时钟控制信号，CLKO1为第一从电路2输出的时钟控制信号，CLKO2为第二从电路3输出的时钟控制信号，CLKI_1为输入至第一从电路2的时钟输入信号，CLKI_2为输入至第二从电路3的时钟输入信号，VCC为电源。

时钟系统应用时，将主电路1、第一从电路2、第二从电路3的并联个数检测信号ISHARE连接，通过时钟系统内部并联个数检测电路对多路并联个数进行检测。对主电路1而言，主电路1根据并联个数检测信号ISHARE判断电源系统中并联的变换器的个数，并根据并联的变换器的个数产生时钟控制信号CLKO，时钟控制信号CLKO信号与主电路1输出的主时钟信号CLKI_M相位差为

多路并联个数与实际对应的相位差如表1。

表1：

本发明时钟系统通过相位延迟产生不同时钟，控制多个变换器交错并行工作，可实现两路180度相位差、三路120度相位差、四路90度相位差的效果。

时钟系统中的主电路1、第一从电路2、第二从电路3的电路组成基本相同，分别由并联个数检测电路、参考电压选择电路和交错时钟产生电路组成。以下以主电路1为例，对并联个数检测电路、参考电压选择电路和交错时钟产生电路进行具体说明。

请参考图3，图3为主电路1中的并联个数检测电路的电路图，并联个数检测电路包括比较器COMP1、比较器COMP2、缓冲器buffer、供电电源VCC、下拉电阻R0、恒定电流源I0以及开关管NM4。比较器COMP1和比较器COMP2的正输入端分别连接主电路1的检测引脚，通过检测引脚接收并联个数检测信号ISHARE，比较器COMP1的负输入端连接第一参考电压信号VR1，比较器COMP2的负输入端连接第二参考电压信号VR2，其中VR1

并联个数检测电路工作原理如下：时钟系统上电启动后，主电路1有固定电流I0通过其检测引脚和下拉电阻R0到地。此时，主电路1可根据检测引脚的电压V

当仅有一路变换器时，检测引脚的电压V

V

当有N路变换器并联时，检测引脚的电压V

V

比较器COMP1、COMP2同相端的电压与检测引脚的电压V

多路并联个数与第一、第二指示控制信号关系如表2。

表2：

其中，下拉电阻R0由主从电路控制信号M_S控制，其中，主电路1的M_S外接高电平VCC，打开开关管NM4，则主电路1的下拉阻抗为电阻R0的阻值。第一从电路2和第二从电路3的M_S外接低电平GND，关断开关管NM4，则第一从电路2和第二从电路3下拉为高阻抗。时钟系统上电启动阶段，确保主从电路均已经能够正常工作再检测，通过检测引脚来检测电源系统并联的变换器个数，锁存并输出第一指示控制信号PA1、第二指示控制信号PA2，此阶段仅在上电时做一次检测。

为避免影响并联个数检测电路正常的检测功能，需要在主电路1的检测引脚和比较器COMP1、COMP2之间增加传输门隔离；此外，第一参考电压信号VR1、第二参考电压信号VR2输入之前，需要增加RC滤波，以保证检测电路有较强抗干扰能力。

第一从电路2、第二从电路3中的并联个数检测电路与主电路1的并联个数检测电路相同，在此不再详细叙述。

请参考图4，图4为主电路1的参考电压选择电路的电路图，参考电压选择电路包括或非门X1、反向器X2、反向器X5、反向器X6、与非门X3、与非门X4、开关管NM1、开关管NM2以及开关管NM3。图4中，VH1为第一参考电压、VH2为第二参考电压、VH3为第三参考电压；PA1为第一指示控制信号、PA2为第二指示控制信号。

当第一指示控制信号PA1为0，第二指示控制信号PA2为0时，开关管NH1导通，参考电压选择电路输出的参考电压VH＝VH1；当第一指示控制信号PA1为1，第二指示控制信号PA2为0时，开关管NH2导通，VH＝VH2；当第一指示控制信号PA1为1，第二指示控制信号PA2为1时，开关管NH3导通，VH＝VH3。

第一从电路2、第二从电路3的参考电压选择电路与主电路1的参考电压选择电路相同，在此不再详细叙述。

请参考图5，图5为主电路1中的交错时钟产生电路的电路图，交错时钟产生电路包括比较器COMP3、比较器COMP4、供电电源VCC、电容C0以及开关S1，其中，供电电源VCC、电容C0以及开关S1组成电容充放电模块A。VRAMP为电容充放电模块A产生的斜坡电压信号，电容充电电流定义为为I1，电容放电电流定义为I2。

比较器COMP3的第一正输入端连接第一输入参考电压VHH，比较器COMP3的第二正输入端连接第二输入参考电压VL，比较器COMP3的负输入端连接斜坡电压信号VRAMP，比较器COMP3的输出端输出时钟信号CLKI_M；比较器COMP4的第一正输入端连接参考电压选择电路的输出端，用于接收参考电压选择电路的参考电压VH，比较器COMP4的第二正输入端连接第二输入参考电压VL，比较器COMP4的负输入端连接斜坡电压信号VRAMP，比较器COMP4输出时钟输出信号CLKO。

电容充放电模块A用来产生斜坡电压信号VRAMP。斜坡电压信号VRAMP上升时间与电容C0、参考电压选择电路的输出电压VH、第一输入参考电压VHH及充电电流I1相关。对于主电路1，由电容充放电模块A与比较器COMP3产生主时钟信号CLKI_M信号，由电容充放电模块A与比较器COMP4产生时钟控制信号CLKO。

斜坡电压信号VRAMP上升时间即主时钟信号CLKI_M的高电平时间T

斜坡电压信号VRAMP下降时间即主时钟信号CLKI_M的低电平时间T

时钟控制信号CLKO的高电平时间T

第二输入参考电压VL取值尽可能小，接近于0V，则T

请参考图6，对于第一从电路2，接收主电路1输出的时钟控制信号CLKO，由电容充放电模块A、比较器COMP4以及时钟输入信号CLKI_1产生第一从电路2的时钟控制信号CLKO1。在保证参考电压精度的前提下，第二输入参考电压VL取值尽可能小，VHH取值较大一些，主电路1产生的CLKI低电平时间T

第一从电路2中的交错时钟产生电路工作原理与主电路1类似，不再叙述。

图7所示为本实施例中三路交错并联时钟相位示意图。CLKI_M为主电路1输出的主时钟信号，CLKI_1为输入至第一从电路2的时钟输入信号，CLKI_2为输入至第二从电路3的时钟输入信号。

三路并联，交差相位