半导体结构的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。

背景技术

在半导体领域中，为了得到具有多重功能的半导体结构，需要设计较为复杂的掩膜图形进行图形传递。在半导体制程的前段、中段和后段，常采用多重图形对准技术(Self-aligned Multiple patterning,简称SAMP)、反向曝光-刻蚀-曝光-刻蚀工艺(ReverseLitho-Etch-Litho-Etch,简称RLELE)和刻蚀工艺中的一种或多种的组合，形成满足需求的多样半导体结构。

随着半导体结构尺寸的进一步缩小，现有光刻技术的精度无法满足半导体结构的尺寸精准度要求。因此，引进了对特定的材料进行改性处理以作为图形传递掩膜的工艺。

然而，现有的对特定的材料进行改性处理以作为图形传递掩膜的工艺还有待改善。

发明内容

本发明解决的技术问题是提供一种半导体结构的形成方法，以改善对特定的材料进行改性处理以作为图形传递掩膜的工艺。

为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供待刻蚀层、以及位于待刻蚀层上的初始牺牲层；在初始牺牲层上形成图形化结构，所述图形化结构内具有开口，所述开口暴露出部分所述初始牺牲层表面；以所述图形化结构为掩膜，去除部分初始牺牲层，在初始牺牲层内形成凹槽，所述凹槽的深度小于所述初始牺牲层的厚度；以所述图形化结构为掩膜，对所述凹槽侧壁表面和底部表面的初始牺牲层进行改性处理，形成改性层，使所述初始牺牲层形成牺牲层；形成改性层之后，在所述凹槽内形成掩膜结构，所述掩膜结构表面与牺牲层表面齐平；形成掩膜结构之后，去除所述牺牲层，在待刻蚀层上形成图形结构，所述图形结构包括改性层和位于改性层上的掩膜结构。

可选的，所述初始牺牲层的材料包括无定形材料；所述无定形材料包括无定形硅。

可选的，对所述凹槽侧壁表面和底部表面的初始牺牲层进行改性处理的工艺包括离子注入工艺；所述离子注入工艺的参数包括：注入离子包括铟离子，注入能量为100千电子伏～200千电子伏，注入剂量为1E13每平方厘米～5E14每平方厘米，注入角度为0度～5度。

可选的，所述注入离子还包括碳离子。

可选的，所述凹槽的深度为所述初始牺牲层厚度的三分之一～三分之二。

可选的，去除部分所述初始牺牲层的工艺包括干法刻蚀工艺。

可选的，所述图形化结构包括：衬垫层，位于衬垫层上的抗反射层以及位于抗反射层上的光刻胶层。

可选的，所述掩膜结构的形成方法包括：在所述凹槽内和图形化结构上形成掩膜材料层；平坦化所述掩膜材料层，直至暴露出图形化结构表面，形成初始掩膜结构；形成初始掩膜结构之后，去除所述图形化结构，暴露出牺牲层表面；去除所述图形化结构之后，平坦化所述初始掩膜结构直至与牺牲层表面齐平，形成所述掩膜结构。

可选的，去除所述牺牲层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

可选的，所述掩膜结构的材料与牺牲层的材料刻蚀速率不同。

可选的，所述掩膜结构包括多晶硅或介电材料，所述介电材料包括：氮化硅、氮碳化硅、碳化硅、碳氧化硅、氮氧化硅和氮碳氧化硅中的一种或多种的组合。

可选的，去除所述牺牲层之后，还包括：以所述掩膜结构和改性层为掩膜刻蚀所述待刻蚀层。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案中的半导体结构的形成方法，通过先以所述图形化结构为掩膜去除部分初始牺牲层，在初始牺牲层内形成凹槽，所述凹槽的深度小于所述初始牺牲层的厚度，然后再以所述图形化结构为掩膜对所述凹槽侧壁表面和底部表面的初始牺牲层进行改性处理，形成改性层，使所述初始牺牲层形成牺牲层。所述凹槽底部的初始牺牲层厚度较薄，使得改性处理形成的改性层改性程度均匀，从而去除牺牲层后形成的改性层形貌较好，后续以掩膜结构和改性层构成的图形结构继续进行图形传递时，所形成的半导体结构尺寸均匀性较好。

进一步，所述注入离子包括铟离子。所述铟离子的横向扩散速率较慢，因此，在所述凹槽侧壁形成的改性层的厚度较薄。后续在以掩膜结构和改性层为掩膜继续进行图形传递时，所形成的半导体结构的尺寸与设计尺寸差异较小。

进一步，所述注入离子包括铟离子和碳离子的混合。所述碳离子能够对离子注入过程中产生的缺陷进行修复，使得所述铟离子的扩散效应减弱。

附图说明

图1和图2是一实施例中半导体结构形成过程的剖面结构示意图；

图3至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有的对特定的材料进行改性处理以作为图形传递掩膜的工艺还有待改善。现结合具体的实施例进行分析说明。

图1和图2是一实施例中半导体结构形成过程的剖面结构示意图。

请参考图1，提供待刻蚀层100；在待刻蚀层100上形成初始牺牲层101；在初始牺牲层101上形成图形化层102，所述图形化层102暴露出部分所述初始牺牲层101表面。

请参考图2，以所述图形化层102为掩膜，对所述初始牺牲层101进行离子注入，形成改性层103和牺牲层104。

所述半导体结构中，所述初始牺牲层101的材料通常选用无定形硅，对所述初始牺牲层101进行离子注入的离子通常选用硼离子，经过离子注入后形成的改性层103与牺牲层104具有较大的刻蚀选择比，因此后续在去除牺牲层104的过程中，所述改性层103能够作为图形保留。

然而，由于硼离子的横向扩散速率较快，因此，一方面，硼离子在初始牺牲层101的材料中的横向扩散现象较为严重，使得形成的改性层103的尺寸远大于所述图形化层102暴露出的初始牺牲层101的尺寸，这就使得后续在以改性层103的图形继续向下传递时，所形成的半导体结构的尺寸与设计尺寸差别较大；另一方面，所述初始牺牲层101具有一定的厚度，注入离子进入到初始牺牲层101之后，所述注入离子的能量会随着注入深度增加而衰减，从而使得初始牺牲层101底部和顶部的注入离子分布不均匀，使得形成的改性层103底部尺寸不可控，后续在去除所述牺牲层104形成的改性层103顶部尺寸和底部尺寸不均匀，再以改性层103的图形进行传递，使得形成的半导体结构的尺寸也不均匀，影响半导体结构的尺寸。

为了解决上述问题，本发明技术方案提供一种半导体结构的形成方法，通过先以所述图形化结构为掩膜去除部分初始牺牲层，在初始牺牲层内形成凹槽，所述凹槽的深度小于所述初始牺牲层的厚度，然后再以所述图形化结构为掩膜对所述凹槽侧壁表面和底部表面的初始牺牲层进行改性处理，形成改性层，使所述初始牺牲层形成牺牲层。所述凹槽底部的初始牺牲层厚度较薄，使得改性处理形成的改性层改性程度均匀，从而去除牺牲层后形成的改性层形貌较好，后续以掩膜结构和改性层构成的图形结构继续进行图形传递时，所形成的半导体结构尺寸均匀性较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。

请参考图3，提供待刻蚀层200、以及位于待刻蚀层200上的初始牺牲层201。

所述初始牺牲层201的材料包括无定形材料；所述无定形材料包括无定形硅。

所述待刻蚀层200包括：基底(未图示)；位于基底上的器件层(未图示)，所述器件层包括隔离结构(未图示)和位于隔离结构内的器件结构(未图示)，所述器件结构包括晶体管、二极管、三极管、电容、电感或导电结构等。

在本实施例中，所述待刻蚀层200还包括：位于器件层上的介质层(未图示)；位于介质层内的导电层(未图示)，所述导电层与所述器件结构电连接。

在本实施例中，所述基底的材料为硅。

在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

请参考图4，在初始牺牲层201上形成图形化结构，所述图形化结构内具有开口204，所述开口204暴露出部分所述初始牺牲层201表面。

所述图形化结构包括：衬垫层202，位于衬垫层202上的抗反射层203以及位于抗反射层203上的光刻胶层(未图示)。所述光刻胶层在形成开口204的过程中自然消耗。

所述图形化结构的形成方法包括：在初始牺牲层201上形成衬垫材料层(未图示)、位于衬垫材料层上的抗反射材料层(未图示)以及位于抗反射材料层上的光刻胶层(未图示)，所述光刻胶层暴露出部分抗反射材料层表面；以所述光刻胶层为掩膜刻蚀所述抗反射材料层和衬垫材料层，直至暴露出初始牺牲层201表面，形成所述图形化结构和位于图形化结构内的开口204。

所述衬垫层202的材料包括无定形材料，所述无定形材料包括无定形硅或无定形碳；所述抗反射层203包括薄硅抗反射层(Si-ARC)、有机材料底部抗反射层(organicBARC)、介质抗反射层(DARC)或者有机底部抗反射层和介质抗反射层的组合。

请参考图5，以所述图形化结构为掩膜，去除部分初始牺牲层201，在初始牺牲层201内形成凹槽205，所述凹槽205的深度小于所述初始牺牲层201的厚度。

所述凹槽205的深度为所述初始牺牲层201厚度的三分之一～三分之二。若所述凹槽205的深度太深，则在刻蚀初始牺牲201形成凹槽205时，不易得到侧壁平面与底部平面垂直的凹槽205，后续在对凹槽205侧壁表面和底部表面进行改性处理时，也不易得到均匀的改性层；若所述凹槽205的深度太浅，则后续在对凹槽205侧壁表面和底部表面进行改性处理时，需要较大的工艺条件，也较难得到均匀的改性层。

在本实施例中，去除部分所述初始牺牲层201的工艺包括干法刻蚀工艺。所述干法刻蚀工艺能够形成侧壁形貌良好的凹槽205。

请参考图6，以所述图形化结构为掩膜，对所述凹槽205侧壁表面和底部表面的初始牺牲层201进行改性处理，形成改性层206，使所述初始牺牲层201形成牺牲层207。

所述改性层206和牺牲层207的材料具有较大的刻蚀选择比，从而后续去除所述牺牲层207时，所述改性层206的损伤较小。

在本实施例中，对所述凹槽205侧壁表面和底部表面的初始牺牲层201进行改性处理的工艺包括离子注入工艺；所述离子注入工艺的参数包括：注入离子包括铟离子，注入能量为100千电子伏～200千电子伏，注入剂量为1E13每平方厘米～5E14每平方厘米，注入角度为0度～5度。

所述注入离子包括铟离子。所述铟离子的横向扩散速率较慢，因此，在所述凹槽205侧壁形成的改性层206的厚度较薄。后续在以掩膜结构和改性层206为掩膜继续进行图形传递时，所形成的半导体结构的尺寸与设计尺寸差异较小。

在本实施例中，所述注入离子还包括碳离子，所述碳离子能够修复来自注入对改性层206造成的缺陷，从而能够减小铟离子的扩散程度。

所述凹槽205底部的初始牺牲层201厚度较薄，使得改性处理形成的改性层206改性程度均匀，从而后续去除牺牲层207后形成的改性层206形貌较好，后续以掩膜结构和改性层206构成的图形结构继续进行图形传递时，所形成的半导体结构尺寸均匀性较好。

接下来，形成改性层206之后，在所述凹槽205内形成掩膜结构209。所述掩膜结构209的形成过程请参考图7和图8。

请参考图7，在所述凹槽205内和图形化结构上形成掩膜材料层(未图示)；平坦化所述掩膜材料层，直至暴露出图形化结构表面，形成初始掩膜结构208。

所述掩膜结构包括多晶硅或介电材料，所述介电材料包括：氮化硅、氮碳化硅、碳化硅、碳氧化硅、氮氧化硅和氮碳氧化硅中的一种或多种的组合。

请参考图8，形成初始掩膜结构208之后，去除所述图形化结构，暴露出牺牲层207表面；去除所述图形化结构之后，平坦化所述初始掩膜结构208直至与牺牲层207表面齐平，形成所述掩膜结构209。

在本实施例中，去除所述图形化结构的工艺包括干法刻蚀工艺。平坦化所述初始掩膜结构208的工艺包括化学机械抛光工艺。

请参考图9，形成掩膜结构209之后，去除所述牺牲层207，在待刻蚀层上形成图形结构，所述图形结构包括改性层206和位于改性层206上的掩膜结构209。

去除所述牺牲层207的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

所述掩膜结构209的材料与牺牲层207的材料刻蚀速率不同，所述牺牲层207与改性层206的刻蚀速率不同，从而在去除所述牺牲层207时，所述掩膜结构209和改性层206的损伤较小，从而后续在以所述掩膜结构209和改性层206构成的图形结构进行图形传递时，所形成的半导体结构尺寸精准度和形貌较好。

去除所述牺牲层207之后，还包括：以所述掩膜结构209和改性层206为掩膜刻蚀所述待刻蚀层。此过程为半导体领域常见工艺过程，在此不再赘述。

至此，由于先以所述图形化结构为掩膜去除部分初始牺牲层201，在初始牺牲层201内形成凹槽205，所述凹槽205的深度小于所述初始牺牲层201的厚度，然后再以所述图形化结构为掩膜对所述凹槽205侧壁表面和底部表面的初始牺牲层201进行改性处理，形成改性层206，使所述初始牺牲层201形成牺牲层207。所述凹槽205底部的初始牺牲层201厚度较薄，使得改性处理形成的改性层206改性程度均匀，从而去除牺牲层后形成的改性层形貌较好，后续以掩膜结构209和改性层206构成的图形结构继续进行图形传递时，所形成的半导体结构尺寸均匀性较好。

进一步，所述注入离子包括铟离子。所述铟离子的横向扩散速率较慢，因此，在所述凹槽205侧壁形成的改性层206的厚度较薄。在以掩膜结构209和改性层206为掩膜继续进行图形传递时，所形成的半导体结构的尺寸与设计尺寸差异较小。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。