半导体封装件

相关申请的交叉引用

本申请要求于2021年1月29日在韩国知识产权局提交的韩国专利申请No.10-2021-0013548的优先权，该申请的公开内容通过引用整体地并入。

技术领域

本发明构思涉及半导体封装件，并且更具体地，涉及包括堆叠芯片的半导体封装件。

背景技术

半导体封装件被提供来实现集成电路芯片以有资格在电子产品中使用。通常，半导体封装件被配置为使得半导体芯片安装在印刷电路板上并且使用接合线或凸块来将半导体芯片电连接到印刷电路板。随着电子工业的发展，可能要求半导体封装件具有高容量特性。根据电子产品的紧凑性趋势，要求半导体封装件变得尺寸紧凑。

发明内容

本发明构思的一些示例实施例提供一种具有高容量的紧凑半导体封装件。

根据本发明构思的一些示例实施例，半导体封装件可以包括：下半导体芯片；以及多个上半导体芯片，所述多个上半导体芯片垂直堆叠在所述下半导体芯片的顶表面上。所述多个上半导体芯片可以包括多个第一上半导体芯片和第二上半导体芯片。所述第一上半导体芯片可以位于所述下半导体芯片与所述第二上半导体芯片之间。每一个所述第一上半导体芯片的厚度可以是所述下半导体芯片的厚度的大约0.4倍至大约0.95倍。所述第二上半导体芯片的厚度可以与每一个所述第一上半导体芯片的厚度相同或大于每一个所述第一上半导体芯片的厚度。所述第一上半导体芯片和所述第二上半导体芯片的总数可以是4n，其中n可以是等于或大于三的自然数。

根据本发明构思的一些示例实施例，半导体封装件可以包括：第一半导体芯片，所述第一半导体芯片包括第一半导体基板、第一电路层和第一贯通结构；以及多个第二半导体芯片，所述多个第二半导体芯片垂直堆叠在所述第一半导体芯片的顶表面上。每一个所述第二半导体芯片可以包括第二半导体基板、第二电路层和第二贯通结构。每一个所述第二半导体芯片的厚度可以是所述第一半导体芯片的厚度的大约0.4倍至大约0.95倍。所述第二半导体基板的厚度与所述第二电路层的厚度的第二比值可以小于所述第一半导体基板的厚度与所述第一电路层的厚度的第一比值。

根据本发明构思的一些示例实施例，半导体封装件可以包括：第一半导体芯片；多个焊接端子，所述多个焊接端子位于所述第一半导体芯片的底表面上；多个第二半导体芯片，所述多个第二半导体芯片垂直堆叠在所述第一半导体芯片的顶表面上；第三半导体芯片，所述第三半导体芯片位于所述第二半导体芯片上；以及模制层，所述模制层位于所述第一半导体芯片的顶表面上。所述模制层可以覆盖所述第二半导体芯片的侧壁和所述第三半导体芯片的侧壁。所述第一半导体芯片可以包括：第一半导体基板；多个第一集成电路，所述多个第一集成电路位于所述第一半导体基板的一个表面上；第一电路层，所述第一电路层位于所述第一半导体基板的所述一个表面上，所述第一电路层包括第一介电层和第一布线结构；以及第一贯通结构，所述第一贯通结构形成在所述第一半导体基板中，并且电连接到所述第一集成电路。每一个所述第二半导体芯片可以包括：第二半导体基板；多个第二集成电路，所述多个第二集成电路位于所述第二半导体基板的一个表面上；第二电路层，所述第二电路层位于所述第二半导体基板的所述一个表面上，所述第二电路层包括第二介电层和第二布线结构；以及第二贯通结构，所述第二贯通结构形成在所述第二半导体基板中，并且电连接到所述第二集成电路。所述第三半导体芯片可以包括：第三半导体基板；多个第三集成电路，所述多个第三集成电路位于所述第三半导体基板的一个表面上；以及第三电路层，所述第三电路层位于所述第三半导体基板的所述一个表面上。所述第三电路层可以包括第三介电层和第三布线结构。所述第三半导体芯片可以不包括贯通结构。所述第一半导体基板的厚度与所述第一电路层的厚度的比值可以在大约1.7至大约10的范围内。所述第二半导体基板的厚度与所述第二电路层的厚度的比值可以在大约0.5至大约1.5的范围内。每一个所述第二半导体芯片的厚度可以是所述第一半导体芯片的厚度的大约0.4倍至大约0.95倍。所述第三半导体芯片的厚度可以大于每一个所述第二半导体芯片的厚度。所述第二半导体芯片和所述第三半导体芯片的总数可以是4n，其中n可以是等于或大于三的自然数。

附图说明

图1A图示了示出根据一些示例实施例的半导体封装件的截面图。

图1B图示了示出图1A的部分I的放大视图。

图1C图示了示出图1A的部分II的放大视图。

图1D图示了示出图1A的部分III的放大视图。

图2图示了示出根据一些示例实施例的半导体封装件的截面图。

图3图示了示出根据一些示例实施例的半导体封装件的截面图。

图4A图示了示出根据一些示例实施例的半导体封装件的俯视图。

图4B图示了沿着图4A的线IV-IV'截取的截面图。

具体实施方式

在本说明书中，相似的附图标记可以指示相似的部件。下文现在将描述根据本发明构思的半导体封装件。

图1A图示了示出根据一些示例实施例的半导体封装件的截面图。图1B图示了示出图1A的部分I的放大视图。图1C图示了示出图1A的部分II的放大视图。图1D图示了示出图1A的部分III的放大视图。

参照图1A、图1B、图1C和图1D，半导体封装件可以是芯片堆叠封装件10。芯片堆叠封装件10可以包括第一半导体芯片100、第二半导体芯片200、第三半导体芯片300、焊接端子500和模制层400。

第一半导体芯片100可以是下半导体芯片。第一半导体芯片100可以包括或者可以是逻辑芯片、控制芯片或缓冲芯片。例如，第一半导体芯片100可以控制第二半导体芯片200和第三半导体芯片300。第一半导体芯片100可以具有第一厚度T1。第一厚度T1可以在从大约30μm至大约60μm的范围内。当第一厚度T1大于大约60μm时，芯片堆叠封装件10可能难以变得尺寸紧凑。当第一厚度T1小于大约30μm时，第一半导体芯片100可能由于第二半导体芯片200的重量而被损坏。

上半导体芯片可以设置在下半导体芯片上。上半导体芯片可以包括或者可以是第二半导体芯片200和第三半导体芯片300中的一者。例如，芯片堆叠封装件10可以包括多个上半导体芯片。第二半导体芯片200可以是第一上半导体芯片，而第三半导体芯片300可以是第二上半导体芯片。

多个第二半导体芯片200可以设置在第一半导体芯片100上。第二半导体芯片200可以垂直地堆叠在第一半导体芯片100的顶表面上。除非在本描述中另外特别限制，否则术语“垂直地”可以意味着“与第一半导体芯片100的顶表面大致垂直”。

第二半导体芯片200的类型可以与第一半导体芯片100的类型不同。例如，第二半导体芯片200可以是诸如动态随机存取存储器(DRAM)芯片的存储芯片。存储芯片可以包括高带宽存储器(HBM)芯片。第二半导体芯片200可以具有相同的存储容量，但是本发明构思不限于此。

第二半导体芯片200可以具有相同的尺寸，但是本发明构思不限于此。例如，第二半导体芯片200可以具有大致相同的宽度。例如，第二半导体芯片200可以具有彼此垂直对齐的侧壁。例如，第二半导体芯片200的侧壁可以彼此垂直对齐。第二半导体芯片200的宽度可以小于第一半导体芯片100的宽度。可以在与第一半导体芯片100的顶表面平行的方向上测量某个部件的宽度。短语“某些部件在厚度、尺寸、水平高度和/或宽度方面相同”可以包括在制造工艺期间可能发生的允许公差。

例如，当提及定向、布局、位置、形状、尺寸、组成、量或其他量度时，如本文所使用的诸如“相同”、“相等”、“平面”或“共面”的术语不一定意味着确切相同的定向、布局、位置、形状、尺寸、组成、量或其他量度，而是旨在包含例如由于制造工艺而可能出现的可接受变化内的几乎相同的定向、布局、位置、形状、尺寸、组成、量或其他量度。除非上下文或其他陈述另外指示，否则术语“大致”在本文中可以用于强调此含义。例如，描述为“大致相同”、“大致相等”或“大致平面”的项目可以是确切相同、相等或平面，或者可以在例如由于制造工艺而可能发生的可接受变化内相同、相等或平面。

第二半导体芯片200可以具有大致相同的厚度。例如，第二半导体芯片200中的每一个第二半导体芯片可以具有第二厚度T2。第二厚度T2可以小于第一厚度T1。第二厚度T2可以是第一厚度T1的大约0.4倍至大约0.95倍。例如，第二厚度T2可以是第一厚度T1的大约0.4倍至大约0.9倍。当第二厚度T2小于第一厚度T1的大约0.4倍时，第二半导体芯片200可能被损坏或难以搬运(handle)。在第二半导体芯片200的制造或交付期间可能发生对第二半导体芯片200的损坏。对第二半导体芯片200的损坏可以包括例如裂纹的产生。当第二厚度T2大于第一厚度T1的大约0.95倍时，芯片堆叠封装件10可能难以变得尺寸紧凑。根据一些示例实施例，因为第二厚度T2是第一厚度T1的大约0.4倍至大约0.95倍，所以可以防止第二半导体芯片200被损坏，并且芯片堆叠封装件10的尺寸可以变小。

第二厚度T2可以在从大约25μm至大约50μm的范围内。当第二厚度T2大于大约50μm时，芯片堆叠封装件10可能难以变得尺寸紧凑。当第二厚度T2小于大约25μm时，第二半导体芯片200可能容易被损坏并且可能难以搬运。根据一些示例实施例，因为第二厚度T2在从大约25μm至大约50μm的范围内，所以可以防止第二半导体芯片200被损坏，并且芯片堆叠封装件10的尺寸可以变小。

第三半导体芯片300可以设置在最上面的第二半导体芯片200上。例如，第二半导体芯片200可以介于第一半导体芯片100与第三半导体芯片300之间。

第三半导体芯片300的类型可以与第一半导体芯片100的类型不同。第三半导体芯片300的类型可以与第二半导体芯片200的类型相同。例如，第三半导体芯片300可以是诸如动态随机存取存储器(DRAM)芯片的存储芯片。第三半导体芯片300可以是高带宽存储芯片。第三半导体芯片300可以具有与第二半导体芯片200的存储容量相同的存储容量，但是本发明构思不限于此。

第三半导体芯片300可以具有与第二半导体芯片200的宽度大致相同的宽度。第三半导体芯片300可以具有与第二半导体芯片200的侧壁垂直对齐的侧壁。例如，第三半导体芯片300可以具有四个侧壁，并且第三半导体芯片300的四个侧壁中的每一个侧壁和第二半导体芯片200的对应侧壁可以共面。第三半导体芯片300的宽度可以小于第一半导体芯片100的宽度。

第三半导体芯片300可以具有第三厚度T3。第三厚度T3可以与第二厚度T2相同或大于第二厚度T2。因此，可以防止第三半导体芯片300由于外部冲击而被损坏。

第二半导体芯片200的数目和第三半导体芯片300的数目之和可以通过4n来表示，其中n是等于或大于3的自然数。例如，第二半导体芯片200的数目和第三半导体芯片300的数目之和可以是十二。与图1A所示的不同，第二半导体芯片200的数目和第三半导体芯片300的数目之和可以是16、20、24，或者不同地变化。

在堆叠第二半导体芯片200和第三半导体芯片300的工艺中，可以对第二半导体芯片200和第三半导体芯片300执行电连接检查。在这种情况下，可以通过使用满足标准规范的检查设备来执行电连接检查。标准规范可以是JEDEC(联合电子器件工程委员会)标准。检查设备可以用于每电连接检查检查四个半导体芯片。根据一些实施例，因为第二半导体芯片200的数目和第三半导体芯片300的数目之和满足表达式4n，例如4的倍数，所以有效地执行第二半导体芯片200和第三半导体芯片300的堆叠和检查工艺可以是有益的。

第三半导体芯片300可以是最上面的半导体芯片，并且芯片堆叠封装件10可以包括单个第三半导体芯片300。因此，第二半导体芯片的总数可以通过4n-1来表示，其中n是等于或大于3的自然数。

堆叠的第二半导体芯片200的数目越多，芯片堆叠封装件10的存储容量就越大。因为n是等于或大于3的自然数，所以芯片堆叠封装件10可以具有增加的存储容量。

一般而言，堆叠的第二半导体芯片200的数目越高，芯片堆叠封装件10的厚度越大。根据一些实施例，因为每个第二半导体芯片200的第二厚度T2是第一厚度T1的大约0.4倍至大约0.95倍，所以即使在堆叠的第二半导体芯片200的数目增加的情况下，芯片堆叠封装件10也可以变得尺寸紧凑。例如，可以满足给出大约500μm与大约1,000μm之间的范围作为第三半导体芯片300的顶表面与第一半导体芯片100的底表面之间的间隔/距离的条件。例如，可以给出大约500μm与大约850μm之间的范围作为第三半导体芯片300的顶表面与第一半导体芯片100的底表面之间的间隔/距离。因此，芯片堆叠封装件10可以具有高容量和紧凑性的特性。

下文将详细描述第一半导体芯片100和第二半导体芯片200的配置。

参照图1A和图1B，第一半导体芯片100可以包括第一半导体基板110、第一集成电路115、第一电路层120、第一芯片焊盘155和第一贯通结构150。第一半导体基板110可以包括半导体材料，诸如硅、锗或硅-锗。第一半导体基板110可以具有晶体结构。第一集成电路115可以设置在第一半导体基板110的一个表面上。该一个表面可以是第一半导体基板110的底表面110b。第一集成电路115可以包括例如晶体管。第一集成电路115可以包括逻辑电路。

第一电路层120可以设置在第一半导体基板110的底表面110b上。第一电路层120可以包括第一介电层121和第一布线结构123。第一介电层121可以设置在第一半导体基板110的底表面110b上并且可以覆盖第一集成电路115。第一介电层121可以包括硅基介电材料或者由硅基介电材料形成。硅基介电材料可以包括例如氧化硅、氮化硅、氮氧化硅和原硅酸四乙酯(TEOS)中的一种或更多种。第一电路层120可以具有与第一介电层121的顶表面和底表面之间的间隔/距离对应的厚度T12。第一介电层121可以包括多个堆叠层或者由多个堆叠层形成。当第一介电层121包括多个层时，第一电路层120的厚度T12可以对应于第一介电层121的最下层的底表面与第一介电层121的最上层的顶表面之间的间隔/距离。

第一布线结构123可以设置在第一介电层121中。第一布线结构123可以电连接到第一集成电路115。第一布线结构123中的每一个第一布线结构可以包括彼此电连接的第一线路部分和第一通路部分。例如，第一线路部分可以是水平延伸的导体图案，而第一通路部分可以是垂直延伸的导体图案。第一通路部分的宽度可以小于第一线路部分的宽度。在本说明书中，短语“电连接/耦接(couple)”可以包括直接连接/耦接或通过(一个或更多个)其他导电部件的间接连接/耦接。短语“电连接到半导体芯片”可以意味着“电连接到半导体芯片的集成电路”。

如本文所使用的，被描述为“电连接”的部件被配置为使得电信号能够从一个部件传送到另一个部件(尽管这种电信号可以在其被传送时在强度上衰减并且可以被选择性地传送)。

多个第一芯片焊盘155可以暴露在第一半导体芯片100的底表面上。例如，第一芯片焊盘155可以设置在第一电路层120的底表面上。第一芯片焊盘155可以通过第一布线结构123电连接到第一集成电路115。短语“部件耦接到芯片焊盘”可以意味着部件耦接到半导体芯片。第一芯片焊盘155可以包括金属，诸如铝。

第一贯通结构150可以设置在第一半导体基板110中并且可以穿透第一半导体基板110。第一贯通结构150可以进一步穿透第一电路层120的至少一部分。第一半导体芯片100可以包括多个第一贯通结构150。多个第一贯通结构150可以彼此横向间隔开。第一贯通结构150可以通过第一布线结构123电连接到第一芯片焊盘155和/或第一集成电路115。第一贯通结构150可以包括诸如铜、钛、钨或它们的任何合金的导电材料或者由诸如铜、钛、钨或它们的任何合金的导电材料形成。

第一半导体芯片100可以包括第一背面介电层130和第一接合焊盘165。第一背面介电层130可以设置在第一半导体基板110的顶表面110a上。顶表面110a可以与第一半导体基板110的底表面110b相反。第一背面介电层130可以包括有机介电材料或硅基介电材料或者由有机介电材料或硅基介电材料形成。第一接合焊盘165可以设置在第一半导体基板110的顶表面110a上并且可以电连接到对应的第一贯通结构150。与图1A和图1B所示的不同，第一接合焊盘165可以是再分布焊盘。例如，再分布图案(未示出)还可以相应地/分别地设置在第一接合焊盘165与第一贯通结构150之间，并且可以通过再分布图案相应地/分别地并电耦接到第一贯通结构150。在这种情况下，第一接合焊盘165中的至少一个第一接合焊盘可以不与电连接到其的第一贯通结构150垂直对齐。例如，一个或更多个第一接合焊盘165可以不与第一贯通结构150中的任一个第一贯通结构垂直交叠。第一接合焊盘165可以包括诸如铜或铝的金属或者由诸如铜或铝的金属形成。

与图1A和图1B所示的不同，第一集成电路115、第一电路层120和第一芯片焊盘155可以设置在第一半导体基板110的顶表面110a上，并且第一背面介电层130和第一接合焊盘165可以设置在第一半导体基板110的底表面110b上。

可以将第一半导体基板110的厚度T10与第一电路层120的厚度T12的比值定义为第一比值。第一比值可以在从大约1.7至大约7的范围内。因为第一比值等于或大于大约1.7，所以第一半导体基板110可以承受第二半导体芯片200的重量。因为第一比值等于或小于大约7，所以第一厚度T1可以不过度地增加。例如，因为第一比值等于或小于大约7，所以可以满足第一厚度T1等于或小于大约60μm的条件。

第一半导体基板110的厚度T10可以在从大约15μm至大约50μm的范围内。第一半导体基板110的厚度T10可以是第一半导体基板110的顶表面110a与底表面110b之间的间隔/距离。第一电路层120的厚度T12可以在从大约10μm至大约15μm的范围内。第一电路层120的厚度T12可以对应于第一半导体基板110的底表面110b与第一芯片焊盘155的顶表面之间的间隔/距离。

当第一半导体芯片100包括第一背面介电层130时，第一厚度Tl可以是第一电路层120的底表面与第一背面介电层130的顶表面之间的间隔/距离。当第一半导体芯片100不包括第一背面介电层130时，第一厚度T1可以是第一电路层120的底表面与第一半导体基板110的顶表面110a之间的间隔/距离。

参照图1A和图1C，第二半导体芯片200中的每一个第二半导体芯片可以包括第二半导体基板210、第二集成电路215、第二电路层220、第二芯片焊盘255和第二贯通结构250。第二半导体基板210可以包括诸如硅、锗或硅-锗的半导体材料或者由诸如硅、锗或硅-锗的半导体材料形成。第二半导体基板210可以具有晶体结构。第二集成电路215可以设置在第二半导体基板210的一个表面上。该一个表面可以是第二半导体基板210的底表面210b。第二集成电路215可以包括例如晶体管。第二集成电路215的类型可以与第一集成电路115的类型不同。例如，第二集成电路215可以包括存储电路。

第二电路层220可以设置在第二半导体基板210的底表面210b上。第二电路层220可以包括第二介电层221和第二布线结构223。第二介电层221可以设置在第二半导体基板210的底表面210b上并且可以覆盖第二集成电路215。第二介电层221可以包括硅基介电材料或者由硅基介电材料形成。第二介电层221可以包括多个堆叠层或者由多个堆叠层形成。当第二介电层221包括多个层时，第二电路层220可以具有与第二介电层221的最下层的底表面与第二介电层221的最上层的顶表面之间的间隔/距离对应的厚度T22。

第二布线结构223可以设置在第二介电层221中。第二布线结构223可以电连接到第二集成电路215。第二布线结构223可以包括第二线路部分和第二通路部分。例如，第二线路部分可以是水平延伸的导体图案，而第二通路部分可以是由垂直延伸的导体图案形成的贯通通路，并且一些第二通路部分可以将设置在不同的垂直水平高度的一些第二线路部分彼此电连接。一些第二通路部分可以将一些第二线路部分电连接到集成电路215和/或电连接到第二芯片焊盘255。一些第二线路部分可以将一些第二通路部分彼此电连接。

第二芯片焊盘255可以设置在第二电路层220的底表面上并且可以暴露在第二半导体芯片200的底表面上。第二芯片焊盘255可以彼此电隔离/分离。第二芯片焊盘255可以通过第二布线结构223电连接到第二集成电路215。第二芯片焊盘255可以包括诸如铝的金属或者由诸如铝的金属形成。

第二贯通结构250可以设置在第二半导体基板210中并且可以穿透第二半导体基板210。第二贯通结构250中的每一个第二贯通结构可以进一步穿透第二电路层220的至少一部分。第二贯通结构250可以通过第二布线结构223电连接到第二芯片焊盘255和/或第二集成电路215。第二贯通结构250可以包括诸如铜、钛、钨或它们的任何合金的导电材料或者由诸如铜、钛、钨或它们的任何合金的导电材料形成。

第二半导体芯片200可以包括第二背面介电层230和第二接合焊盘265。第二背面介电层230可以设置在第二半导体基板210的顶表面210a上。第二背面介电层230可以包括有机介电材料或硅基介电材料或者由有机介电材料或硅基介电材料形成。第二接合焊盘265可以设置在第二半导体基板210的顶表面210a上并且可以分别电连接到对应的第二贯通结构250。与图1A和图1C所示的不同，第二接合焊盘265可以是再分布焊盘。例如，一个或更多个第二接合焊盘265可以不与第二贯通结构250垂直交叠。例如，再分布图案(未示出)还可以设置在第二接合焊盘265与第二贯通结构250之间，并且第二接合焊盘265可以分别地/相应地通过再分布图案电连接到第二贯通结构250。第二接合焊盘265可以包括诸如铜或铝的金属或者由诸如铜或铝的金属形成。

第二半导体基板210可以具有小于第一半导体基板110的厚度T10的厚度T20。第二半导体基板210的厚度T20可以在从大约10μm至大约50μm的范围内。

第二电路层220的厚度T22可以是第一电路层120的厚度T12的大约80％至大约120％。第二电路层220的厚度T22可以在从大约10μm至大约15μm的范围内。第二电路层220的厚度T22可以对应于第二芯片焊盘255的顶表面与第二半导体基板210的底表面210b之间的间隔/距离。

可以将第二半导体基板210的厚度T20与第二电路层220的厚度T22的比值定义为第二比值。第二比值可以小于第一比值。例如，第二比值可以在从大约0.5至大约1.5的范围内。当第二比值等于或大于第一比值时，第二厚度T2可能过于大(例如，等于或大于大约50μm)。当第二比值大于大约1.5时，芯片堆叠封装件10可能难以变得尺寸紧凑。当第二比值小于0.5时，第二半导体芯片200可能容易被损坏或者可能难以搬运。根据一些实施例，因为满足第二比值在从大约0.5至大约1.5的范围内的条件，所以可以防止第二半导体芯片200被损坏，并且芯片堆叠封装件10的尺寸可以变小。

当第二半导体芯片200包括第二背面介电层230时，第二厚度T2可以是第二电路层220的底表面与第二背面介电层230的顶表面之间的间隔/距离。当第二半导体芯片200不包括第二背面介电层230时，第二厚度T2可以是第二电路层220的底表面与第二半导体基板210的顶表面210a之间的间隔/距离。

与图1A和图1C所示的不同，第二集成电路215、第二电路层220和第二芯片焊盘255可以设置在第二半导体基板210的顶表面210a上，并且第二背面介电层230和第二接合焊盘265可以设置在第二半导体基板210的底表面210b上。

参照图1A和图1D，第三半导体芯片300可以包括第三半导体基板310、第三集成电路315、第三电路层320和第三芯片焊盘355。第三半导体芯片300可以不包括例如穿过第三半导体基板310形成的贯通结构。例如，第三半导体芯片300可以不包括垂直穿透第三半导体基板310的导体贯通通路。第三半导体基板310可以包括例如硅、锗或硅-锗或者由例如硅、锗或硅-锗形成。第三集成电路315可以设置在第三半导体基板310的底表面310b上。第三集成电路315可以包括例如晶体管。第三集成电路315的类型可以与第一集成电路115的类型不同，并且可以与第二集成电路215的类型相同。例如，第三集成电路315可以包括存储电路。

第三电路层320可以设置在第三半导体基板310的底表面310b上。第三电路层320可以包括第三介电层321和第三布线结构323。第三介电层321可以设置在第三半导体基板310的底表面310b上并且可以覆盖第三集成电路315。第三介电层321可以包括硅基介电材料或者由硅基介电材料形成。第三介电层321可以包括多个堆叠层或者由多个堆叠层形成。当第三介电层321包括多个层时，第三电路层320可以具有与第三介电层321的最下层的底表面和第三介电层321的最上层的顶表面之间的间隔/距离对应的厚度T32。

第三布线结构323可以设置在第三介电层321中。第三布线结构323可以电连接到第三集成电路315。第三布线结构323可以包括第三线路部分和第三通路部分。例如，第三线路部分可以是水平延伸的导体图案，而第三通路部分可以是由垂直延伸的导体图案形成的贯通通路，并且一些第三通路部分可以将设置在不同的垂直水平高度的一些第三线路部分彼此电连接。一些第三通路部分可以将一些第三线路部分电连接到集成电路315和/或第三芯片焊盘355。一些第三线路部分可以将一些第三通路部分彼此电连接。

第三芯片焊盘355可以设置在第三电路层320的底表面上并且可以暴露在第三半导体芯片300的底表面上。第三芯片焊盘355可以通过第三布线结构323电连接到第三集成电路315。第三芯片焊盘355可以包括诸如铝的金属或者由诸如铝的金属形成。

第三半导体芯片300的顶表面上可以不单独设置接合焊盘。

由于第三半导体芯片300不包括贯通结构，所以可以省略用于第三半导体基板310的变薄工艺。可以以简化工艺制造第三半导体芯片300。第三半导体基板310的厚度T30可以大于第一半导体基板110的厚度T10。第三电路层320的厚度T32可以是第一电路层120的厚度T12的大约80％至大约120％。第三电路层320的厚度T32可以在例如从大约10μm至大约15μm的范围内。第三电路层320的厚度T32可以是第二电路层220的厚度T22的大约80％至大约120％。第三电路层320的厚度T32可以对应于第三半导体基板310的底表面310b与第三芯片焊盘355的顶表面之间的间隔/距离。

可以将第三半导体基板310的厚度T30与第三电路层320的厚度T32的比值定义为第三比值。第三比值可以大于第二比值。

返回参照图1A，焊接端子500可以设置在第一半导体芯片100的底表面上。可以通过焊接端子500向第一半导体芯片100发送外部电信号。焊接端子500可以是焊料球。或者，焊接端子500可以是导电柱。焊接端子500可以包括诸如焊接材料的金属或者由诸如焊接材料的金属形成。焊接材料可以包括锡(Sn)、银(Ag)、锌(Zn)或它们的任何合金。芯片堆叠封装件10可以包括多个焊接端子500，并且多个焊接端子500可以彼此横向间隔开。

第一凸块图案510可以介于第一半导体芯片100与最下面的第二半导体芯片200之间。第一凸块图案510可以彼此横向间隔开并且电隔离/分离。如图1A所示，第一凸块图案510可以相应地/分别地设置在第一接合焊盘165与第二芯片焊盘255之间并且电耦接到第一接合焊盘165和第二芯片焊盘255。第一凸块图案510中的每一个第一凸块图案可以是焊料球或柱。第一凸块图案510可以包括金属或焊接材料或者由金属或焊接材料形成。第一凸块图案510可以通过第一贯通结构150电连接到第一集成电路115和/或焊接端子500。

第二凸块图案520可以介于第二半导体芯片200之间。例如，第二半导体芯片200可以垂直堆叠在一起。例如，一个第二半导体芯片200可以设置在另一第二半导体芯片200上。如图1C所示，第二凸块图案520可以相应地/分别地耦接到第二半导体芯片200的第二接合焊盘265并且耦接到第二半导体芯片200的第二芯片焊盘255。第二凸块图案520中的每一个第二凸块图案可以是焊料球或柱。第二凸块图案520可以包括金属或焊接材料或者由金属或焊接材料形成。第二半导体芯片200可以通过第二凸块图案520、第一凸块图案510和第一贯通结构150电连接到第一半导体芯片100和焊接端子500。

第三凸块图案530可以介于第三半导体芯片300与最上面的第二半导体芯片200之间。如图1A和图1D所示，第三凸块图案530可以相应地/分别地并电耦接到第三芯片焊盘355和最上面的第二半导体芯片200的第二接合焊盘265。例如，第三凸块图案530中的每一个第三凸块图案可以接触和/或电连接到对应的第二接合焊盘265和对应的第三芯片焊盘255。第三凸块图案530中的每一个第三凸块图案可以是焊料球或柱。第三凸块图案530可以包括金属或焊接材料或者由金属或焊接材料形成。第三半导体芯片300可以通过第三凸块图案530、第二凸块图案520、第二贯通结构250、第一凸块图案510和第一贯通结构150电连接到第一半导体芯片100和焊接端子500。

将理解的是，当一个元件被称为“连接”或“耦接”到另一元件或位于另一元件“上”时，它能够直接连接或耦接到另一元件或者位于另一元件上，或者可以存在中间元件。相比之下，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。

第一底部填充层410可以设置在第一半导体芯片100与最下面的第二半导体芯片200之间的第一间隙中，从而封装/围绕第一凸块图案510。第二底部填充层420可以相应地设置在第二半导体芯片200之间的第二间隙中，从而封装/围绕第二凸块图案520。第三底部填充层430可以设置在最上面的第二半导体芯片200与第三半导体芯片300之间的第三间隙中，从而封装/围绕第三凸块图案530。第一底部填充层410、第二底部填充层420和第三底部填充层430可以包括诸如环氧基聚合物的介电聚合物或者由诸如环氧基聚合物的介电聚合物形成。或者，第一底部填充层410、第二底部填充层420和第三底部填充层430可以包括或可以是非导电膜(NCF)。

第一半导体芯片100可以在其顶表面上设置有覆盖第二半导体芯片200的侧表面和第三半导体芯片300的侧表面的模制层400。例如，模制层400可以围绕并接触第二半导体芯片200和第三半导体芯片300的侧壁。模制层400可以暴露第三半导体芯片300的顶表面。例如，模制层400的顶表面的水平高度可以与第三半导体芯片300的顶表面的水平高度大致相同。例如，模制层400的顶表面和第三半导体芯片300的顶表面可以共面。又例如，模制层400还可以覆盖第三半导体芯片300的顶表面。模制层400的侧壁可以与第一半导体芯片100的侧壁对齐。例如，模制层400的侧壁和第一半导体芯片100的侧壁可以共面。模制层400可以包括诸如环氧基聚合物的介电聚合物或者由诸如环氧基聚合物的介电聚合物形成。模制层400可以包括与第一底部填充层410、第二底部填充层420和第三底部填充层430的材料不同的材料或者由与第一底部填充层410、第二底部填充层420和第三底部填充层430的材料不同的材料形成。

与图1A至图1D所示的不同，可以省略第一底部填充层410、第二底部填充层420和第三底部填充层430，并且模制层400可以进一步延伸到第一半导体芯片100、第二半导体芯片100和第三半导体芯片300之间的间隙中。例如，模制层400可以进一步延伸到选自第一间隙、第二间隙和第三间隙中的至少一个间隙中。在这种情况下，模制层400可以封装/围绕并接触第一凸块图案510、第二凸块图案520和第三凸块图案530。

图2图示了示出根据一些示例实施例的半导体封装件的截面图。图2所图示的实施例包括与上述实施例相同的元件/部件，并且为了简洁，可以在下面的描述中省略重复的描述。

参照图2，半导体封装件可以是芯片堆叠封装件11。芯片堆叠封装件11可以包括第一半导体芯片100、第二半导体芯片200、第三半导体芯片300、焊接端子500和模制层400。第一半导体芯片100、第二半导体芯片200、第三半导体芯片300、焊接端子500和模制层400可以与上面参照图1A至图1D讨论的那些大致相同。相比之下，第二半导体芯片200的数目和第三半导体芯片300的数目之和可以是16。第二半导体芯片200的数目可以通过4n-1来表示，其中n是四。

芯片堆叠封装件11还可以包括选自第一凸块图案510、第二凸块图案520、第三凸块图案530、第一底部填充层410、第二底部填充层420和第三底部填充层430中的至少一者。

图3图示了示出根据一些示例实施例的半导体封装件的截面图。

参照图3，半导体封装件可以包括外部端子950、封装基板900、内插式(interposer)基板800、内插式凸块850、芯片堆叠封装件10和半导体器件600。

封装基板900可以是具有电路图案的印刷电路板(PCB)。封装基板900可以包括介电基层910、基板焊盘925和内部线路905。介电基层910可以包括多个堆叠层。或者，介电基层910可以是单个层。基板焊盘925可以暴露在封装基板900的顶表面上。内部线路905可以设置在介电基层910中并且可以电耦接到对应的基板焊盘925。内部线路905可以包括水平延伸的导电线路图案和垂直延伸的通路图案。短语“电耦接到封装基板900”可以意味着“电耦接到封装基板900的内部线路905中的至少一条内部线路”。基板焊盘925和内部线路905可以包括诸如铜、铝、钨和钛中的一种或更多种的金属或者由诸如铜、铝、钨和钛中的一种或更多种的金属形成。

外部端子950可以设置在封装基板900的底表面上。可以通过外部端子950向封装基板900发送外部电信号。外部端子950可以是焊料球、柱、凸块、或它们的组合。外部端子950可以包括诸如焊接材料的金属或者由诸如焊接材料的金属形成。

内插式基板800可以设置在封装基板900上。内插式基板800可以包括基层810、导电焊盘825和导电线路805。基层810可以包括介电材料或者由介电材料形成。基层810可以包括多个层或者由多个层形成。导电焊盘825可以暴露在内插式基板800的顶表面上。导电线路805可以设置在内插式基板800的基层810中并且可以电耦接到对应的导电焊盘825。导电线路805可以包括水平延伸的导电图案和垂直延伸的导电通路。在本说明书中，短语“电连接/耦接到内插式基板800”可以意味着“电连接/耦接到内插式基板800的导电线路805中的至少一条导电线路”。导电焊盘825和导电线路805可以包括诸如铜、铝、钨和钛中的一种或更多种的金属或者由诸如铜、铝、钨和钛中的一种或更多种的金属形成。

内插式凸块850可以介于封装基板900与内插式基板800之间并且电耦接到封装基板900和内插式基板800。例如，内插式凸块850可以设置在对应的基板焊盘925上并且电耦接到对应的基板焊盘925。例如，内插式凸块850可以接触相应的基板焊盘925。内插式凸块850中的每一个内插式凸块可以是焊料球、凸块或柱。内插式凸块850可以包括诸如焊接材料的金属或者由诸如焊接材料的金属形成。内插式凸块850的节距P2可以小于外部端子950的节距P3。例如，内插式凸块850可以是内插式端子或焊接端子。

芯片堆叠封装件10可以设置在内插式基板800的顶表面上。如上面所讨论的，芯片堆叠封装件10可以包括焊接端子500、第一半导体芯片100、第二半导体芯片200和第三半导体芯片300。芯片堆叠封装件10还可以包括模制层400。例如，关于图1A至图1D的示例所讨论的芯片堆叠封装件10可以安装在内插式基板800的顶表面上。或者，图2的芯片堆叠封装件11可以安装在内插式基板800的顶表面上。相异地，第二半导体芯片200的数目可以通过4n-1来表示，其中n是等于或大于五的自然数。焊接端子500可以电耦接到对应的导电焊盘825，并且芯片堆叠封装件10可以电连接到内插式基板800。焊接端子500的节距P1可以小于内插式凸块850的节距P2。焊接端子500的节距P1可以小于外部端子950的节距P3。

半导体器件600可以安装在内插式基板800的顶表面上。半导体器件600可以与芯片堆叠封装件10横向间隔开。第四凸块图案640可以介于内插式基板800与半导体器件600之间并且电耦接到内插式基板800和半导体器件600。例如，半导体器件600可以通过一条或更多条金属线路(例如，导电线路805)电耦接到芯片堆叠封装件10或封装基板900。

半导体器件600可以是第四半导体芯片。第四半导体芯片可以是逻辑芯片。第四半导体芯片的类型可以与第一半导体芯片100的类型不同。例如，第四半导体芯片可以具有与第一半导体芯片100的功能不同的功能。半导体器件600可以是例如专用集成电路(ASIC)芯片或应用处理器(AP)芯片。ASIC芯片可以包括专用集成电路(ASIC)。或者，半导体器件600可以包括或者可以是中央处理单元(CPU)或图形处理单元(GPU)。第一半导体芯片100和半导体器件600可以通过内插式基板800的导电线路805彼此电连接。

半导体封装件还可以包括选自第一底部填充图案471和第二底部填充图案472中的至少一个底部填充图案。第一底部填充图案471可以介于内插式基板800与芯片堆叠封装件10之间，从而封装/围绕焊接端子500。第二底部填充图案472可以介于内插式基板800与半导体器件600之间，从而封装/围绕第四凸块图案640。第一底部填充图案471和第二底部填充图案472可以包括介电聚合物或者由介电聚合物形成。

图4A图示了示出根据一些示例实施例的半导体封装件的俯视图。图4B图示了沿着图4A的线IV-IV'截取的截面图。

参照图4A和图4B，半导体封装件可以包括外部端子950、封装基板900、内插式基板800、多个芯片堆叠封装件10和半导体器件600。

多个芯片堆叠封装件10可以安装在内插式基板800的顶表面上。芯片堆叠封装件10可以彼此横向间隔开。例如，芯片堆叠封装件10中的每一个芯片堆叠封装件可以与关于图1A至图1D的示例所讨论的芯片堆叠封装件大致相同。与图4B所示的不同，芯片堆叠封装件10中的至少一个芯片堆叠封装件可以包括其数目通过4n-1来表示的第二半导体芯片200，其中n是等于或大于四的自然数。

半导体器件600可以设置在芯片堆叠封装件10之间。半导体器件600可以与芯片堆叠封装件10横向间隔开。芯片堆叠封装件10中的每一个芯片堆叠封装件可以通过内插式基板800电连接到半导体器件600。

半导体封装件还可以包括模制图案490。模制图案490可以设置在内插式基板800的顶表面上，并且可以覆盖芯片堆叠封装件10的侧壁和半导体器件600的侧壁。

与图4B所示的不同，芯片堆叠封装件10的数目可以不同地改变。例如，半导体封装件可以包括两个芯片堆叠封装件10、六个芯片堆叠封装件10或八个芯片堆叠封装件10，但是本发明构思不限于此。

根据本发明构思，半导体封装件可以包括垂直堆叠在下半导体芯片(例如，第一半导体芯片)上的多个上半导体芯片(例如，第二半导体芯片和第三半导体芯片)。上半导体芯片的数目可以通过4n来表示，其中n是等于或大于三的自然数。因此，半导体封装件可以具有高容量特性。

上半导体芯片的厚度可以是下半导体芯片的厚度的大约0.4倍至大约0.95倍。因此，上半导体芯片可以易于搬运，并且芯片堆叠封装件的尺寸可以变小。

本发明构思的详细描述不应当被解释为限于本文阐述的实施例，并且本发明构思旨在在不脱离本发明构思的精神和范围的情况下涵盖本发明的各种组合、修改和变化。