一种绝缘栅场效应管及其制造方法

技术领域

本公开涉及半导体器件领域，特别是涉及一种绝缘栅场效应管及其制造方法。

背景技术

宽禁带半导体材料具有高的禁带宽度、高的饱和电子漂移速度、高的击穿强度、低的介电常数等特点。这些特点使得宽禁带半导体材料在半导体器件中的应用越来越广，以使半导体器件在高温、高频、高功率等场合得到应用。例如功率在1kW～500kW之间、工作频率在10kHz～100MHz之间的场景，特别是一些对于能量效率和空间尺寸要求较高的领域，如电动汽车车载充电机与电驱系统、充电桩、光伏微型逆变器、高铁、智能电网、工业级电源等领域，基于宽禁带半导体材料的半导体器件都得到了发展。

宽禁带半导体材料的半导体器件可应用在例如1200V以上电压的工作场景中。半导体器件本身的可靠性受到了较大的考验。

发明内容

本公开实施方式提供一种绝缘栅场效应管，包括：复合衬底，具有第一掺杂特性；第一外延层，具有第二掺杂特性，位于复合衬底的一侧；掺杂层，位于第一外延层背离复合衬底的一侧，掺杂层包括第一掺杂区和第二掺杂区，第一掺杂区具有第一掺杂特性，第二掺杂区具有第二掺杂特性；栅极，贯穿第一外延层并延伸入复合衬底，栅极位于第一掺杂区背离第二掺杂区的一侧；绝缘层，位于栅极与第一外延层之间并位于栅极与复合衬底之间；以及介电层，位于栅极与复合衬底之间且位于栅极与绝缘层之间。

如此设置，通过在栅极与复合衬底之间设置介电层，可降低绝缘层底部附近的最大电场，该沟槽型的绝缘栅场效应管可具有更高的阻断能力和长久可靠性，可对绝缘层进行很好的保护。

在一些实施方式中，复合衬底包括衬底和第二外延层，第二外延层位于衬底朝向第一外延层的一侧；栅极延伸入第二外延层。

如此设置，深沟槽型的栅极能够增加横向耗尽层，使得该绝缘栅场效应管的阻断能力较好，击穿电压较高。此外可利用衬底实现与金属电极的良好接触。

在一些实施方式中，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂；第一外延层的掺杂成分包括第二外延层的掺杂成分。

如此设置，复合衬底、第一外延层至第一掺杂区可形成NPN型结构，继而在栅极的作用下可在电路中实现场效应晶体管的作用。

在一些实施方式中，介电层的介电常数大于八。

如此设置，介电常数大于八的介电层能有效降低电场强度，继而该绝缘栅场效应管能确保其阻断能力和使用寿命。

在一些实施方式中，介电层的材料包括氧化铝和氧化铪中的至少一种；复合衬底的材料包括碳化硅。

如此设置，碳化硅材料的绝缘栅场效应管能够用于一定电压等级的工作环境，而前述材料的介电层能保证绝缘栅场效应管在该工作环境中的性能。

本公开实施方式在另一方面提供一种用于制造绝缘栅场效应管的方法，该方法包括：形成位于沟槽内的预制绝缘层并保留第一沟槽空间，预制绝缘层沿沟槽的壁面延展，其中，沟槽依次贯穿掺杂层及第一外延层、并延伸入具有第一掺杂特性的复合衬底，第一外延层具有第二掺杂特性，掺杂层包括具有第一掺杂特性的第一掺杂区和具有第二掺杂特性的第二掺杂区，且沟槽位于第一掺杂区背离第二掺杂区的一侧；形成位于第一沟槽空间的预制介电层并保留第二沟槽空间，预制介电层沿第一沟槽空间的壁面延展；通过去除预制介电层的位于第一外延层处和位于掺杂层处的浅槽介电部，形成介电层；通过去除预制绝缘层的位于第一外延层处和位于掺杂层处的前段浅槽绝缘部，形成深槽绝缘部；以及形成栅极，其中，介电层和深槽绝缘部位于栅极与复合衬底之间。

如此设置，可在栅极层与复合衬底之间设置介电层，并且该介电层位于栅极和绝缘层之间。

在一些实施方式中，形成预制绝缘层的步骤还包括：形成覆盖掺杂层的外部绝缘层；形成介电层的步骤还包括：形成位于第二沟槽空间的保护介质层；及对保护介质层和预制介电层进行第一刻蚀工艺，其中，在第一刻蚀工艺的条件下，预制介电层与预制绝缘层的刻蚀选择比大于十；形成深槽绝缘部的步骤包括：进行第二刻蚀工艺，其中，在第二刻蚀工艺的条件下，预制绝缘层与介电层的刻蚀选择比大于十。

如此设置，通过分步刻蚀，可以保护掺杂层等不被刻蚀步骤影响，又能保证介电层和深槽绝缘层均被刻蚀到位。该绝缘栅场效应管具有较好的质量和使用性能。

在一些实施方式中，进行第二刻蚀工艺的步骤中，施加偏置电压于复合衬底，偏置电压在-20V至0V的范围内，并且控制刻蚀气体的压强，压强在1Pa至5Pa的范围内。

如此设置，有助于获得良好的刻蚀效果，保证了对前段浅槽绝缘部的横向刻蚀，并可控制前段浅槽绝缘部与掺杂层外侧的绝缘部在一定程度上基本实现同步刻蚀。

在一些实施方式中，在形成栅极的步骤之前，方法还包括：通过氧化工艺形成后段浅槽绝缘部；在形成栅极的步骤之后，方法还包括：通过生长工艺形成预制绝缘盖；对预制绝缘盖进行图案化处理，形成绝缘盖，其中，绝缘盖位于栅极背离复合衬底的一侧并覆盖栅极。

如此设置，深槽绝缘部、浅槽绝缘部及绝缘盖可构成包围栅极的绝缘层，避免栅极与第一外延层等结构电性连接，保证栅极的功能。

在一些实施方式中，该方法还包括：形成预制外延层，预制外延层位于衬底的一侧，预制外延层具有第一掺杂特性；自预制外延层背离衬底的一侧进行离子注入，形成预制第一外延层，并得到位于预制第一外延层和衬底之间的第二外延层，预制第一外延层具有第二掺杂特性；及自预制第一外延层背离衬底的一侧进行离子注入，形成掺杂层，并得到位于掺杂层和第二外延层之间的第一外延层。

如此设置，该步骤可一次形成足够厚度的半导体层，继而通过离子注入形成所需的各功能区。该工艺过程较为简洁。

附图说明

图1为本公开实施方式提供的用于制造绝缘栅场效应管的方法的流程框图；

图2为本公开实施方式中生长预制外延层后的半导体结构的结构示意图；

图3为本公开实施方式中形成第二外延层后的半导体结构的结构示意图；

图4为本公开实施方式中形成第一外延层后的半导体结构的结构示意图；

图5为本公开实施方式中形成沟槽后的半导体结构的结构示意图；

图6为本公开实施方式中形成预制介电层后的半导体结构的结构示意图；

图7为本公开实施方式中形成预制保护介质层后的半导体结构的结构示意图；

图8为本公开实施方式中形成保护介质层后的半导体结构的结构示意图；

图9为本公开实施方式中形成介电层后的半导体结构的结构示意图；

图10为本公开实施方式中形成深槽绝缘层后的半导体结构的结构示意图；

图11为本公开实施方式中去除残留介质层后的半导体结构的结构示意图；

图12为本公开实施方式中经过氧化步骤后的半导体结构的结构示意图；

图13为本公开实施方式中形成栅极后的半导体结构的结构示意图；

图14为本公开实施方式中形成预制绝缘盖后的半导体结构的结构示意图；

图15为本公开实施方式中形成电极后的半导体结构的结构示意图；

图16为本公开实施方式中形成第二外延层后的半导体结构的结构示意图；

图17为本公开实施方式中形成预制外延层后的半导体结构的结构示意图。

附图标记：1、衬底；2、预制外延层；20、第二外延层；3、预制第一外延层；30、第一外延层；4、掺杂层；5、第二掺杂区；6、第一掺杂区；7、沟槽；701、第二沟槽空间；8、预制绝缘层；9、预制介电层；10、预制保护介质层；11、保护介质层；12、介电层；13、残留介质层；14、深槽绝缘部；15、后段浅槽绝缘部；16、栅极；17、预制绝缘盖；170、绝缘盖；18、第一电极；19、第二电极；100、绝缘栅场效应管。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

本文中附图所示的结构尺寸并不代表实际的尺寸，实际生产时可能根据需要而调整。本文中使用的方位词“上”、“下”、“左”、“右”等指代的是图中的方位，除非明确表示，否则不应视为对产品在实际使用时的限制。

本文中的第一、第二、第三等仅用于区分相同的特征，可以理解地，本文中的第一外延层也可被称第二外延层，第二外延层也可被称作第一外延层。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

图1示出了本公开实施方式提供一种制造绝缘栅场效应管的方法。该方法1000可用于制造绝缘栅场效应管，也可称为金属氧化物半导体场效应晶体管(MOSFET)。如图1所示，该方法1000包括下述步骤。

步骤S101，形成位于沟槽内的预制绝缘层并保留第一沟槽空间。应当理解，该沟槽可以是预制于半导体结构内的。该预制绝缘层可沿沟槽的壁面延展，继而可覆盖该半导体结构。本公开实施例中的“层”概念，在没有特别定义的情况下，应当理解为一个延展的结构，其可以不仅在平面延展，并且其厚度不必要被限制为完全均匀地。

步骤S102，形成位于第一沟槽空间的预制介电层并保留第二沟槽空间。该预制介电层可沿第二沟槽空间的壁面延展，并可覆盖预制绝缘层。可认为该预制介电层包括位于半导体结构的预制衬底处的介电层和待去除部分。

步骤S103，形成介电层。具体地，可通过去除预制介电层的待去除部分而存留该介电层。

步骤S104，形成深槽绝缘部。具体地，可通过去除预制绝缘层的其余部分而存留该深槽绝缘部。可认为原沟槽内空余部分为第三沟槽空间。

步骤S105，形成栅极。栅极位于原沟槽内，例如位于第三沟槽空间内。

本公开实施方式提供的制造绝缘栅场效应管的方法，可在栅极与深槽绝缘部之间、也是在栅极与衬底之间形成有介电层。在栅极被施加电压时，该介电层可有效地降低深槽绝缘部承受的电场，防止栅极与衬底之间被击穿。

示例性地，该半导体结构的材料包括碳化硅(SiC)。碳化硅的临界击穿电场是硅的十倍。相比于传统的硅基半导体，碳化硅材料的半导体结构中，外延层厚度可缩减到十分之一，漂移区掺杂量高出两个数量级，比导通电阻(Ron,sp)减小两、三个数量级。碳化硅单极型器件具有高击穿电压、低比导通电阻、高开关速度和低开关损耗的优点。

示例性地，该方法1000还包括步骤S106：形成浅槽绝缘部。该步骤S106可在形成栅极的步骤之前，并在步骤S104之后。该方法还包括步骤S107：形成绝缘盖。深槽绝缘部、浅槽绝缘部及绝缘盖可连接为一体，以包围栅极使栅极与半导体结构电性绝缘。

制造绝缘栅场效应管的方法1000可包括形成半导体结构的步骤。在示例性地实施方式中，可在衬底1的一侧形成预制外延层2，可得到如图2所示的结构。衬底1的材料可包括碳化硅。可通过各类化学气相沉积工艺例如包括气相外延工艺(VPE)预制外延层2，可得到较厚的预制外延层2。可进行原位掺杂，使得预制外延层2具有第一掺杂特性。示例性地，第一掺杂特性指N型掺杂。衬底1可具有第一掺杂特性，示例性地，衬底1的掺杂浓度高于预制外延层2的掺杂浓度。

示例性地，可对预制外延层2进行第一次离子注入工艺。具体地，可自预制外延层2背离衬底1的一侧进行离子注入，得到如图3所述的结构。预制外延层2被离子注入的部分被形成为预制第一外延层3，靠近衬底1的部分则存留为第二外延层20。预制第一外延层3具有第二掺杂特性。示例性地，第二掺杂特性指P型掺杂，第一次离子注入工艺可以注入例如铝离子。第二外延层20和衬底1可整体视为复合衬底。

示例性地，可自预制第一外延层3背离衬底1的一侧对预制第一外延层3进行第二次离子注入工艺。具体地，第二次离子注入工艺可以进行分区注入，以形成分区的掺杂层4，即得到如图4所示的结构。预制第一外延层3被离子注入的部分形成为掺杂层4，预制第一外延层3中更靠近衬底1的部分则存留为第一外延层30。第一外延层30可以为P型阱区。掺杂层4包括第一掺杂区6和第二掺杂区5。第一掺杂区6可以为通过N型离子注入形成的N型重掺杂区，第二掺杂区5可以为通过P型离子注入形成的P型重掺杂区。

示例性地，图4中半导体结构可包括沿Y轴方向依次堆叠的衬底1、第二外延层20、第一外延层30及掺杂层4；另一方面，该半导体结构包括沿X轴方向并列的第一功能区A和第二功能区B。第一功能区A的结构和第二功能区B的结构可大致对称。例如可认为第一功能区A内设置的第二掺杂区5与第二功能区B内设置的第二掺杂区5可对称设置，二者之间设置有第一掺杂区6。

制造绝缘栅场效应管的方法1000可包括形成沟槽7的步骤，可得到如图5所示的结构。沟槽7贯穿掺杂层和第一外延层30，并延伸入第二外延层20。沟槽7可未延伸入衬底1。图5所示的结构中，沟槽7位于第一掺杂区6的背离第二掺杂区5的一侧。可利用干法刻蚀形成沟槽7。形成沟槽7的步骤之后，可在沟槽中形成栅极结构。

示例性地，形成位于沟槽7内的预制绝缘层8并保留第一沟槽空间(未标示)，之后可形成位于第一沟槽空间的预制介电层9并保留第二沟槽空间701，可得到如图6所示的结构。预制绝缘层8沿原沟槽7的壁面延展并覆盖掺杂层4，预制介电层9覆盖预制绝缘层8并随形延展。可将预制绝缘层8的覆盖掺杂层4的部分称为外部绝缘层。可利用化学气相沉积等方式形成预制绝缘层8和预制介电层9，示例性地，预制绝缘层8的材料包括二氧化硅，预制介电层9的材料包括三氧化二铝。

在一些示例性实施方式中，步骤S103包括形成保护介质层11(图8)的步骤。具体地，可先形成预制保护介质层10，得到如图7所示的结构。预制保护介质层10可填满第二沟槽空间701并覆盖预制介电层9。之后可去除预制保护介质层10的位于原第二沟槽空间701之外的部分，例如通过刻蚀方式，形成保护介质层10。如图8所示，保护介质层11沿Y轴方向的投影覆盖预制介电层9的一部分，并暴露另一部分。保护介质层11的材料可包括光刻胶及聚酰亚胺中的至少一种。

对保护介质层11和预制介电层9进行第一刻蚀工艺，如图9所示，所得到的结构中，介电层12的顶面可低于第二外延层20的顶面。在第一刻蚀工艺的条件下，预制介电层9与预制绝缘层8的刻蚀选择比大于十。示例性地，预制介电层9与保护介质层11的刻蚀选择比大于一。预制绝缘层8可保护掺杂层4和第一外延层30。保护介质层11在第一刻蚀工艺后还剩余有残留介质层13，可避免介电层12的底部在第一刻蚀工艺中被刻蚀。如图9所示，可认为高于介电层12的区域为浅槽区域C，介电层12沿Y轴方向对应的区域可认为是深槽区域D。深槽区域D位于浅槽区域C之下。

示例性地，第一刻蚀工艺可利用电耦合等离子体(ICP)实现干法刻蚀。例如利用氯化硼(BCl

步骤S104可包括：在步骤S103之后，进行第二刻蚀工艺，可得到如图10所示的结构。在第二刻蚀工艺的条件下，预制绝缘层8与介电层12的刻蚀选择比大于十。

示例性地，可利用六氟化硫(SF

可去除残留介质层13，得到如图11所示的结构。第二外延层20的一部分、第一外延层30及第一掺杂区6可暴露于原先的沟槽7。

可对图11所示结构进行氧化工艺形成后段浅槽绝缘部15，得到如图12所示的结构。掺杂层4的顶面也可被氧化。后段浅槽绝缘部15的材料包括氧化硅(例如包括SiO

示例性地，步骤S105包括沉积形成预制栅极；回刻该预制栅极，形成栅极16，可得到如图13所示的结构。栅极16的顶面可低于掺杂层4。栅极16的材料可包括多晶硅。如图13所示，介电层12和深槽绝缘部14位于栅极16与复合衬底的第二外延层20之间。

示例性地，该方法1000还包括形成绝缘盖170(图15)的步骤。具体地，可先通过生长工艺形成预制绝缘盖17，得到如图14所示的结构；然后对预制绝缘盖17进行图案化处理，形成绝缘盖170，得到如图15所示的绝缘栅场效应管100。可选地，可利用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或者原子层沉积(ALD)形成预制绝缘盖17。继而可利用掩膜对预制绝缘盖17进行图案化处理。绝缘盖170位于栅极16背离复合衬底的一侧并可覆盖栅极16。

可在掺杂层4背离第一外延层30的一侧形成第一电极18，还在衬底1背离第一外延层30的一侧形成第二电极19。第一电极18与掺杂层4可实现欧姆接触，第二电极19与衬底1可实现欧姆接触。

在另一些实施方式中，参考图16，为了形成预制半导体结构，可在衬底1上形成第二外延层20，该第二外延层20可通过外延生长工艺形成，并且可通过例如原位掺杂实现第一掺杂特性。参考图17，可在第二外延层20上通过外延生长工艺形成预制第一外延层3，并可通过例如原位掺杂实现第二掺杂特性。

本公开实施方式提供的制造绝缘栅场效应管的方法，通过两步去除工艺，形成了位于栅极和深槽绝缘部之间的介电层。保护了深槽绝缘部，并保证了栅极对第一外延层及第二外延层的场效应。

如图15所示，本公开实施方式提供一种绝缘栅场效应管100。可以理解，后续仍可对绝缘栅场效应管100继续加工，例如引出栅极16以接入电路。该绝缘栅场效应管100包括复合衬底、第一外延层30、掺杂层4、栅极16、绝缘层以及介电层12。

示例性地，复合衬底包括衬底1和第二外延层20。绝缘栅场效应管100可包括第一电极18和第二电极19，继而如图15所示，该绝缘栅场效应管100可包括依次堆叠的第二电极19、衬底1、第二外延层20、第一外延层30、掺杂层4及第一电极18。衬底1可为N型衬底，第二外延层20可为N型外延层，第一外延层30可为P阱区。掺杂层4包括具有N型重掺杂的第一掺杂区6及具有P型重掺杂的第二掺杂区5，其中第二掺杂区5位于第一掺杂区6背离栅极16的一侧。

栅极16贯穿第一外延层30并延伸入掺杂层4和第二外延层20。栅极16可被绝缘层包围，例如后段浅槽绝缘部15可位于栅极16与第一外延层30之间及与掺杂层4的第一掺杂区6之间，深槽绝缘部14可位于栅极16与第二外延层20之间，绝缘盖170可位于栅极16与第一电极18之间。绝缘栅场效应管100的结构可被称为氧化物旁路超结MOSFET(Oxide-Bypassed Superjunction MOSFET，OB SJ MOSFET)。栅极16的场效应作用有助于N漂移区的横向耗尽，深槽绝缘部14可维持高阻断电压区域。

在绝缘栅场效应管100基于碳化硅材料的情况下，根据高斯定理，可知：

ε

其中，碳化硅的介电常数ε

本公开实施方式提供的绝缘栅场效应管100中设置介电层12，可知：

ε

其中，介电层12的介电常数ε

在另一些实施方式中，绝缘栅场效应管可基于其他半导体材料并设置该介电层，仍可提升可靠性。绝缘栅场效应管的材料可包括例如硅、锗、硅锗、氮化镓等。

示例性地，复合衬底包括衬底1和第二外延层20。栅极16延伸入第二外延层20。衬底1的掺杂浓度可大于第二外延层20的掺杂浓度，这有助于降低导通电阻，并提升衬底1与第二电极19的电性连接效果。

示例性地，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂。第一外延层30的掺杂成分可包括第二外延层20的掺杂成分。在另一些实施方式中，第一外延层30的掺杂成分可不包括第二外延层20的掺杂成分。

示例性地，介电层12的介电常数大于八。可选地，介电层12的材料包括氧化铝和氧化铪中的至少一种。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

可以使用上述各种形式的流程，还可重新排序、增加或删除步骤。本公开实施例中记载的各步骤可以并行地执行，也可顺序地执行，也可以不同的次序执行，只要能够实现本公开实施例提供的技术方案所期望的结果，本文在此不进行限制。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。