半导体元件的制备方法

技术领域

本申请案主张美国第17/678,212及17/678,407号专利申请案的优先权(即优先权日为“2022年2月23日”)，其内容以全文引用的方式并入本文中。

本公开关于一种半导体元件的制备方法。特别是有关于一种具有可编程设计结构的半导体元件的制备方法。

背景技术

半导体元件用于各种电子应用，如个人电脑、移动电话、数码相机及其他电子装置。半导体元件的尺寸正在不断缩小，以满足日益增长的计算能力的需求。然而，在缩小尺寸的过程中出现各种问题，而且这种问题在不断增加。因此，在实现提高品质、产量、性能及可靠性以及降低复杂性方面仍然存在挑战。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一个方面提供一种半导体元件，包括一基底；一隔离层，设置于该基底中，并定义该基底的一主动区，其中该主动区包括一晶体管部分及从该晶体管部分延伸出的一可编程设计部分；一栅极结构，设置于该晶体管部分上；一漏极区，设置于该可编程设计部分及该晶体管部分中，并与该栅极结构相邻；一源极区，设置于该晶体管部分中，与该栅极结构相邻，并与该漏极区相对，该栅极结构介于该两者之间；一中间绝缘层，设置于该可编程设计部分上；以及一上部导电层，设置于该中间绝缘层上。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计结构。

本公开的另一个方面提供一种半导体元件，包括一基底；一隔离层，设置于该基底中，并定义该基底的一主动区，其中该主动区包括一晶体管部及从该晶体管部分延伸出的一可编程设计部分；一埋入式栅极结构，设置于该晶体管部分中；一漏极区，设置于该可编程设计部分及该晶体管部分中，并与该埋入式栅极结构相邻；一源极区，设置于该晶体管部分中，与该埋入式栅极结构相邻，并与该漏极区相对，该埋入式栅极结构介于该两者之间；一中间绝缘层，设置于该可编程设计部分上；一上部导电层，设置于该中间绝缘层上。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计结构。

本公开的另一个方面提供一种半导体元件的制备方法，包括提供一基底；在该基底中形成一隔离层以定义该基底的一主动区，其中该主动区包括一晶体管部分及从该晶体管部分延伸出的一可编程设计部分；在该晶体管部分上形成一栅极结构；在该可编程设计部分及该晶体管部分中形成一漏极区，并与该栅极结构相邻；在该晶体管部分中形成一源极区，与该栅极结构相邻，并与该漏极区相对；在该可编程设计部分上形成一中间绝缘层；以及在该中间绝缘层上形成一上部导电层。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计结构。

本公开的另一个方面提供一种半导体元件的制备方法，包括提供一基底；在该基底中形成一隔离层，以定义该基底的一主动区，其中该主动区包括一晶体管部分及从该晶体管部分延伸出的一可编程设计部分；在该晶体管部分中形成一埋入式栅极结构；在该可编程设计部分及该晶体管部分中形成一漏极区，并与该埋入式栅极结构相邻；在该晶体管部分中形成一源极区，与该埋入式栅极结构相邻，并与该漏极区相对；在该可编程设计部分上形成一中间绝缘层；以及在该中间绝缘层上形成一上部导电层。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计结构。

由于本公开的半导体元件的设计，可编程设计结构将与栅极结构相关的漏极区整合为可编程设计结构的下部导体，因此可以减少可编程设计结构的占用面积。因此，更多的面积可用于其他复杂的功能单元或更多的可编程设计结构。因此，半导体元件的性能可以得到改善。此外，与可编程设计结构相关的栅极结构也可作为隔离晶体管，将高编程设计电压与相邻元件隔离。因此，可以减少高编程设计电压对相邻元件的损害(例如，源自高编程设计电压的泄漏电流)。因此，半导体元件的可靠性可以得到改善。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。

图1是流程图，例示本公开一个实施例的半导体元件的制备方法。

图2是顶视图，例示本公开一个实施例的中间半导体元件。

图3至图6是沿图2的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件的部分制备流程。

图7是顶视图，例示本公开一个实施例的中间半导体元件。

图8至图11是沿图7的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件的部分制备流程。

图12是顶视图，例示本公开一个实施例的中间半导体元件。

图13及图14是沿图12的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件的部分制备流程。

图15是顶视图，例示本公开一个实施例的中间半导体元件。

图16至图21是沿图15的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件的部分制备流程。

图22是顶视图，例示本公开一个实施例的中间半导体元件。

图23及图24是沿图22的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件的部分制备流程。

图25是顶视图，例示本公开一个实施例的中间半导体元件。

图26是沿图25的线A-A'的横截面图，例示本公开一个实施例的半导体元件的部分制备流程。

图27是顶视图，例示本公开一个实施例的中间半导体元件。

图28及图29是沿图27的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件的部分制备流程。

图30至图33是横截面图，例示本公开另一个实施例的半导体元件的部分制备流程。

图34是顶视图，例示本公开另一个实施例的半导体元件。

图35是沿图34的线A-A'的横截面图。

图36是流程图，例示本公开另一个实施例的半导体元件的制备方法。

图37是顶视图，例示本公开另一个实施例的中间半导体元件。

图38是沿图37的线B-B'的横截面图，例示本公开另一实施例的半导体元件的部分制备流程。

图39是顶视图，例示本公开另一个实施例的中间半导体元件。

图40是沿图39的线B-B'的横截面图，例示本公开另一实施例的半导体元件的部分制备流程。

图41是顶视图，例示本公开另一个实施例的中间半导体元件。

图42是沿图41的线B-B'的横截面图，例示本公开另一实施例的半导体元件的部分制备流程。

图43是顶视图，例示本公开另一个实施例的中间半导体元件。

图44至图47是沿图43的线A-A'、线B-B'及线C-C'的横截面图，例示本公开另一实施例的半导体元件的部分制备流程。

图48是顶视图，例示本公开另一个实施例的中间半导体元件。

图49至图51是沿图48的线A-A'、线B-B'及线C-C'的横截面图，例示本公开另一实施例的半导体元件的部分制备流程。

图52及图53是横截面图，例示本公开另一个实施例的半导体元件。

其中，附图标记说明如下：

1A：半导体元件

1B：半导体元件

1C：半导体元件

1D：半导体元件

1E：半导体元件

10：制备方法

20：制备方法

101：基底

101TR：第一沟槽

103：隔离层

105：层间介电层

107：第一触点

109：第二触点

111：中间层

113：井区

115：轻掺杂区

117：源极区

119：漏极区

200：栅极结构

200SW：侧壁

201：栅极绝缘层

203：栅极导电层

205：栅极间隙子

300：埋入式栅极结构

300TR：栅极沟漕

301：埋入式栅极绝缘层

303：埋入式栅极导电层

305：埋入式栅极封盖层

400：可编程设计结构

401：中间绝缘层

401SW：侧壁

403：上部导电层

403SW：侧壁

405：第一连接垫

405-1：底部绝缘层

405-3：顶部导电层

407：间隙子

601：垫氧化层

603：垫氮化层

605：间隙材料

607：第一遮罩层

A-A'：线

AA1：主动区

AA2：主动区

AA3：主动区

AA4：主动区

AA5：主动区

B-B'：线

C-C'：线

L1：长度

L2：长度

L3：长度

L4：长度

L5：长度

PP：可编程设计部分

S11：步骤

S13：步骤

S15：步骤

S17：步骤

S21：步骤

S23：步骤

S25：步骤

S27：步骤

S29：步骤

S31：步骤

TP：晶体管部分

W1：宽度

W2：宽度

W3：宽度

W4：宽度

X：方向

Y：方向

Z：方向

具体实施方式

下面的公开内容提供许多不同的实施例，或实例，用于实现所提供标的的不同特征。为了简化本公开内容，下面描述元件与安排的具体例子。当然，这些只是示例，并不表示是限制性的。例如，在接下来的描述中，第一特征在第二特征上的形成可以包括第一及第二特征直接接触形成的实施例，也可以包括第一及第二特征之间可以形成附加特征的实施例，因此使第一及第二特征可以不直接接触。此外，本公开内容可能会在各实施例中重复参考数字及/或字母。这种重复是为了简单明了，其本身并不决定所讨论的各种实施例及/或配置之间的关系。

此外，空间相对用语，如“下”、“下面”、“下方”、“上”、“上面”等，为了便于描述，在此可用于描述一个元素或特征与图中所示的另一个(些)元素或特征的关系。空间上的相对用语旨在包括元件在使用或操作中的不同方向，以及图中描述的方向。该元件可以有其他方向(旋转90度或其他方向)，这里使用的空间相对描述词同样可以相应地解释。

应该理解的是，当一个元素或层称为“连接到”或“耦合到”另一个元素或层时，它可以直接连接到或耦合到另一个元素或层，或者可能存在中间的元素或层。

应该理解的是，尽管用语第一、第二等可用于描述各种元素，但这些元素不应受到这些用语的限制。除非另有说明，这些用语仅用于区分一个元素及另一个元素。因此，例如，下面讨论的第一要素、第一元件或第一部分可以被称为第二要素、第二元件或第二部分，而不偏离本公开内容的教导。

除非上下文另有说明，本文在提到方向、布局、位置、形状、大小、数量或其他措施时，使用的用语如“相同”、“相等”、“平面”或“共面”，不一定是指完全相同的方向、布局、位置、形状、大小、数量或其他措施，而是指在可能发生的、例如由于制造过程而发生的可接受的变化范围内，包括几乎相同的方向、布局、位置、形状、大小、数量或其他措施。用语“实质上”在此可以用来反映这一含义。例如，描述为“实质上相同”、“实质上相等”或“实质上平面”的项目可以是完全相同、相等或平面，也可以是在可接受的变化范围内相同、相等或平面，例如由于制造过程而可能发生的变化。

在本公开内容中，半导体元件一般是指利用半导体特性而能发挥作用的元件，光电元件、发光显示元件、半导体电路及电子件都包括在半导体元件的范畴内。

应该指出的是，在本公开的描述中，上(或上方)对应于方向Z的箭头方向，下(或下方)对应于方向Z的箭头的相反方向。

图1是流程图，例示本公开一实施例的半导体元件1A的制备方法10。图2是顶视图，例示本公开一个实施例的中间半导体元件。图3至图6是沿图2的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。图7是顶视图，例示本公开一个实施例的中间半导体元件。图8及图9是沿图7的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。

参照图1至图9，在步骤S11，可以提供基底101，并且可以在基底101中形成隔离层103以定义基底101的多个主动区AA1、AA2、AA3、AA4、AA5。

参照图2至图4，基底101可以包括一含硅材料。适用于基底101的含硅材料的说明示例可包括，但不限于，硅、硅锗、碳掺杂硅锗、碳化硅锗、碳掺杂硅、碳化硅以及其多层。虽然硅是晶圆制备中主要使用的半导体材料，但在一些实施例中，可以采用替代的半导体材料作为附加层，例如，但不限于，锗、砷化镓、氮化镓、硅锗、碲化镉、硒化锌、锗锡等。

参照图2至图4，可以执行一系列的沉积制程，以在基底101上沉积垫氧化层601及垫氮化层603。可以执行一微影制程，借由在垫氮化层603上形成第一遮罩层607，以定义隔离层103的设置。

参照图5及图6，在该微影制程之后，可以执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成沿垫氮化层603及垫氧化层601贯穿并延伸至基底101的第一沟槽101TR。

参照图7至图9，可将一绝缘材料沉积到第一沟槽101TR中，并且随后可执行一平坦化制程，例如化学机械研磨，以去除多余的填充材料，直到曝露出基底101的顶面，以形成隔离层103。隔离层103的顶面与基底101的顶面可以实质上共面。该绝缘材料可以是，例如，氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、氧化氮化硅或掺氟硅酸盐。应该注意的是，在本公开的描述中，氮氧化硅指的是一种含有硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指含有硅、氧及氮的物质，其中氮的比例大于氧的比例。

参照图7至图9，被隔离层103包围的基底101的部分可称为主动区AA1、主动区AA2、主动区AA3、主动区AA4、主动区AA5。在一些实施例中，主动区AA1、AA2、AA3、AA4、AA5可以沿着一俯视视角下的Y方向排列。为了简明、清晰及方便描述，只描述一个主动区AA1。主动区AA1可以包括晶体管部分TP及可编程设计部分PP。

在一些实施例中，从一俯视视角，晶体管部分TP可具有一矩形轮廓，且晶体管部分TP可沿X方向延伸。晶体管部分TP的宽度W1大于可编程设计部分PP的宽度W2。

在一些实施例中，从一俯视视角，可编程设计部分PP的上侧与晶体管部分TP的上侧相互对齐，但不限于此。

在一些实施例中，从一俯视视角，晶体管部分TP的长度L1大于或等于可编程设计部分PP的长度L2。

图10及图11是沿图7的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。图12是顶视图，例示本公开一个实施例的中间半导体元件。图13及图14是沿图12的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。

图15是顶视图，例示本公开一个实施例的中间半导体元件。图16至图21是沿图15的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。图22是顶视图，例示本公开一个实施例的中间半导体元件。图23及图24是沿图22的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。

参照图1及图10至图24，在步骤S13，可在多个主动区AA1、AA2、AA3、AA4、AA5中形成多个井区113，可在多个主动区AA1、AA2、AA3、AA4、AA5上形成多个栅极结构200，并在多个井区113中形成多个源极区117及多个漏极区119。

参照图10及图11，在一些实施例中，可以执行一p型杂质植入制程，以在主动区AA1、AA2、AA3、AA4、AA5中分别及相应地形成井区113。该p型杂质植入制程可以将杂质添加到一本征半导体中，因此产生价电子的缺陷。在一含硅的基底中，p型掺杂物，即杂质的示例包括但不限于硼、铝、镓或铟。在一些实施例中，井区113可具有第一电类型(即p型)。

为了简明、清晰及方便描述，只描述一个栅极结构200。

参照图12至图14，栅极结构200可以形成在主动区AA1的晶体管部分TP上。应该注意的是，在一俯视视角下，栅极结构200不与主动区AA1的可编程设计部分PP重叠。在一些实施例中，从一俯视视角，栅极结构200的长度L3可以大于或等于主动区AA1的晶体管部分TP的长度L1。

在一些实施例中，从一俯视视角，栅极结构200可以沿X方向延伸，并将主动区AA1的晶体管部分TP划分为一上部及一下部。在本实施例中，可编程设计部分PP可以从晶体管部分TP的该上部延伸。

参照图12至图14，栅极结构200可以包括栅极绝缘层201及栅极导电层203。栅极绝缘层201可以形成在主动区AA1的晶体管部分TP上。在一些实施例中，栅极绝缘层201的厚度可以是约50埃或小于50埃。

在一些实施例中，栅极绝缘层201的制作技术可以是，例如，氧化硅。在一些实施例中，栅极绝缘层201的制作技术可以是，例如，一高k介电材料如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或其组合等。

高k介电材料的说明示例可包括，但不限于，氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪镧、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、氧化钛锶、氧化钛钡、氧化锆钡、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化氮化硅，或其组合。

在一些实施例中，栅极绝缘层201可以是一多层结构包括，例如，一层氧化硅及另一层高k介电材料。

参照图12至图14，栅极导电层203可以形成在栅极绝缘层201上。在一些实施例中，栅极导电层203的制作技术可以是，例如，(掺杂)多晶硅、(掺杂)多晶锗、(掺杂)多晶硅锗或其他合适的导电材料。

参照图15至图17，可使用栅极结构200作为遮罩来执行一n型杂质植入制程，以在主动区AA1、AA2、AA3、AA4、AA5的晶体管部分TP的该上部及该下部形成多个轻掺杂区115。该n型杂质植入制程可以添加对一本征半导体贡献自由电子的杂质。在一含硅的基底中，n型掺杂物，即杂质的示例，包括但不限于锑、砷或磷。在一些实施例中，轻掺杂区115可以具有与该第一电类型相反的一第二电类型(即n型)。

参照图18及图19，可以共形地形成一层间隙材料605以覆盖图15至图17中说明的中间半导体元件。在一些实施例中，间隙材料605可以是，例如，氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其他合适的绝缘材料。

在一些实施例中，间隙材料605可以包括一能量可移除的材料。该能量可移除的材料可包括一种材料如一热可分解材料、一光子可分解材料、一电子束可分解材料，或其组合。例如，该能量可移除的材料可以包括一基础材料及一可分解的致孔材料，该材料在曝露于一能量源时被牺牲掉。该基础材料可以包括一种基于甲硅烷基二氧六环的材料。该可分解的致孔材料可以包括一种致孔有机化合物，为该能量可移除的基础材料提供孔隙率。

参照图20及图21，可以执行一蚀刻制程，例如一非等向性干蚀刻制程，以去除间隙材料605的部分并同时在栅极结构200的侧壁200SW上形成栅极间隙子205。栅极间隙子205还可以覆盖主动区AA1、AA2、AA3、AA4、AA5的晶体管部分TP的该上部及该下部的轻掺杂区115的部分。

在一些实施例中，当间隙材料605包括该能量可移除的材料时，可在该蚀刻制程后借由施加一能量源执行一能量处理。该能量源可包括热、光或其组合。当热作为该能量源时，该能量处理的一温度可在约800℃与约900℃之间。当光作为该能量源时，可以使用一紫外线。该能量处理可以将该可分解的致孔材料从该能量可移除的材料中移除，以产生空隙(孔隙)，而基础材料则留在原处。空隙(孔隙)可以降低两个栅极间隙子205的介电常数。因此，栅极结构200对相邻元件的寄生电容的影响可能会减少。

参照图22至图24，可以使用栅极结构200及栅极间隙子205作为遮罩，在主动区AA1、AA2、AA3、AA4、AA5的晶体管部分TP的该下部形成多个源极区117及在主动区AA1、AA2、AA3、AA4、AA5的晶体管部分TP的该上部形成多个漏极区119以及主动区AA1、AA2、AA3、AA4、AA5的可编程设计部分PP。该n型杂质植入制程可与图15至图17所示的制程类似，在此不再重复其描述。

为了简明、清晰及方便描述，只描述一个源极区117及一个漏极区119。

在一些实施例中，源极区117及漏极区119可以具有与该第一电类型相反的该第二电类型(即n型)。源极区117及漏极区119的掺杂剂浓度可以大于轻掺杂区115的掺杂剂浓度。在一些实施例中，源极区117及漏极区119的掺杂物浓度可以是约1E19原子/cm^3至约1E21/cm^3。在一些实施例中，从一俯视视角，源极区117的长度L4可以小于漏极区119的长度L5。在一些实施例中，在一俯视视角，栅极结构200的长度L3可大于源极区117的长度L4。

图25是顶视图，例示本公开一个实施例的中间半导体元件。图26是沿图25的线A-A'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。图27是顶视图，例示本公开一个实施例的中间半导体元件。图28及图29是沿图27的线A-A'及线B-B'的横截面图，例示本公开一个实施例的半导体元件1A的部分制备流程。

参照图1、图25及图26，在步骤S15，可在多个漏极区119上形成中间绝缘层401，并在中间绝缘层401上形成上部导电层403，其中多个漏极区119、中间绝缘层401及上部导电层403共同配置多个可编程设计结构400。

参照图25及图26，中间绝缘层401可沿Y方向延伸并可在漏极区119上形成。中间绝缘层401可以与漏极区119正交。应该注意的是，中间绝缘层401在一俯视视角下不与栅极结构200重叠。

在一些实施例中，中间绝缘层401的制作技术可以是，例如，氧化硅。在一些实施例中，中间绝缘层401的制作技术可以是，例如，一高K介电材料，如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或其组合。

高k介电材料的说明示例可包括，但不限于，氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪镧、氧化镧、氧化锆。氧化钛、氧化钽、氧化钇、氧化钛锶、氧化钛钡、氧化锆钡、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化氮化硅，或其组合。

在一些实施例中，中间绝缘层401可以是一多层结构包括，例如，一层氧化硅及另一层高k介电材料。

参照图25及图26，上部导电层403可以形成在中间绝缘层401上。在一些实施例中，上部导电层403的制作技术可以是，例如，(掺杂)多晶硅、(掺杂)多晶锗、(掺杂)多晶硅锗或其他合适的导电材料。

在一些实施例中，中间绝缘层401及上部导电层403可以在遮盖栅极结构200的同时形成。在一些实施例中，中间绝缘层401及上部导电层403可以与栅极结构200同时形成。

参照图25及图26，中间的绝缘层401、上部导电层403及相应的漏极区119共同配置可编程设计结构400。可编程设计结构400可以是，例如，一反熔丝。反熔丝在原生的未编程设计状态下是不导电，而在编程设计时变成导电。例如，该反熔丝可由夹在两个导体之间的一薄介电层构成。在本实施例中，漏极区119可作为可编程设计结构400的一下部导体。上部导电层403可作为可编程设计结构400的一上部导体。中间绝缘层401可作为夹在该下部和该上部导体之间的介电层。

参照图1及图27至图29，在步骤S17，可形成多个第一触点107以电连接到多个源极区117，并形成第二触点109以电连接到上部导电层403。

参照图27至图29，可形成层间介电层105以覆盖基底101、栅极结构200及可编程设计结构400。层间介电层105的制作技术可以包含，例如，二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、一旋压式低k介电层、一化学气相沉积低k介电层或其组合。本公开中使用的用语“低k”是指介电常数小于二氧化硅的一介电材料。在一些实施例中，层间介电层105可以包括一自平坦化材料，如一旋压玻璃或一旋压低k介电材料，如SiLK

参照图27至图29，多个第一触点107及第二触点109可以在层间介电层105中形成。为了简明、清晰及方便描述，只描述一个第一触点107。第一触点107可以形成在源极区117上并与源极区117电连接。第二触点109可以形成在上部导电层403上并与上部导电层403电连接。第一触点107及第二触点109的制作技术可以包含，例如，一镶嵌制程。

通常，在该镶嵌制程中，一种或多种介电材料(即层间介电层105)可以被沉积及图案蚀刻，以形成垂直互连，或称为通孔或触点。导电材料，如含铜材料，以及其他材料，如用于防止含铜材料扩散到周围的低k介电质中的阻障层材料，然后被镶嵌到蚀刻图案中。任何多余的含铜材料及多余的阻障层材料-在蚀刻图案的外部，如在基底区域上，可以然后借由如化学机械研磨等平坦化制程去除。

在一些实施例中，第一触点107及第二触点109的制作技术可以是，例如，多晶硅、多晶锗、多晶硅锗、钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物，或其组合。

当对可编程设计结构400进行编程设计时，可通过第二触点109对上部导电层403施加一高电压(例如+6.0伏)，可对栅极结构200施加一选择电压(例如+1.5伏)，并且第一触点107可接地，由上部导电层403及漏极区119夹着的中间绝缘层401可在编程设计电压下受力。因此，中间绝缘层401的夹层部分将被破裂，形成一连续路径以连接上部导电层403及漏极区119。换句话说，中间绝缘层401的夹层部分可被烧断，可编程设计结构400被编程设计。

应该注意的是，所有的漏极区119可以分别与中间绝缘层401及上部导电层403结合，以配置多个可编程设计结构400。该多个可编程设计结构400可以配置一可编程设计阵列，该阵列具有一共同上部导体(即上部导电层403)。将被编程设计的可编程设计结构400的选择可以通过控制与相应的漏极区119相关的栅极结构200来实现。

常规上，一可编程设计结构可以通过，例如，M0布线与其他导电特征进行电耦合，这需要额外的晶圆面积及更复杂的设计。

与此相反，可编程设计结构400将与栅极结构200相关的漏极区119整合为下部导体，因此可编程设计结构400的占用面积可以减少。因此，更多的面积可用于其他复杂的功能单元或更多的可编程设计结构400。因此，半导体元件1A的性能可得到改善。此外，与可编程设计结构400相关的栅极结构200也可作为隔离晶体管，将高编程设计电压与相邻元件隔离。因此，可以减少高编程设计电压对相邻元件的损害(例如，源自高编程设计电压的泄漏电流)。因此，半导体元件1A的可靠性可以得到改善。

图30至图33是横截面图，例示本公开另一个实施例的半导体元件1B的部分制备流程。

参照图30及图31，可以用类似于图2至图24中说明的程序来制备一中间半导体元件。一层导电材料(未示出)可共形地形成以覆盖该中间半导体元件。该导电材料可以包括，例如，钛、镍、铂、钽或钴。随后，可以执行一热处理。在该热处理期间，该导电材料层的金属原子可与源极区117、漏极区119及栅极导电层203的硅原子发生化学反应，以形成多个中间层111。多个中间层111可以包括硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。该热处理可以是一动态表面退火制程。在该热处理之后，可执行一清洗制程，以去除未反应的导电材料。该清洗制程可以使用蚀刻剂，如过氧化氢及SC-1溶液。

在一些实施例中，多个中间层111的厚度可在约2纳米与约20纳米之间。

参照图32及图33，中间绝缘层401、上部导电层403、层间介电层105、第一触点107及第二触点109的制作技术可类似于图25至图29中说明的程序，其描述在此不再重复。多个中间层111可以减少源极区117、漏极区119及栅极导电层203的接触电阻，以降低半导体元件1B的功耗。

图34是顶视图，例示本公开另一个实施例的半导体元件1C。图35是沿图34的线A-A'的横截面图。

参照图34及图35，第一连接垫405可以连接到可编程设计结构400的一端，并且可以与可编程设计结构400电连接。第一连接垫405可以包括底部绝缘层405-1及顶部导电层405-3。底部绝缘层405-1可以设置于隔离层103上并与中间绝缘层401连接。顶部导电层405-3可以设置于底部绝缘层405-1上并与上部导电层403连接。第二触点109可以设置于顶部导电层405-3上。编程设计电压可通过第二触点109及第一连接垫405施加到可编程设计结构400。在一些实施例中，第一连接垫405的宽度W3可以大于可编程设计结构400的宽度W4。

在一些实施例中，第一连接垫405可以与中间绝缘层401及上部导电层403同时形成。在一些实施例中，底部绝缘层405-1的制作技术可以是一种与中间绝缘层401相同的材料。在一些实施例中，顶部导电层405-3的制作技术可以是一种与上部导电层403相同的材料。

图36是流程图，例示本公开另一个实施例的半导体元件1D的制备方法20。图37是顶视图，例示本公开另一个实施例的中间半导体元件。图38是沿图37的线B-B'的横截面图，例示本公开另一实施例的半导体元件1D的部分制备流程。

参照图36至图38，在步骤S21，可以提供基底101，可以在基底101中形成隔离层103以定义多个主动区AA1、AA2、AA3、AA4、AA5，可以在多个主动区AA1、AA2、AA3、AA4、AA5中形成多个井区113，并且可以在基底101中形成多个栅极沟漕300TR。

参照图37及图38，基底101、隔离层103、主动区AA1、AA2、AA3、AA4、AA5及井区113可以用类似于图2至图11中设明的程序来形成，在此不再重复其描述。为了简明、清晰及方便描述，只描述一个栅极沟槽300TR。在一俯视视角下，栅极沟漕300TR可沿X方向延伸，并可将主动区AA1的晶体管部分TP分为一上部及一下部。

图39是顶视图，例示本公开另一个实施例的中间半导体元件。图40是沿图39的线B-B'的横截面图，例示本公开另一实施例的半导体元件1D的部分制备流程。

参照图36、图39及图40，在步骤S23，可以在多个栅极沟槽300TR中形成多个埋入式栅极结构300。

为了简明、清晰及方便描述，只描述一个埋入式栅极结构300。

参照图39及图40，埋入式栅极结构300可以包括埋入式栅极绝缘层301、埋入式栅极导电层303及埋入式栅极封盖层305。埋入式栅极绝缘层301可以共形地在栅极沟槽300TR中形成，并且可以具有一U形剖面轮廓。在一些实施例中，埋入式栅极绝缘层301可以包括，例如，氧化硅层、氮化硅层、氮氧化硅层及一高k介电材料中的一种或多种。例如，该高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌，或其组合。

埋入式栅极导电层303可以形成在埋入式栅极绝缘层301上。在一些实施例中，埋入式栅极导电层303可以包括，例如，导电金属氮化物(例如氮化钛或氮化钽)及金属(例如钛、钽、钨、铜或铝)中的一种或多种。埋入式栅极封盖层305可以形成在埋入式栅极绝缘层301及埋入式栅极导电层303上。在一些实施例中，埋入式栅极盖层305可以包括，例如，氧化硅层、氮化硅层及氮氧化硅层中的一种或多种。埋入式栅极封盖层305的顶面及隔离层103的顶面可以实质上共面。

图41是顶视图，例示本公开另一个实施例的中间半导体元件。图42是沿图41的线B-B'的横截面图，例示本公开另一实施例的半导体元件1D的部分制备流程。

参照图36、图41及图42，在步骤S25，多个源极区117及多个漏极区119可以在多个井区113中形成。

参照图41及图42，可以使用埋入式栅极结构300作为遮罩来执行一n型杂质植入制程，以形成主动区AA1、AA2、AA3、AA4、AA5的晶体管部分TP的该下部中的多个源极区117及主动区AA1、AA2、AA3、AA4、AA5的晶体管部分TP的该上部中的多个漏极区119以及主动区AA1、AA2、AA3、AA4、AA5的可编程设计部分PP。该n型杂质植入制程可与图15至图17所示的制程类似，在此不再重复其描述。

为了简明、清晰及方便描述，只描述一个源极区117及一个漏极区119。

在一些实施例中，源极区117及漏极区119可以具有该第二电类型(即n型)。源极区117及漏极区119的掺杂物浓度可以是约1E19原子/cm^3至约1E21原子/cm^3。在一些实施例中，从一俯视视角，源极区117的长度L4可以小于漏极区119的长度L5。

图43是顶视图，例示本公开另一个实施例的中间半导体元件。图44至图47是沿图43的线A-A'、线B-B'及线C-C'的横截面图，例示本公开另一实施例的半导体元件1D的部分制备流程。

参照图36及图43至图46，在步骤S27，可在多个主动区AA1、AA2、AA3、AA4、AA5上形成中间绝缘层401，可在中间绝缘层401上形成上部导电层403，其中中间绝缘层401、上部导电层403及多个漏极区119共同配置多个可编程设计结构400。

参照图43至图46，中间绝缘层401可沿Y方向延伸，并可在漏极区119上形成。中间绝缘层401可以与漏极区119正交。应该注意的是，在一俯视视角下，中间绝缘层401不与埋入式栅极结构300重叠。

在一些实施例中，中间绝缘层401的制作技术可以是，例如，氧化硅。在一些实施例中，中间绝缘层401的制作技术可以是，例如，一高k介电材料，如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或其组合。

高k介电材料的说明示例可包括，但不限于，氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪镧、氧化镧、氧化锆。氧化钛、氧化钽、氧化钇、氧化钛锶、氧化钛钡、氧化锆钡、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化氮化硅，或其组合。

在一些实施例中，中间绝缘层401可以是一多层结构，包括，例如，一层氧化硅及另一层高k介电材料。

参照图43至图46，上部导电层403可以形成在中间绝缘层401上。在一些实施例中，上部导电层403的制作技术可以是，例如，(掺杂)多晶硅、(掺杂)多晶锗、(掺杂)多晶硅锗或其他合适的导电材料。

参照图43至图46，中间绝缘层401、上部导电层403及相应的漏极区119共同配置可编程设计结构400。可编程设计结构400可以是，例如，一反熔丝。在本实施例中，漏极区119可以作为可编程设计结构400的下部导体。上部导电层403可作为可编程设计结构400的上部导体。中间绝缘层401可作为夹在下部和上部导体之间的介电层。

参照图36及图47，在步骤S29，可以在中间绝缘层401及上部导电层403的侧壁401SW、403SW上形成两个间隙子407。

参照图47，一层间隙材料(未显示)可以被共形地形成以覆盖图46中所示的中间半导体元件。在一些实施例中，该间隙材料可以是，例如，氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其他合适的绝缘材料。在一些实施例中，该间隙材料可以包括一能量可移除的材料。该能量可移除的材料可包括一种材料如一热分解材料、一光子分解材料、一电子束分解材料，或其组合。例如，该能量可移除的材料可以包括一基础材料及一可分解的致孔材料，该材料在曝露于一能量源时被牺牲掉。该基础材料可以包括一种基于甲硅烷基二氧六环的材料。该可分解的致孔材料可以包括一种致孔有机化合物，为该能量可移除的基础材料提供孔隙率。

参照图47，可以执行一蚀刻制程，如一非等向性干蚀刻制程，以去除该间隙材料的部分并同时在中间绝缘层401的侧壁401SW、403SW及上部导电层403上形成两个间隙子407。在一些实施例中，当间隙材料605包括该能量可移除的材料时，可在该蚀刻制程后借由施加一能量源执行一能量处理。该能量源可包括热、光或其组合。当热作为该能量源时，该能量处理的一温度可在约800℃与约900℃之间。当光作为该能量源时，可以使用一紫外线。该能量处理可以将该可分解的致孔材料从该能量可移除的材料中移除，以产生空隙(孔隙)，而基础材料则留在原处。空隙(孔隙)可以降低两个栅极间隙子407的介电常数。因此，可编程设计结构400对相邻元件的寄生电容的影响可能会减少。

图48是顶视图，例示本公开另一个实施例的中间半导体元件。图49至图51是沿图48的线A-A'、线B-B'及线C-C'的横截面图，例示本公开另一实施例的半导体元件1D的部分制备流程。

参照图36及图48至图51，在步骤S31，可形成多个第一触点107以电连接到多个源极区117，并形成第二触点109以电连接到上部导电层403。

参照图48至图51，层间介电层105、第一触点107及第二触点109可以用类似于图27至图29所示的程序形成，其描述在此不再重复。

当对可编程设计结构400进行编程设计时，可通过第二触点109对上部导电层403施加一高电压(例如+6.0伏)，对埋入式栅极结构300施加一选择电压(例如+1.5伏)，并且第一触点107可接地，由上部导电层403及漏极区119夹着的中间绝缘层401可在编程设计电压下受力。因此，中间绝缘层401的夹层部分将被破裂，形成一连续路径以连接上部导电层403及漏极区119。换句话说，中间绝缘层401的夹层部分可被烧断，并且可编程设计结构400被编程设计。

应该注意的是，所有的漏极区119可以分别与中间绝缘层401及上部导电层403结合，以配置多个可编程设计结构400。该多个可编程设计结构400可以配置一可编程设计阵列，该阵列具有一共同上部导体(即上部导电层403)。将被编程设计的可编程设计结构400的选择可以通过控制与相应的漏极区119相关的埋入式栅极结构300来实现。

可编程设计结构400将与埋入式栅极结构300相关的漏极区119整合为下部导体，因此可编程设计结构400的占用面积可以减少。因此，更多的面积可用于其他复杂的功能单元或更多的可编程设计结构400。因此，半导体元件1D的性能可以得到改善。此外，与可编程设计结构400相关的埋入式栅极结构300也可作为隔离晶体管，将高编程设计电压与相邻元件隔离。因此，可以减少高编程设计电压对相邻元件的损害(例如，源自高编程设计电压的泄漏电流)。因此，半导体元件1D的可靠性可以得到改善。

图52及图53是横截面图，例示本公开另一个实施例的半导体元件1E。

参照图52及图53，多个中间层111可以设置于源极区117与第一触点107之间、漏极区119与中间绝缘层401之间、以及漏极区119与层间介电层105之间。多个中间层111可以包括硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。在一些实施例中，多个中间层111的厚度可以在约2纳米与约20纳米之间。

本公开的一个方面提供一种半导体元件，包括一基底；一隔离层，设置于该基底中，并定义该基底的一主动区，其中该主动区包括一晶体管部分及从该晶体管部分延伸出的一可编程设计部分；一栅极结构，设置于该晶体管部分上。一漏极区，设置于该可编程设计部分及该晶体管部分中，并与该栅极结构相邻；一源极区，设置于该晶体管部分中，与该栅极结构相邻，并与该漏极区相对，该栅极结构介于该两者之间；一中间绝缘层，设置于该可编程设计部分上；以及一上部导电层，设置于该中间绝缘层上。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计结构。

本公开的另一个方面提供一种半导体元件，包括一基底；一隔离层，设置于该基底中，并定义该基底的一主动区，其中该主动区包括一晶体管部及从该晶体管部分延伸出的一可编程设计部分；一埋入式栅极结构，设置于该晶体管部分中；一漏极区，设置于该可编程设计部分及该晶体管部分中，并与该埋入式栅极结构相邻；一源极区，设置于该晶体管部分中，与该埋入式栅极结构相邻，并与该漏极区相对，该埋入式栅极结构介于两者之间；一中间绝缘层，设置于该可编程设计部分上；一上部导电层，设置于该中间绝缘层上。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计的结构。

本公开的另一个方面提供一种半导体元件的制备方法，包括提供一基底；在该基底中形成一隔离层以定义该基底的一主动区，其中该主动区包括一晶体管部分及从该晶体管部分延伸出的一可编程设计部分；在该晶体管部分上形成一栅极结构；在该可编程设计部分及该晶体管部分中形成一漏极区，并与该栅极结构相邻；在该晶体管部分中形成一源极区，与该栅极结构相邻，并与该漏极区相对；在该可编程设计部分上形成一中间绝缘层；以及在该中间绝缘层上形成一上部导电层。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计结构。

本公开的另一个方面提供一种半导体元件的制备方法，包括提供一基底；在该基底中形成一隔离层，以定义该基底的一主动区，其中该主动区包括一晶体管部分及从该晶体管部分延伸出的一可编程设计部分；在该晶体管部分中形成一埋入式栅极结构；在该可编程设计部分及该晶体管部分中形成一漏极区，并与该埋入式栅极结构相邻；在该晶体管部分中形成一源极区，与该埋入式栅极结构相邻，并与该漏极区相对；在该可编程设计部分上形成一中间绝缘层；以及在该中间绝缘层上形成一上部导电层。该可编程设计部分的该漏极区、该中间绝缘层及该上部导电层共同配置一可编程设计结构。

由于本公开的半导体元件的设计，可编程设计结构将与栅极结构相关的漏极区整合为可编程设计结构的下部导体，因此可以减少可编程设计结构的占用面积。因此，更多的面积可用于其他复杂的功能单元或更多的可编程设计结构。因此，半导体元件的性能可以得到改善。此外，与可编程设计结构相关的栅极结构也可作为隔离晶体管，将高编程设计电压与相邻元件隔离。因此，可以减少高编程设计电压对相邻元件的损害(例如，源自高编程设计电压的泄漏电流)。因此，半导体元件的可靠性可以得到改善。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。