半导体存储器装置及其制造方法

技术领域

本公开涉及半导体存储器装置及其制造方法，并且更具体地，涉及一种包括在与基板垂直的方向上层叠的存储器单元的半导体存储器装置及其制造方法。

背景技术

半导体存储器装置可以包括易失性存储器装置(当电源被中断时，存储的数据丢失)和非易失性存储器装置(即使电源被中断，存储的数据也被保持)。

在易失性存储器装置和非易失性存储器装置当中，随着诸如移动电话和笔记本电脑这样的便携式电子装置的使用增加，要求非易失性存储器装置具有更高的容量和更高的集成度。

因此，在基板上形成作为单层的存储器单元的二维非易失性存储器装置的集成度改进达到极限，已经提出了在基板上垂直地层叠存储器单元的三维结构的非易失性存储器装置。

发明内容

根据本公开的一个实施方式的半导体存储器装置包括：层叠结构，该层叠结构包括在减薄区域中层叠但彼此间隔开的第一材料膜，所述第一材料膜在所述减薄区域中以台阶结构层叠；接触孔，该接触孔使在所述减薄区域中形成在不同层中的所述第一材料膜的一部分暴露；以及多个材料膜，所述多个材料膜被涂覆并蚀刻以将所述多个材料膜中的一个电连接到外围电路。

一种制造半导体存储器装置的方法包括以下步骤：在单元区域和减薄区域中形成包括层叠的但彼此间隔开的第一材料膜的层叠结构，所述第一材料膜在所述减薄区域中以台阶结构层叠；在所述单元区域中形成穿过支撑所述层叠结构的支撑孔，并且在所述减薄区域中形成穿过所述层叠结构的接触孔；沿着所述支撑孔和所述接触孔的内表面依次形成第二材料膜和第三材料膜；对所述第三材料膜和所述第二材料膜的下部进行蚀刻，以使所述第一材料膜的一部分通过所述接触孔的下表面暴露；在对所述第三材料膜和所述第二材料膜的下部进行蚀刻之后，沿着所述支撑孔和所述接触孔的内表面形成第四材料膜；以及用第五材料膜填充其中形成有所述第四材料膜的所述支撑孔和所述接触孔。

附图说明

图1是例示根据本公开的一个实施方式的半导体存储器装置的图。

图2是例示存储器单元阵列与外围电路之间的空间关系的图。

图3是例示包括以三维结构形成的存储器块的存储器单元阵列的图。

图4是例示存储器块的配置以及存储器块与外围电路之间的连接关系的图。

图5是例示单元区域和减薄区域的布局的图。

图6至图13是例示根据本公开的一个实施方式的制造半导体存储器装置的方法的图。

图14是例示根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的一个实施方式的图。

图15是例示根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的另一实施方式的图。

具体实施方式

将通过在下面与附图一起详细描述的实施方式来描述本公开的优点和特征以及实现所述优点和特征的方法。然而，本公开不限于本文描述的实施方式，而是可以以其它形式实施。提供本实施方式以向本公开所属领域的技术人员详细地描述本公开的技术精神，使得本领域技术人员可以容易地实现本公开的技术精神。

尽管可以使用诸如“第一”和/或“第二”等的术语来描述各种组件，但是这些组件不应限于上述术语。上述术语可以仅用于将一个组件与另一组件区分开。例如，在不脱离基于本公开的构思的范围的情况下，第一组件可以称为第二组件，并且类似地，第二组件可以称为第一组件。

将理解的是，当一个元件被称为“连接”或“联接”至另一元件时，该元件可以直接连接或直接联接至另一元件，或者也可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。此外，描述组件之间关系的诸如“在～之间”、“直接在～之间”或“与～相邻”、“与～直接相邻”之类的其它表述可以类似地进行解释。

本说明书中使用的术语仅用于描述具体实施方式，并非旨在限制本公开。除非上下文另外明确指出，否则单数表达包括复数表达。在本说明书中，应当理解，术语“包括”、“具有”等表示存在本说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但是不排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。

本公开的实施方式提供了一种能够防止半导体存储器装置的接触插塞的不良连接的半导体存储器装置及其制造方法。

本技术可以防止半导体存储器装置的接触插塞的不良连接，从而提高半导体存储器装置的可靠性。

图1是例示根据本公开的一个实施方式的半导体存储器装置的图。

参照图1，半导体存储器装置1100可以包括能够存储数据的存储器单元阵列100以及能够执行存储器单元阵列100的编程操作、读取操作或擦除操作的外围电路110。

存储器单元阵列100可以包括包含非易失性存储器单元的多个存储器块。局部线LL可以连接到各存储器块，并且位线BL可以连接到各存储器块。

外围电路110可以包括控制逻辑111、电压发生器112、行解码器113、页缓冲器组114、列解码器115和输入/输出电路116。

控制逻辑111可以基于命令CMD和地址ADD来控制电压发生器112、行解码器113、页缓冲器组114、列解码器115和输入/输出电路116。例如，控制逻辑111可以响应于命令CMD而输出操作信号OPS和页缓冲器控制信号PBSIG。此外，控制逻辑111可以响应于地址ADD而输出行地址RADD和列地址CADD。

电压发生器112可以响应于操作信号OPS而产生并输出对于编程操作、读取操作或擦除操作所必需的操作电压Vop。例如，电压发生器112可以产生并输出诸如编程电压、读取电压、擦除电压和通过电压之类的操作电压Vop。

行解码器113可以响应于行地址RADD而通过局部线LL将操作电压Vop传送到被选存储器块。

页缓冲器组114可以包括多个页缓冲器，所述多个页缓冲器通过位线BL连接到被选存储器块。页缓冲器组114可以响应于页缓冲器控制信号PBSIG而在编程操作或读取操作期间临时存储数据。

列解码器115可以响应于列地址CADD而在页缓冲器组114和输入/输出电路116之间传送数据。

输入/输出电路116可以从外部装置接收命令CMD和地址ADD，并且将命令CMD和地址ADD发送到控制逻辑111。输入/输出电路116可以在编程操作期间将从外部装置接收的数据DATA发送到列解码器115，并且在读取操作期间将从列解码器115接收的数据DATA输出到外部装置。

图2是例示存储器单元阵列和外围电路之间的空间关系的图。

参照图2，以上参照图1描述的存储器单元阵列100和外围电路110可以以各种方式设置。例如，当基板设置在X-Y平面上时，存储器单元阵列100和外围电路110也可以平行地设置在X-Y平面上(在210中示出)。另选地，存储器单元阵列100可以沿着与基板垂直的方向(例如，Z方向)设置在外围电路110上(在220中示出)。也就是说，外围电路110可以设置在基板与存储器单元阵列100之间。

图3是例示包括以三维结构形成的存储器块的存储器单元阵列的图。

参照图3，当存储器单元阵列100包括以三维结构形成的存储器块BLK1至BLKn时，存储器块BLK1至BLKn可以沿Y方向布置。Y方向可以是图1的位线BL延伸的方向。

图3例示了存储器单元阵列100包括一个平面的配置。然而，存储器单元阵列100还可以包括多个平面。所述多个平面可以沿X方向布置，并且包括在各平面中的存储器块可以在该平面中沿Y方向布置。

图4是例示存储器块的配置以及存储器块与外围电路之间的连接关系的图。

以上参照图3描述的存储器块BLK1至BLKn可以被配置为彼此相同。因此，可以将存储器块BLK1至BLKn中的任何一个视为基于图4的实施方式。

参照图4，以三维结构形成的存储器块BLKn可以包括具有存储器单元的单元区域CR和将外围电路110电连接到单元区域CR的减薄区域SR。例如，单元区域CR可以包括其中存储器单元和选择晶体管层叠的多个垂直串，并且减薄区域SR可以包括连接到存储器单元和选择晶体管的多条栅极线的末端。例如，在减薄区域SR中，栅极线可以以台阶结构层叠，并且可以以台阶结构形成，在该台阶结构中，设置在相对较低部分处的栅极线比设置在相对较高部分处的栅极线延伸得更长。被台阶结构暴露的栅极线可以通过接触插塞连接到外围电路110。

当外围电路110与存储器块BLKn平行地设置(在X方向上相邻)(210)时，可以形成将减薄区域SR和外围电路110彼此电连接的多条布线ML。例如，在210结构中，多条布线ML可以沿着X方向延伸并且可以在Y方向上彼此间隔开。

当外围电路110设置在存储器块BLKn的下方(在Y方向上层叠)(220)时，将减薄区域SR电连接到外围电路110的多条布线ML可以沿着Z方向延伸并且可以在Y方向上彼此间隔开。

图5是例示单元区域和减薄区域的布局的图。

参照图5，可以在单元区域CR中形成多个垂直串VS和支撑插塞SP，并且可以在减薄区域SR中形成多个接触插塞CP。

垂直串VS可以包括多个存储器单元和多个选择晶体管，并且可以垂直于基板形成。垂直串VS可以被布置成沿着X-Y平面彼此间隔开，并且可以以除了图5所示的布置之外的各种形式布置。

支撑插塞SP可以被形成为防止层叠在单元区域CR中的多个材料膜的倾斜、变形和塌陷。在图5中，支撑插塞SP被成形为四边形。然而，支撑插塞SP可以被形成为诸如圆形之类的其它形状。另外，根据实施方式，支撑插塞SP可以形成在单元区域CR中。然而，支撑插塞SP的位置和支撑插塞的数量不限于图5所示的实施方式。例如，可以在减薄区域SR中形成两个支撑插塞SP。

接触插塞CP可以将从外围电路输出的各种操作电压供应到存储器块的栅极线。例如，从外围电路输出的操作电压可以通过多条布线传输到接触插塞CP，并且传输到接触插塞CP的操作电压可以被传输到栅极线。

在图5中，支撑插塞SP和接触插塞CP沿X方向布置。然而，支撑插塞SP和接触插塞CP的数量和布置形式不限于图5的实施方式。

下面将参照单元区域CR和减薄区域SR的其中形成有上述支撑插塞SP和接触插塞CP中的每一个的局部截面AA-BB来描述制造半导体存储器装置的方法。

图6至图13是例示根据本公开的一个实施方式的制造半导体存储器装置的方法的图。图6至图13示出了基板上的单元区域CR和减薄区域SR的截面。

参照图6，可以通过在单元区域CR和减薄区域SR上沿着Z方向交替地层叠第一材料膜51和第二材料膜52来形成层叠结构STR。在该实施方式中，第一材料膜51可以由要用作层间绝缘膜(例如，氧化物膜)的绝缘材料形成。第二材料膜52可以由要用作字线或选择线的导电材料(例如，钨膜)形成。

第一材料膜51和第二材料膜52可以分别成对，并且可以在X方向上从单元区域CR延伸至减薄区域SR。在减薄区域SR中，第一材料膜51和第二材料膜52可以被形成为台阶结构，当在负z方向上移动时，这些膜延伸更长。例如，层叠结构STR可以被形成为其中第一材料膜51和第二材料膜52中的第二材料膜52的顶部在减薄区域SR中暴露的台阶结构。

参照图7，可以在层叠结构STR上形成第三材料膜53。例如，第三材料膜53可以包括氧化物膜。在形成第三材料膜53之后，可以执行平坦化工艺以使第三材料膜53的上表面变平坦。平坦化工艺可以是化学机械抛光(CMP)工艺。

参照图8，可以形成支撑孔71S和接触孔71C。支撑孔71S可以被形成为在单元区域CR中形成支撑插塞，而接触孔71C可以被形成为在减薄区域SR中形成接触插塞。例如，在单元区域CR的层叠结构STR中形成支撑孔71S之后，可以在减薄区域SR的层叠结构STR中形成接触孔71C。另选地，在减薄区域SR的层叠结构STR中形成接触孔71C之后，可以在单元区域CR的层叠结构STR中形成支撑孔71S。

支撑孔71S可以通过垂直地穿过第三材料膜53和层叠结构STR以使形成在层叠结构STR下方的下结构(未示出)暴露来形成。下结构(未示出)可以包括多个晶体管和绝缘膜。通过支撑孔71S暴露的部分可以是绝缘膜。

各接触孔71C可以通过垂直地穿过第三材料膜53以使具有台阶结构的层叠结构STR中的各第二材料膜52暴露来形成。理想地，接触孔71C中的每一个应该被形成为仅使一层的第二材料膜52暴露。然而，由于层叠结构STR的尺寸减小或蚀刻工艺的限制，可能会发生错位。例如，当在接触孔71C中发生错位时，形成在多个层中的第二材料膜52可能通过同一接触孔71C暴露，因此，可能在不同的栅极线之间发生桥接(bridge)。

因此，在本实施方式中，可以通过首先在接触孔71C中填充绝缘材料来防止桥接产生。与此相关的制造方法被描述如下。

参照图9，第四材料膜81S和81C可以分别沿着支撑孔71S和接触孔71C的内表面形成为间隔物。例如，第四材料膜81S和81C可以沿着支撑孔71S和接触孔71C的内侧表面和下表面形成。第四材料膜81S和第四材料膜81C可以是相同的材料，并且可以同时形成。例如，第四材料膜81S和81C可以包括氧化物膜或硅氧化物膜。第四材料膜81C在接触孔71C的下表面上以充分覆盖所有暴露的膜的厚度TH形成。例如，当下第二材料膜52d和上第二材料膜52u通过一个接触孔71C的下表面被同时暴露时，第四材料膜81C可以以覆盖下第二材料膜52d和上第二材料膜52u二者的厚度TH形成。

参照图10，第五材料膜82S和82C可以分别沿着分别形成在支撑孔71S和接触孔71C中的第四材料膜81S和81C的内表面形成为间隔物。例如，第五材料膜82S和82C可以包括氮化物膜或硅氮化物膜。

参照图11，执行蚀刻工艺以使上第二材料膜52u暴露(11)。可以通过干蚀刻工艺来执行蚀刻工艺。更具体地，可以执行各向异性干蚀刻工艺。当对接触孔71C的下表面进行蚀刻时，由于支撑孔71S也与接触孔71C一起被暴露，因此基于同一蚀刻工艺，形成在层叠结构STR下方的下结构也可以通过支撑孔71S的下表面被暴露。

参照图12，第六材料膜83S和83C沿着第五材料膜82S和82C的内表面形成。第六材料膜83S和83C可以用作阻挡膜(阻挡层)。例如，第六材料膜83S和83C可以包括钛或钛氮化物膜。

参照图13，第七材料膜84S和84C在填充在其中形成有第六材料膜83S和83C的支撑孔71S和接触孔71C中的同时形成在第三材料膜53的整个表面上。第七材料膜84S和84C可以由导电膜形成。例如，通过执行平坦化工艺以使第三材料膜53暴露，可以使第七材料膜84S和84C保留在支撑孔71S和接触孔71C中。因此，第四材料膜81S、第五材料膜82S、第六材料膜83S和第七材料膜84S可以用作单元区域CR中的支撑插塞SP，并且第四材料膜81C、第五材料膜82C、第六材料膜83C和第七材料膜84C可以用作减薄区域SR中的接触插塞CP。第七材料膜84S和84C可以由钨膜形成。

在单元区域CR中，即使包括在支撑插塞SP中的第七材料膜84S可以由导电膜形成，第二材料膜52和第七材料膜84S也可以通过形成在支撑孔71S的侧壁上的第四材料膜81S和第五材料膜82S彼此电隔离。因此，支撑插塞SP可以防止用于栅极线的第二材料膜52的倾斜，但是用于栅极线的第二材料膜52不与支撑插塞SP电连接。也就是说，支撑插塞SP可以用于支撑层叠结构STR。

在减薄区域SR中，包括在接触插塞CP中的第七材料膜84C可以通过第六材料膜83C电连接到上第二材料膜52u。此时，由于第四材料膜81C以第一厚度H1形成在接触孔71C的下表面上，因此形成在接触孔71C下方的下第二材料膜52d可以与第七材料膜84C电隔离。也就是说，即使上第二材料膜52u和下第二材料膜52d在蚀刻处理期间由于错位而被同时暴露，但是由于下第二材料膜52d被第四材料膜81C覆盖，因此下第二材料膜52d也不会通过接触孔71C暴露。因此，接触插塞CP的第七材料膜84C可以电连接至上第二材料膜52u，并且可以不电连接至下第二材料膜52d。

尽管在附图中未示出，但是图4的布线ML可以在随后的处理中形成在接触插塞CP上，因此用于栅极线的第二材料膜52可以通过接触插塞CP和图4的布线ML电连接至图4的外围电路110。

如上所述，由于同时形成了单元区域CR的支撑插塞SP和减薄区域SR的接触插塞CP，所以可以简化制造步骤，并且可以减少制造时间。此外，即使在减薄区域SR中的接触孔71C中发生错位，但是由于接触插塞CP仅电连接至用于栅极线的上第二材料膜52u，因此也可以防止在栅极线之间发生桥接。

图14是例示根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的一个实施方式的图。

参照图14，存储器系统1000可以包括存储有数据的多个半导体存储器装置1100以及在半导体存储器装置1100与主机2000之间通信的控制器1200。

半导体存储器装置1100中的每一个可以是在上述实施方式中描述的半导体存储器装置。

半导体存储器装置1100可以通过多个系统通道sCH连接到控制器1200。例如，多个半导体存储器装置1100可以连接到一个系统通道sCH，并且多个系统通道sCH可以连接到控制器1200。

控制器1200可以在主机2000和半导体存储器装置1100之间进行通信。控制器1200可以基于主机2000的请求来控制半导体存储器装置，或者即使没有来自主机2000的请求也可以执行后台操作以提高存储器系统1000的性能。

主机2000可以生成用于各种操作的请求，并且将所生成的请求输出到存储器系统1000。例如，请求可以包括可以控制编程操作的编程请求、可以控制读取操作的读取请求、可以控制擦除操作的擦除请求等。主机2000可以通过诸如快速外围组件互连(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、快速非易失性存储器(NVMe)，通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)或集成驱动电子设备(IDE)之类的各种接口与存储器系统1000通信。

图15是例示根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的另一实施方式的图。

参照图15，存储器系统可以被实现为存储卡3000。存储器系统3000可以包括半导体存储器装置1100、控制器1200和卡接口7100。

控制器2100可以控制半导体存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。

卡接口7100可以基于主机2000的协议来进行主机2000和控制器1200之间的接口数据交换。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。在此，卡接口7100可以是指能够支持主机2000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。

当存储卡3000连接到诸如PC、平板电脑、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒之类的主机2000的主机接口时，主机接口可以在主机2000的微处理器的控制下通过卡接口7100和控制器1200执行与半导体存储器装置1100的通信。

相关申请的交叉引用

本申请要求于2019年8月26日向韩国知识产权局提交的韩国专利申请No.10-2019-0104730的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。