像素驱动电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种像素驱动电路及显示面板。

背景技术

随着多媒体的发展，显示装置变得越来越重要。相应地，对各种类型的显示装置的要求越来越高，尤其是智能手机领域，超高频驱动显示，低功耗驱动显示，以及低频驱动显示都是现阶段和未来的发展需求方向。

P-沟道金属氧化物半导体场效应晶体管(PMOS)广泛用作显示装置的晶体管，手机领域广泛应用低温多晶硅(LTPS)。然而，LTPS存在一个致命弱点就是漏电流较大，尤其是在低频显示时闪烁(flicker)严重。

因此，现有技术需要改进。

发明内容

本申请实施例提供一种像素驱动电路及显示面板，以实现低频低功耗的像素电路设计。

本申请实施例提供的一种像素驱动电路，包括：

第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、电容以及发光器件；

所述第一晶体管的栅极电性连接于第一节点，所述第一晶体管的源极电性连接于第二节点，所述第一晶体管的漏极电性连接于第三节点；

所述第四晶体管的栅极电性连接于第二控制信号，所述第四晶体管的源极电性连接于输入信号，所述第四晶体管的漏极电性连接于所述第四节点；

所述第五晶体管的栅极电性连接于发光控制信号，所述第五晶体管的源极电性连接于第一电源信号，所述第五晶体管的漏极电性连接于所述第二节点；

所述第六晶体管的栅极电性连接于所述发光控制信号，所述第六晶体管的源极电性连接于所述第三节点，所述第六晶体管的漏极电性连接于所述发光器件的阳极端；

所述第八晶体管的栅极电性连接于第三控制信号，所述第八晶体管的漏极电性连接于所述第一节点，所述第八晶体管的源极电性连接于所述第四节点；

所述电容的第一端电性连接于所述第一电源节点，所述第一电容的第二端电性连接于所述第一节点；

所述发光器件的阴极端电性连接于第二电源信号。

在本申请所述的像素驱动电路中，所述第二晶体管的栅极电性连接于第一控制信号，所述第二晶体管的源极电性连接于数据信号，所述第二晶体管的漏极电性连接于所述第二节点；所述第三晶体管的栅极电性连接于所述第一控制信号，所述第三晶体管的源极电性连接于所述第四节点，所述第三晶体管的漏极电性连接于所述第三节点；所述第七晶体管的栅极电性连接于所述第二控制信号，所述第七晶体管的源极电性连接于所述第四节点或所述输入信号，所述第七晶体管的漏极电性连接于所述发光器件的阳极端。

在本申请所述的像素驱动电路中，所述第一控制信号、所述第二控制信号、所述第三控制信号以及所述发光控制信号相组合先后对应于阳极初始化阶段、静态工作点初始化阶段以及补偿阶段。

在本申请所述的像素驱动电路中，在所述阳极初始化阶段，所述第一控制信号为高电位，所述第二控制信号为高电位，所述第三控制信号为低电位跳变至高电位，所述发光控制信号为高电位。

在本申请所述的像素驱动电路中，在所述静态工作点初始化阶段，所述第一控制信号为高电位，所述第二控制信号为高电位，所述第三控制信号为高电位，所述发光控制信号为高电位。

在本申请所述的像素驱动电路中，在所述补偿阶段，所述第一控制信号为低电位，所述第二控制信号为低电位，所述第三控制信号为高电位，所述发光控制信号为高电位。

在本申请所述的像素驱动电路中，所述第四晶体管和所述第八晶体管均为氧化物薄膜晶体管。

在本申请所述的像素驱动电路中，所述第七晶体管为氧化物薄膜晶体管。

在本申请所述的像素驱动电路中，所述第四晶体管、所述第七晶体管以及所述第八晶体管均为N型氧化物薄膜晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第五晶体管以及所述第六晶体管均为低温多晶硅薄膜晶体管均为P型低温多晶硅薄膜晶体管。

在本申请所述的像素驱动电路中，所述第一电源电压的电压值大于所述第二电源电压的电压值。

在本申请所述的像素驱动电路中，发光器件为有机发光二极管。

本申请实施例还提供了一种显示面板，包括上述的像素电路。

本申请实施例提供的像素驱动电路及显示面板，采用8T1C结构的像素驱动电路，通过在7T1C的像素电路基础上，增加氧化物晶体管变为8T1C，利用氧化物的低漏电特性在一帧时间内抑制静态工作点(Q点)电位变化，通过两三颗氧化物晶体管控制漏电，实现高画质显示，低频低功耗的效果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种像素驱动电路的结构示意图；

图2是本申请实施例提供的像素驱动电路的时序图；

图3为申请实施例提供的像素驱动电路在图2所示的驱动时序下的阳极初始化阶段的通路示意图；

图4为申请实施例提供的像素驱动电路在图2所示的驱动时序下的静态工作点初始化阶段的通路示意图；

图5为申请实施例提供的像素驱动电路在图2所示的驱动时序下的补偿阶段的通路示意图；

图6是本申请实施例提供的另一种像素驱动电路的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

本申请实施例提供的像素驱动电路及显示面板，采用8T1C结构的像素驱动电路，通过在7T1C的像素电路基础上，增加氧化物晶体管变为8T1C，利用氧化物的低漏电特性在一帧时间内抑制Q点电位变化，通过两三颗氧化物薄膜晶体管控制漏电，实现高画质显示，低频低功耗的效果。在本申请实施例中，第四晶体管T4、第七晶体管T7以及第八晶体管T8为氧化物薄膜晶体管。

请参阅图1，图1为本申请实施例提供的一种像素驱动电路的结构示意图。如图1所示，本申请实施例提供的像素驱动电路，包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、电容C以及发光器件OLED。发光器件OLED可以为有机发光二极管。也即，本申请实施例在7T1C的像素驱动电路上增加第八晶体管T8，第四晶体管T4和第八晶体管T8均采用氧化物晶体管，第四晶体管T4和第八晶体管T8构成类似双栅的结构，防止漏电，同时，第七晶体管T7采用氧化物结构，增加阳极的复位时间和降低OLED电流，经过第七晶体管T7的分流，实现高画质显示，实现低频低功耗。

其中，第一晶体管T1的栅极电性连接于第一节点Q点，第一晶体管T1的源极电性连接于第二节点b，第一晶体管T1的漏极电性连接于第三节点c；第二晶体管T2的栅极电性连接于第一控制信号Scan1，第二晶体管T2的源极电性连接于数据信号Data，第二晶体管T2的漏极电性连接于第二节点b；第三晶体管T3的栅极电性连接于第一控制信号Scan1，第三晶体管T3的源极电性连接于第四节点d，第三晶体管T3的漏极电性连接于第三节点c；第四晶体管T4的栅极电性连接于第二控制信号Scan2，第四晶体管T4的源极电性连接于输入信号Vint，第四晶体管T4的漏极电性连接于第四节点d；第五晶体管T5的栅极电性连接于发光控制信号EM，第五晶体管T5的源极电性连接于第一电源电压VDD，第五晶体管T5的漏极电性连接于第二节点b；第六晶体管T6的栅极电性连接于发光控制信号EM，第六晶体管T6的源极电性连接于第三节点c，第六晶体管T6的漏极电性连接于发光器件D的阳极端；第七晶体管T7的栅极电性连接于第二控制信号Scan2，第七晶体管T7的源极电性连接于第四节点d，第七晶体管T7的漏极电性连接于发光器件D的阳极端；第八晶体管T8的栅极电性连接于第三控制信号Scan3，第八晶体管T8的漏极电性连接于第一节点Q点，第八晶体管T8的源极电性连接于第四节点d；电容C的第一端电性连接于第一电源电压VDD，第一电容C的第二端电性连接于第一节点Q点；发光器件D的阴极端电性连接于第二电源电压VSS。

在一些实施例中，第一电源电压VDD和第二电源电压VSS均用于输出一预设电压值。此外，在本申请实施例中，第一电源电压VDD的输出的电压值大于第二电源电压VSS输出的电压值。

在一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第五晶体管T5以及第六晶体管T6均为低温多晶硅薄膜晶体管，第四晶体管T4和第八晶体管T8均为氧化物薄膜晶体管。在本申请实施例中，利用第八晶体管T8的氧化物的低漏电特性在一帧时间内抑制Q点电位变化；在一帧时间内特别是低频时，Q点电位会通过第四晶体管T4向输出信号端Vint漏电，第四晶体管T4也为氧化物薄膜晶体管，第四晶体管T4和第八晶体管T8构成类似双栅的结构，防止漏电。

在一些实施例中，第七晶体管T7也为氧化物薄膜晶体管，增加了阳极的复位时间和降低了OLED的电流，经过第七晶体管T7的分流，实现高画质显示以及低频低功耗的效果，解决低灰阶闪屏等问题。

在一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第五晶体管T5以及第六晶体管T6均为P型低温多晶硅薄膜晶体管，第四晶体管T4、第七晶体管T7以及第八晶体管T8均为N型氧化物薄膜晶体管。其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8均为单栅极晶体管。

请参阅图2，图2为本申请实施例提供的像素驱动电路的时序图。如图2所示，第一控制信号Scan1、第二控制信号Scan2、第三控制信号Scan3以及发光控制信号EM相组合先后对应于阳极初始化阶段t1、静态工作点初始化阶段t2以及补偿阶段t3。

在一些实施例中，在阳极初始化阶段t1，第一控制信号Scan1为高电位，第二控制信号Scan2为高电位，第三控制信号Scan3为低电位跳变至高电位，发光控制信号EM为高电位。

在一些实施例中，在静态工作点初始化阶段t2，第一控制信号Scan1为高电位，第二控制信号Scan2为高电位，第三控制信号Scan3为高电位，发光控制信号EM为高电位。

在一些实施例中，在补偿阶段t3，第一控制信号Scan1为低电位，第二控制信号Scan2为低电位，第三控制信号Scan3为高电位，发光控制信号EM为高电位。

具体的，请参阅图3，图3为申请实施例提供的像素驱动电路在图2所示的驱动时序下的阳极初始化阶段t1的通路示意图。首先，结合图2、图3所示，在阳极初始化阶段t1，第一控制信号Scan1为高电位，第二晶体管T2和第三晶体管T3关闭；第二控制信号Scan2为高电位，第四晶体管T4和第七晶体管T7打开；第三控制信号Scan3由低电位跳变至高电位，在第三控制信号scan3为低电位时，第八晶体管T8关闭，第三控制信号scan3为高电位时，第八晶体管T8打开；发光控制信号EM为高电位，第五晶体管T5和第六晶体管T6关闭。

在阳极初始化阶段t1中，在此阶段的通路为，输入信号Vint经第四晶体管T4输出至第七晶体管T7，再流经第七晶体管T7输出至发光器件D的阳极端，实现发光器件D的阳极初始化。

请参阅图4，图4为申请实施例提供的像素驱动电路在图2所示的驱动时序下的Q点初始化阶段t2的通路示意图。首先，结合图2、图4所示，在Q点初始化阶段t2，第一控制信号Scan1为高电位，第二晶体管T2和第三晶体管T3关闭；第二控制信号Scan2为高电位，第四晶体管T4和第七晶体管T7打开；第三控制信号Scan3为高电位，第八晶体管T8打开；发光控制信号EM为高电位，第五晶体管T5和第六晶体管T6关闭。

在Q点初始化阶段t2中，由于第四晶体管开启，输入信号Vint经过第四晶体管，输出至第四节点d，再经过第八晶体管T8，输出至第一节点Q点。实现Q点的初始化。

请参阅图5，图5为申请实施例提供的像素驱动电路在图2所示的驱动时序下的补偿阶段t3的通路示意图。首先，结合图2、图5所示，在Q点初始化阶段t2，第一控制信号Scan1为低电位，第二晶体管T2和第三晶体管T3开启；第二控制信号Scan2为低电位，第四晶体管T4和第七晶体管T7关闭；第三控制信号Scan3为高电位，第八晶体管T8打开；发光控制信号EM为高电位，第五晶体管T5和第六晶体管T6关闭。

在补偿阶段t3中，第一节点Q点的电位和第一晶体管T1漏极的电位可以根据以下公式进行设置：V

在发光阶段，发光控制信号EM为低电位，第五晶体管T5和第六晶体管T6打开，第一电源信号VDD经过第五晶体管T5，第一晶体管T1和第六晶体管T6，输出至发光器件D的阳极端，发光器件D发光。

请参阅图6，图6为本申请实施例提供的另一种像素驱动电路的结构示意图。其中，图6所示的像素驱动电路与图1所示的像素驱动电路的区别在于：图1所示的像素驱动电路中的第七晶体管T7的源极电性连接于第四节点d；而图6所示的像素驱动电路中的第七晶体管T7的源极电性连接于输入信号Vint。如图6所示，本申请实施例提供的另一种像素驱动电路，包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、电容C以及发光器件OLED。发光器件OLED可以为有机发光二极管。

其中，如图6所示，第一晶体管T1的栅极电性连接于第一节点Q点，第一晶体管T1的源极电性连接于第二节点b，第一晶体管T1的漏极电性连接于第三节点c；第二晶体管T2的栅极电性连接于第一控制信号Scan1，第二晶体管T2的源极电性连接于数据信号Data，第二晶体管T2的漏极电性连接于第二节点b；第三晶体管T3的栅极电性连接于第一控制信号Scan1，第三晶体管T3的源极电性连接于第四节点d，第三晶体管T3的漏极电性连接于第三节点c；第四晶体管T4的栅极电性连接于第二控制信号Scan2，第四晶体管T4的源极电性连接于输入信号Vint，第四晶体管T4的漏极电性连接于第四节点d；第五晶体管T5的栅极电性连接于发光控制信号EM，第五晶体管T5的源极电性连接于第一电源电压VDD，第五晶体管T5的漏极电性连接于第二节点b；第六晶体管T6的栅极电性连接于发光控制信号EM，第六晶体管T6的源极电性连接于第三节点c，第六晶体管T6的漏极电性连接于发光器件D的阳极端；第七晶体管T7的栅极电性连接于第二控制信号Scan2，第七晶体管T7的源极电性连接于输入信号Vint，第七晶体管T7的漏极电性连接于发光器件D的阳极端；第八晶体管T8的栅极电性连接于第三控制信号Scan3，第八晶体管T8的漏极电性连接于第一节点Q点，第八晶体管T8的源极电性连接于第四节点d；电容C的第一端电性连接于第一电源电压VDD，第一电容C的第二端电性连接于第一节点Q点；发光器件D的阴极端电性连接于第二电源电压VSS。

本身申请实施例还提供一种显示面板，其包括以上所述的像素驱动电路，具体可参照以上对该像素驱动电路的描述，在此不做赘述。

本申请实施例采用8T1C结构的像素驱动电路，通过在7T1C的像素电路基础上，增加氧化物晶体管变为8T1C，利用氧化物的低漏电特性在一帧时间内抑制Q点电位变化，通过两三颗氧化物晶体管控制漏电，实现高画质显示，低频低功耗的效果。

以上对本申请实施例所提供的一种像素驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。