用于与数据线设置操作同时进行的接种操作的设备和方法

技术领域

本公开大体上涉及存储器，且特定来说，在一或多个实施例中，本公开涉及用于与数据线设置操作同时进行的源极侧接种操作的设备和方法。

背景技术

存储器(例如，存储器装置)通常在计算机或其它电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。

快闪存储器已发展成用于各种电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷阱)或其它物理现象(例如，相变或极化)进行编程(通常是指写入)，改变存储器单元的阈值电压(Vt)，所述改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩大。

NAND快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的多于一个选择栅极的变型是已知的。

存储器中的编程通常是通过施加由编程验证脉冲分隔开的多个编程脉冲，以将所选存储器单元群组中的每一存储器单元编程到相应预期数据状态(其可为中间或最终数据状态)来实现。通过这类方案，编程脉冲施加到所选择的存储器单元的存取线，例如通常被称为字线的那些存取线。在每一编程脉冲之后，一或多个编程验证脉冲用以验证所选择存储器单元的编程。当前编程通常在递增步长编程方案中使用多个编程脉冲，其中每一编程脉冲是将存储器单元阈值电压移动某一量的单一脉冲。

发明内容

根据本公开的一实施例,提供一种存储器，其包括：共同源极；第一数据线和第二数据线；存储器单元阵列，其包括选择性地连接于所述第一数据线与所述共同源极之间的第一存储器单元串和选择性地连接于所述第二数据线与所述共同源极之间的第二存储器单元串；多个存取线，所述多个存取线中的每一存取线连接到所述第一存储器单元串中的相应存储器单元的控制栅极和所述第二存储器单元串中的相应存储器单元的控制栅极；和控制器，其存取所述存储器单元阵列，所述控制器被配置成实施与数据线设置操作同时进行的源极侧接种操作。

根据本公开的一实施例,提供一种存储器，其包括：存储器单元阵列，其包括选择性地连接到第一数据线的第一存储器单元串和选择性地连接到第二数据线的第二存储器单元串，其中所述第一存储器单元串中的每一存储器单元连接到多个存取线中的相应存取线；和控制器，其存取所述存储器单元阵列，所述控制器被配置成：对所述第一存储器单元串中的特定存储器单元执行感测操作；将第一电压电平施加到所述第一存储器单元串中的第二存储器单元的所述多个存取线中的所述相应存取线；将高于所述第一电压电平的第二电压电平施加到所述特定存储器单元的所述多个存取线中的所述相应存取线；将第三电压电平施加到所述第一数据线；和将高于所述第三电压电平的第四电压电平施加到所述第二数据线。

根据本公开的一实施例,提供一种存储器，其包括：共同源极；第一数据线和第二数据线；存储器单元阵列，其包括选择性地连接于所述第一数据线与所述共同源极之间的第一存储器单元串和选择性地连接于所述第二数据线与所述共同源极之间的第二存储器单元串；多个存取线，所述多个存取线中的每一存取线连接到所述第一存储器单元串中的相应存储器单元的控制栅极和所述第二存储器单元串中的相应存储器单元的控制栅极；和控制器，其存取所述存储器单元阵列，所述控制器被配置成：对所述第一存储器单元串中的特定存储器单元执行感测操作；将第一电压电平施加到所述第一存储器单元串中的存储器单元的第一子集的所述多个存取线中的相应存取线，其中所述存储器单元的第一子集中的每一存储器单元处于所述特定存储器单元和所述第一数据线之间；将所述第一电压电平施加到所述第一存储器单元串中的存储器单元的第二子集的所述多个存取线中的相应存取线，其中所述存储器单元的第二子集中的每一存储器单元处于所述特定存储器单元和所述存储器单元的第一子集之间；和将高于所述第一电压电平的第二电压电平施加到所述特定存储器单元的所述多个存取线中的所述相应存取线。

附图说明

图1是根据一实施例的存储器与处理器作为电子系统的部分进行通信的简化框图。

图2A-2B是可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。

图3在概念上描绘根据各种实施例的在描述操作存储器的方法中提及的相邻的经串联连接存储器单元串。

图4描绘用于操作与各种实施例一起使用的存储器的方法的时序图。

图5描绘用于操作与各种实施例一起使用的存储器的方法的时序图。

图6描绘根据另一实施例的操作存储器的方法的时序图。

图7描绘根据另一实施例的操作存储器的方法的时序图。

图8描绘根据另一实施例的操作存储器的方法的时序图。

图9描绘根据另一实施例的操作存储器的方法的时序图。

图10是根据实施例的操作存储器的方法的流程图。

图11A-11B是根据另一实施例的操作存储器的方法的流程图。

具体实施方式

在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，在若干视图中，相同的参考标号始终描述大体上类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以做出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。

举例来说，本文所使用的术语“半导体”可以指材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/接面，且术语半导体可包含含有此类区/接面的下伏层。除非另外从上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)指代电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如connect、connected、connection等)是指电性连接。

在本文中认识到，即使在值可能意图相等的情况下，工业加工和操作的可变性和精确度仍可能会导致与其既定值的差异。这些可变性和精确度通常取决于在集成电路装置的制造和操作中使用的技术。因而，如果值意图相等，那么将那些值视为相等而不考虑其所得值。

在可不具有主体接触的三维存储器阵列(例如三维NAND存储器阵列)中，可能不容易控制沟道区中的电势，这是因为所述电势可浮动。例如编程验证操作的存取操作可使沟道区中的电势处于不稳定状态，所述电势通常不同于参考电势(例如接地或0V)。沟道区中的此电势可影响后续存取操作，例如编程操作，会产生对未被选定用于编程的存储器单元的数据状态的非所要改变，所述非所要改变通常被称为干扰。

特定来说，在编程操作期间，被选定用于编程操作的存取线可连接到被选定用于编程的存储器单元(例如，所选择的存储器单元)以及未被选定用于编程的存储器单元(例如，未被选的受害存储器单元)。受害存储器单元可与所选存储器单元暴露于相同电压，如果其沟道区的电压电平太低，那么可经历在程序验证操作之后来自后续编程脉冲的干扰。为减少在程序验证操作之后对受害存储器单元的干扰，可使沟道区升压。然而，如果所述升压太低，那么受害存储器单元可遭受足以更改其预期数据状态的寄生编程。另外，如果升压过高且是在局部，那么这可在受害存储器单元与最靠近的相邻存储器单元之间产生高电场。这类电场可产生电子-电洞对，从而产生高能量自由载波(例如，热电子)，这反过来又可更改受害存储器单元的预期数据状态。随着存储器存储密度(例如，每存储器单元存储的数字的数值)增加，这些干扰效应可变得越来越关键。

使经串联连接存储器单元串的受害存储器单元的沟道区升压的一种方法可包含在程序验证操作之后，使经串联连接存储器单元串的所有存取线和选择线放电到参考电势，接着将脉冲施加到选择线(例如漏极侧选择线)子集和存取线(例如漏极侧存取线)子集，以在后续编程脉冲之前对沟道预充电(通常被称为“接种操作”)。然而，如果连接到与受害存储器单元所处的相同的经串联连接存储器单元串内的脉冲式存取线子集的存储器单元已经编程，那么各种实施例可有助于在不利用这类接种操作的情况下缓解受害存储器单元的编程干扰。

在上文所描述的接种操作期间，可将数据线充电到供电电压(例如，Vcc)。在接种操作之后，可实施数据线设置操作以将不同电压电平施加到包含将被编程的存储器单元的数据线和包含被阻止编程的存储器单元的数据线。可使包含将被编程的存储器单元的数据线放电到第一电压电平(例如，参考电势，例如Vss、接地或0V)，而可将包含被阻止编程的存储器单元的数据线充电到高于第一电压电平的第二电压电平(例如，供电电压，例如Vcc)。通常，在编程操作期间，数据线设置操作跟在接种操作之后，这是由于接种操作和数据线设置操作两者都是从漏极侧实施。接种操作和数据线设置操作中的每一个使用总编程操作时间的约5％与约8％之间的时间。因此，本文所描述的各种实施例可促进使源极侧接种操作与数据线设置操作同时进行以减少每一编程操作的时间。

图1是根据一实施例的呈存储器(例如，存储器装置)100的形式的第一设备与呈处理器130的形式的第二设备作为呈电子系统的形式的第三设备的一部分进行通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。例如在存储器装置100外部的控制器的处理器130可以是存储器控制器或其它外部主机装置。

存储器装置100包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(统称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(统称为位线)。单个存取线可与超过一个逻辑行的存储器单元相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够编程为至少两个数据状态中的一个。

提供行解码电路系统108和列解码电路系统110以对地址信号进行解码。接收和解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址和数据输入到存储器装置100以及从存储器装置100输出数据和状态信息。地址寄存器114与I/O控制电路112以及行解码电路108和列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和控制逻辑116通信以锁存传入命令。

控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生外部处理器130的状态信息，即，控制逻辑116被配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。控制逻辑116可被配置成执行本文所描述的各种实施例的方法。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元的分组，例如预留的存储器单元块。

控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118如控制逻辑116所引导而锁存传入或传出的数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120以传送到存储器单元阵列104；接着可将新数据从I/O控制电路112锁存于高速缓冲寄存器118中。在读取操作期间，数据可从高速缓冲寄存器118传送到I/O控制电路112以用于输出到外部处理器130；接着可将新数据从数据寄存器120传送到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的数据缓冲器(例如，页缓冲器)(例如，可形成其部分)。数据缓冲器可另外包含感测装置(图1中未示出)，其用以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路112和控制逻辑116通信，以将状态信息锁存而供输出到处理器130。

存储器装置100经由控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可能包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，可另外经由控制链路132接收额外或替代性控制信号(未示出)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)并且经由I/O总线134将数据输出到处理器130。

举例来说，可经由输入/输出(I/O)控制电路112处的I/O总线134的I/O引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可经由输入/输出(I/O)控制电路112处的8位装置的I/O引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓冲寄存器118中。所述数据可随后写入到数据寄存器120中用于编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，且所述数据可直接写入到数据寄存器120中。数据还可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，处理器130)电连接到存储器装置100的任何导电节点，例如普遍使用的导电垫或导电凸块。

本领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可不必一定与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个的块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。

此外，尽管根据各种信号的接收和输出的惯例来描述具体I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚(或其它I/O节点结构)的组合或其它数目个I/O引脚(或其它I/O节点结构)。

图2A是可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的例如NAND存储器阵列等存储器单元阵列200A的一部分的示意图。存储器阵列200A包含存取线，例如字线202

存储器阵列200A可以行(每行对应于字线202)和列(每列对应于位线204)布置。每列可包含经串联连接存储器单元串(例如，非易失性存储器单元)，例如NAND串206

每一NAND串206中的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极210

每个选择栅极210的源极可连接到共同源极216。每个选择栅极210的漏极可连接到对应NAND串206的存储器单元208

每一选择栅极212的漏极可能连接到对应NAND串206的位线204。举例来说，选择栅极212

图2A中的存储器阵列可为准二维存储器阵列，且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在基本上平行的平面中延伸。替代地，图2A中的存储器阵列可能是三维存储器阵列，例如其中NAND串206可以大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面的方式延伸，所述位线204可大体上平行于含有共同源极216的平面。

存储器单元208的典型构造包含(例如，通过阈值电压改变)可确定存储器单元的数据状态的数据存储结构234(例如，浮动栅极、电荷阱等)以及控制栅极236，如图2A中所展示。数据存储结构234可包含导电和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可另外具有经界定的源极/漏极(例如，源极)230和经界定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。

存储器单元208的列可为NAND串206或选择性地连接到给定位线204的多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但不必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行常常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常包含共同地连接到给定字线202的每个其它存储器单元208。举例来说，共同地连接到字线202

虽然结合NAND快闪存储器论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。

图2B是例如可作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200B的一部分的另一示意图。图2B中的带相同编号的元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线204

三维NAND存储器阵列200B可形成于外围电路226上方。外围电路226可表示用于存取存储器阵列200B的各种电路。外围电路226可包含用于连接到存储器阵列200B的字线202的串驱动器(图2B中未示出)。外围电路226可包含互补电路元件。举例来说，外围电路226可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，此工艺通常被称为CMOS或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，CMOS常常不再利用严格的金属氧化物半导体结构，但为了方便起见保留CMOS命名。

图3在概念上描绘根据各种实施例的在描述操作存储器的方法中提及的相邻的经串联连接存储器单元串，例如NAND串206

参考图3，NAND串206

图4描绘用于操作与各种实施例一起使用的存储器的方法的时序图。图4提供将各种实施例的方法置于先前可执行的操作类型的上下文中。

图4的时序图可表示存储器的感测操作，例如在编程操作的编程脉冲之后的程序验证操作，例如将参考图5描述。为简单起见，图4将假定用于MLC存储器单元的感测操作，所述MLC存储器单元例如使用四个阈值电压范围表示数据状态L0、L1、L2和L3的四层级存储器单元，所述四个阈值电压范围各自表示对应于两个数字的位模式的数据状态。虽然参考MLC存储器单元进行论述，但对较低存储密度存储器单元(例如SLC(两个数据状态))或更高存储密度存储器单元(例如TLC(八个数据状态)或QLC(十六个数据状态)存储器单元)执行的感测操作同样适用。表1提供数据状态和其用于MLC存储器单元的对应逻辑数据值之间的一个可能的对应关系。数据状态到逻辑数据值的其它分配是已知的。如本文所使用，保持在最低数据状态(例如，擦除状态或L0数据状态)中的存储器单元将被认为是编程到最低数据状态。

表1

在图4中，迹线440可表示施加到连接到被选定用于感测操作的存储器单元(例如目标存储器单元)的存取线的电压电平。以下论述至少参考图3进行且将假定被选定用于感测操作的存储器单元是NAND串206

迹线442可表示施加到未被选的存取线202中的一或多个(例如存取线202

在时间t0，可开始预充电阶段。感测操作的预充电阶段可将未被选的存取线202带到足以激活其相应的经连接存储器单元而不管其数据状态为何的电压电平，例如传递电压。如图4的实例中所展示，含有目标存储器单元(例如，一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平最初达到电压电平452。电压电平452可足以激活连接到存取线202中的一个的每一存储器单元，而不管其数据状态为何。作为一个实例，电压电平452可为大约8V。以此方式将所有存取线202集合在一起可有助于改进达到所要电压电平为电压电平452的任何存取线202的稳定状态的速度。可使选择线214和选择线215达到足以激活其相应选择栅极的电压电平454。感测启用信号正常可具有指示感测停用的逻辑高电平，且可转变到逻辑低电平以启用感测。感测启用信号的逻辑高电平可对应于电压电平448，其可为供电电压，例如Vcc。感测启用信号的逻辑低电平可对应于电压电平450，其可为参考电势，例如Vss、接地或0V。

在时间t1处或附近，选定存取线202

当在时间t2将电压电平432

在时间t4，施加到所选存取线202

在时间t6，施加到所选存取线202

虽然图4中仅描绘四个感测电压，但可使用其它数目的感测电压。一般来说，Z个感测电压可用于区分Z+1个可能的数据状态中的每一个。在时间t8，可根据实施例将存取线和选择线放电。

图5描绘用于操作与各种实施例一起使用的存储器的方法的时序图。举例来说，图5可大体描绘根据实施例的编程操作的各个阶段处的存储器单元阵列的各个节点的波形。

在图5中，迹线572可表示施加到与被选定用于编程操作的存储器单元(例如在编程操作期间被选定用于编程的目标存储器单元)连接的存取线的电压电平，而迹线574可表示施加到含有在编程操作期间被选定用于编程的存储器单元的经串联连接存储器单元串的不同存取线(例如，未被选的存取线)的电压电平。以下论述是参考至少图3进行且将假定被选定用于感测操作的存储器单元是NAND串206

迹线576可表示施加到与在编程操作期间被选定用于编程的存储器单元选择性地连接的数据线(例如，所选择数据线)的电压电平，例如迹线576可表示施加到数据线204

在时间t0之前，迹线574可具有初始电压电平560，例如参考电势、接地或Vss。替代地或另外，迹线574的未被选的存取线可具有高于电压电平560的初始电压电平562。迹线576和578可各自具有充当禁止电压的初始电压电平568，例如Vcc。电压电平568可被配置成禁止编程连接到选定存取线202并且选择性地连接到接收电压电平568的数据线204的存储器单元。另外，在时间t0，迹线576可减小到电压电平560，其可对应于被配置成启用连接到选定存取线202并且选择性地连接到接收电压电平560的数据线204的存储器单元的编程的启用电压。

在时间t1，迹线572和574可增加到电压电平566。电压电平566可对应于被配置成激活连接到存取线202的存储器单元而不管其数据状态为何的传递电压。在时间t2，迹线572可增加到电压电平570。电压电平570可对应于被配置成致使连接到选定存取线并且选择性地连接到接收启用电压的所选择数据线的存储器单元的阈值电压改变(例如，增加)的编程电压。在时间t3，迹线572可在足以引起阈值电压改变的时间段内维持于电压电平570下。迹线572的处于时间t3和时间t4之间的部分可被称为编程操作的编程脉冲。在时间t4，迹线572可放电到电压电平560。迹线574还可放电到电压电平560。在时间t5，迹线578还可放电到电压电平560。在时间t5之后，可执行例如参考图4所描述的程序验证操作。

在以下图6-9中，编程操作可以反向页顺序从漏极侧继续到源极侧。因此，所选择的经串联连接存储器单元串的处于目标存储器单元和漏极选择晶体管之间的存储器单元可处于经编程状态，而目标存储器单元以及所选择经串联连接存储器单元串的处于目标存储器单元和源极选择晶体管之间的存储器单元可处于经擦除状态。

图6描绘根据另一实施例的操作存储器的方法的时序图。所述方法可包含执行与数据线设置操作同时进行的源极侧接种操作。在图6中，迹线630可表示施加到与被选定用于先前感测操作或后续编程操作的存储器单元208(例如目标存储器单元)连接的存取线202的电压电平。以下论述至少参考图3进行且将假定目标存储器单元是NAND串206

迹线620可表示施加到所选数据线(例如数据线204

在时间t0，源极侧接种操作可在程序验证操作(例如，如图4中所描绘)完成之后开始。在时间t0之前，迹线620、622和642可具有电压电平650，其可为参考电势，例如Vss、接地或0V。在时间t0，迹线624和626可具有或设置为电压电平650，使得漏极选择晶体管212关断。在时间t0，迹线632可具有或设置为电压电平658，例如1V，且迹线630可具有或设置为大于电压电平658的电压电平660，例如3V。另外，在时间t0，迹线640可具有或设置为电压电平664，例如5V，使得源极选择晶体管210接通。

在时间t0和时间t1之间，迹线620和622的电压电平可增加到高于电压电平650的电压电平652(例如，供电电压，例如Vcc)。迹线642的电压电平可增加到电压电平652。电压电平652可从共同源极216通过源极选择晶体管210传送到NAND串206中以实施接种操作。在时间t1，可维持迹线624、626、630、632和640的电压电平。

在时间t1，数据线设置操作可开始以使得数据线设置操作和源极侧接种操作同时实施。在时间t1和时间t2之间，迹线620和622的电压电平发散以使得在时间t2，迹线620可放电到电压电平650(例如，数据线启用电压电平，例如Vss、接地或0V)且迹线622可增加到电压电平652(例如，数据线禁止电压电平，例如Vcc)。

在时间t3，可维持迹线620、622、626、630、632和642的电压电平。迹线624可在为编程脉冲(例如图5中所说明的编程脉冲)做准备时增加到大于电压电平650的电压电平654(例如，2V)。另外，迹线640可在为编程脉冲做准备时放电到小于电压电平664的电压电平662(例如，2V)。在时间t4，源极侧接种操作和同时发生的数据线设置操作完成。在时间t4之后，编程脉冲可施加到目标存储器单元。

图7描绘根据另一实施例的操作存储器的方法的时序图。所述方法可包含执行与数据线设置操作同时进行的源极侧栅致漏极泄漏(GIDL)接种操作。在图7中，迹线730可表示施加到与被选定用于先前感测操作或后续编程操作的存储器单元208(例如目标存储器单元)连接的存取线202的电压电平。以下论述至少参考图3进行且将假定目标存储器单元是NAND串206

迹线720可表示施加到所选数据线(例如数据线204

在时间t0，GIDL源极侧接种操作可在程序验证操作(例如，如图4中所描绘)完成之后开始。在时间t0之前，迹线720、722和742可具有电压电平750，其可为参考电势，例如Vss、接地或0V。在时间t0，迹线724和726可具有或设置为电压电平750，使得漏极选择晶体管212关断。在时间t0，迹线732可具有或设置为电压电平758，例如1V，且迹线730可具有或设置为大于电压电平758的电压电平760，例如3V。另外，在时间t0，迹线740可具有或设置为电压电平762，例如0V，使得源极选择晶体管210接通。

在时间t0和时间t1之间，迹线720和722的电压电平可增加到高于电压电平750的电压电平752(例如，供电电压，例如Vcc)。迹线742的电压电平可增加到高于电压电平750和电压电平752的电压电平766(例如，5V)。电压电平766通过源极选择晶体管210传送到NAND串206中以实施GIDL接种操作。在时间t1，可维持迹线724、726、730、732和740的电压电平。

在时间t1，数据线设置操作可开始以使得数据线设置操作和源极侧GIDL接种操作同时实施。在时间t1和时间t2之间，迹线720和722的电压电平发散以使得在时间t2，迹线720可放电到电压电平750(例如，数据线启用电压电平，例如Vss、接地或0V)且迹线722可增加到电压电平752(例如，数据线禁止电压电平，例如Vcc)。

在时间t3，可维持迹线720、722、726、730和732的电压电平。迹线724可在为编程脉冲(例如图5中所说明的编程脉冲)做准备时增加到大于电压电平750的电压电平754(例如，2V)。迹线740可在为编程脉冲做准备时增加到大于电压电平762的电压电平764(例如，2V)。另外，迹线742可放电到小于电压电平766的电压电平752(例如，Vcc)。在时间t4，源极侧GIDL接种操作和同时发生的数据线设置操作完成。在时间t4之后，编程脉冲可施加到目标存储器单元。

图8描绘根据另一实施例的操作存储器的方法的时序图。所述方法可包含执行与数据线设置操作同时进行的源极侧接种操作。在此实施例中，源极侧接种操作和数据线设置操作可在例如用于TLC、MLC或SLC存储器单元的单遍次编程操作之前。在图8中，迹线830可表示施加到与被选定用于先前感测操作或后续编程操作的存储器单元208(例如目标存储器单元)连接的存取线202(WL n)的电压电平。以下论述至少参考图3进行且将假定目标存储器单元是NAND串206

迹线820可表示施加到所选数据线(例如数据线204

在时间t0，源极侧接种操作可在程序验证操作(例如，如图4中所描绘)完成之后开始。在时间t0之前，迹线820、822和842可具有电压电平850，其可为参考电势，例如Vss、接地或0V。在时间t0，迹线824和826可具有或设置为电压电平850，使得漏极选择晶体管212关断。在时间t0，迹线830、832、834、836和838可具有或设置为电压电平860，例如8V。另外，在时间t0，迹线840可具有或设置为电压电平864，例如5V，使得源极选择晶体管210接通。

在时间t0和时间t1之间，迹线820和822的电压电平可增加到高于电压电平850的电压电平852(例如，供电电压，例如Vcc)。迹线842的电压电平可增加到电压电平852。电压电平852可从共同源极216通过源极选择晶体管210传送到NAND串206中以实施接种操作。在时间t1，可维持迹线824、826、830、832、836、838和840的电压电平。

在时间t1，数据线设置操作可开始以使得数据线设置操作和源极侧接种操作同时实施。在时间t1和时间t3之间，迹线820和822的电压电平发散以使得在时间t3，迹线820可放电到电压电平850(例如，数据线启用电压电平，例如Vss、接地或0V)且迹线822可增加到电压电平852(例如，数据线禁止电压电平，例如Vcc)。另外，在时间t1和时间t2之间，迹线834可从电压电平860放电到电压电平850。

在时间t2和时间t3之间，迹线836可从电压电平860放电到电压电平850。在时间t3和时间t4之间，迹线838可从电压电平860放电到电压电平850。另外，迹线830可从电压电平860放电到高于电压电平850的电压电平858(例如，3V)，且迹线832可从电压电平860放电到高于电压电平850并且低于电压电平858的电压电平856(例如，1V)。由于对应于迹线830、832和838的存取线的存储器单元经擦除，因此这些存取线可一起放电。对应于迹线834、836和830/832/838的存取线放电到各种电压电平会促进例如在程序验证操作之后并且在后续编程脉冲之前保留受害存储器单元的沟道区中的电子。

在时间t5，可维持迹线820、822、826、830、832、834、836、838和842的电压电平。迹线824可在为编程脉冲(例如图5中所说明的编程脉冲)做准备时增加到大于电压电平850的电压电平854(例如，2V)。另外，迹线840可在为编程脉冲做准备时放电到小于电压电平864的电压电平862(例如，2V)。在时间t6，源极侧接种操作和同时发生的数据线设置操作完成。在时间t6之后，编程脉冲可施加到目标存储器单元。

图9描绘根据另一实施例的操作存储器的方法的时序图。所述方法可包含执行与数据线设置操作同时进行的源极侧接种操作。在此实施例中，源极侧接种操作和数据线设置操作可在例如用于QLC存储器单元的多遍次编程操作之前。在图9中，迹线930可表示施加到与被选定用于先前感测操作或后续编程操作的存储器单元208(例如目标存储器单元)连接的存取线202(WL n)的电压电平。以下论述至少参考图3进行且将假定目标存储器单元是NAND串206

迹线920可表示施加到所选数据线(例如数据线204

在时间t0，源极侧接种操作可在程序验证操作(例如，如图4中所描绘)完成之后开始。在时间t0之前，迹线920、922和942可具有电压电平950，其可为参考电势，例如Vss、接地或0V。在时间t0，迹线924和926可具有或设置为电压电平950，使得漏极选择晶体管212关断。在时间t0，迹线930、932、934、936和938可具有或设置为电压电平960，例如8V。另外，在时间t0，迹线940可具有或设置为电压电平964，例如5V，使得源极选择晶体管210接通。

在时间t0和时间t1之间，迹线920和922的电压电平可增加到高于电压电平950的电压电平952(例如，供电电压，例如Vcc)。迹线942的电压电平可增加到电压电平952。电压电平952可从共同源极216通过源极选择晶体管210传送到NAND串206中以实施接种操作。在时间t1，可维持迹线924、926、930、932、936、938和940的电压电平。

在时间t1，数据线设置操作可开始以使得数据线设置操作和源极侧接种操作同时实施。在时间t1和时间t3之间，迹线920和922的电压电平发散以使得在时间t3，迹线920可放电到电压电平950(例如，数据线启用电压电平，例如Vss、接地或0V)且迹线922可增加到电压电平952(例如，数据线禁止电压电平，例如Vcc)。另外，在时间t1和时间t2之间，迹线934可从电压电平960放电到电压电平950。

在时间t2和时间t3之间，迹线936可从电压电平960放电到电压电平950。在时间t3和时间t4之间，迹线930可从电压电平960放电到高于电压电平950的电压电平958(例如，3V)。在时间t4和时间t5之间，迹线932可从电压电平960放电到高于电压电平950并且低于电压电平958的电压电平956(例如，1V)。在时间t5和时间t6之间，迹线938可从电压电平960放电到电压电平950。对应于迹线938的存取线的存储器单元(例如，存储器单元208

在时间t7，可维持迹线920、922、926、930、932、934、936、938和942的电压电平。迹线924可在为编程脉冲(例如图5中所说明的编程脉冲)做准备时增加到大于电压电平950的电压电平954(例如，2V)。另外，迹线940可在为编程脉冲做准备时放电到小于电压电平964的电压电平962(例如，2V)。在时间t8，源极侧接种操作和同时发生的数据线设置操作完成。在时间t8之后，编程脉冲可施加到目标存储器单元。

如上文所描述，各种实施例寻找例如在程序验证操作之后并且在后续编程脉冲之前实施与数据线设置操作同时进行的源极侧接种操作。图10是根据实施例的操作存储器的方法的流程图。所述方法可呈例如存储到指令寄存器128的计算机可读指令形式。这类计算机可读指令可由例如控制逻辑116的控制器执行，以致使设备的相关组件执行所述方法。

在1001处，可对第一经串联连接存储器单元串中的特定存储器单元(例如，所选存储器单元或目标存储器单元)执行感测操作，其中第一经串联连接存储器单元串中的每一存储器单元可连接到多个存取线中的相应存取线并且可处于第一经串联连接存储器单元串的第一端和第一经串联连接存储器单元串的第二端之间，且其中第一经串联连接存储器单元串的第一端可选择性地连接到第一数据线。举例来说，参考图3，特定存储器单元可为NAND串206

在1003处，例如，在感测操作完成之后，可将第一电压电平施加到第一经串联连接存储器单元串中的第二存储器单元(例如，未被选的存储器单元)的多个存取线中的相应存取线。举例来说，第一电压电平可为1V或参考电势，例如Vss、接地或0V。第二存储器单元可处于特定存储器单元和第一经串联连接存储器单元串的第一端之间。举例来说，第二存储器单元可为特定存储器单元208

在1005处，例如，与在1003处施加第一电压电平同时地，可将高于第一电压电平的第二电压电平施加到特定存储器单元的多个存取线中的相应存取线。举例来说，所述第二电压电平可为3V。

在1007处，与将第一电压电平施加到第一经串联连接存储器单元串的第二存储器单元的多个存取线中的相应存取线同时地并且与将第二电压电平施加到特定存储器单元的多个存取线中的相应存取线同时地，可将第三电压电平施加到第一数据线。举例来说，第三电压电平可为参考电势，例如Vss、接地或0V。

在1009处，与将第三电压电平施加到第一数据线同时地，可将高于第三电压电平的第四电压电平施加到选择性地连接到第二经串联连接存储器单元串(例如，206

在一个实例中，第五电压电平可施加到共同源极，其中与将第三电压电平施加到第一数据线并且将第四电压电平施加到第二数据线同时地，使第一经串联连接存储器单元串的第一端与第一数据线断开连接并且使第一经串联连接存储器单元串的第二端连接到共同源极。举例来说，第五电压电平可为5V或供电电压，例如Vcc。

在另一实例中，将第一电压电平施加到第一经串联连接存储器单元串中的第二存储器单元的多个存取线中的相应存取线可包含使第一经串联连接存储器单元串中的第二存储器单元的多个存取线中的相应存取线放电到第一电压电平。将高于第一电压电平的第二电压电平施加到特定存储器单元的多个存取线中的相应存取线可包含使特定存储器单元的多个存取线中的相应存取线放电到高于第一电压电平的第二电压电平。在此实例中，所述方法可另外包含使第一经串联连接存储器单元串中的第三存储器单元的多个存取线中的相应存取线放电到低于第二电压电平并且高于第一电压电平的第五电压电平。在此实例中，第五电压电平可为1V。第三存储器单元可处于特定存储器单元和第一经串联连接存储器单元串的第二端之间。举例来说，第三存储器单元可为特定存储器单元208

在一个实例中，所述方法可另外包含使第四存储器单元的多个存取线中的相应存取线放电到第一电压电平，其中第四存储器单元可处于第三存储器单元和第一经串联连接存储器单元串的第二端之间。

在另一实例中，所述方法可包含与使第二存储器单元的多个存取线中的相应存取线放电同时地，使处于特定存储器单元和经串联连接存储器单元串的第一端之间的一或多个额外存储器单元的多个存取线中的相应存取线放电到第一电压电平。与使第二存储器单元的多个存取线中的相应存取线放电同时地使处于特定存储器单元和经串联连接存储器单元串的第一端之间的一或多个额外存储器单元的多个存取线中的相应存取线放电可包含使处于第一经串联连接存储器单元串中紧邻特定存储器单元的第四存储器单元的多个存取线中的相应存取线之间的多个存取线中的每一存取线放电。举例来说，第四存储器单元可为与特定存储器单元相邻(例如，紧邻)并且处于特定存储器单元和NAND串206

图11A-11B是根据另一实施例的操作存储器的方法的流程图。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。这类计算机可读指令可由例如控制逻辑116的控制器执行，以致使设备的相关组件执行所述方法。在1111处，可对第一经串联连接存储器单元串中的特定存储器单元(例如，所选存储器单元或目标存储器单元)执行感测操作，其中第一经串联连接存储器单元串中的每一存储器单元可连接到多个存取线中的相应存取线并且可处于第一经串联连接存储器单元串的第一端和第一经串联连接存储器单元串的第二端之间，且其中第一经串联连接存储器单元串的第一端可选择性地连接到第一数据线。举例来说，参考图3，特定存储器单元可为NAND串206

在1113处，例如，在感测操作完成之后，可使第一经串联连接存储器单元串的存储器单元(例如，未被选的存储器单元)的第一子集的多个存取线中的相应存取线放电到第一电压电平，其中存储器单元的第一子集中的每一存储器单元可处于特定存储器单元和第一经串联连接存储器单元串的第一端之间。存储器单元的第一子集可为多个连续存储器单元。

作为实例，存储器单元(例如，未被选的存储器单元)的第一子集可为处于特定存储器单元和最靠近NAND串206

在1115处，可使第一经串联连接存储器单元串的存储器单元(例如，未被选的存储器单元)的第二子集的多个存取线中的相应存取线放电到第一电压电平，其中存储器单元的第二子集中的每一存储器单元可处于特定存储器单元与存储器单元的第一子集之间。举例来说，存储器单元的第二子集可为特定存储器单元和存储器单元的第一子集之间的存储器单元208中的一或多个，例如NAND串206

1115处的放电可在当1113处的放电开始时的时间之后的时间开始。1115处的放电可进一步在当1113处的放电达到第一电压电平时的时间之前的时间开始。1115处的放电可从用于感测操作的电压电平(例如传递电压)开始。替代地，1113处的放电可从中间电压电平(例如处于用于感测操作的电压电平与第一电压电平之间的电压电平)开始。

在1117处，可使特定存储器单元的多个存取线中的相应存取线放电到高于第一电压电平的第二电压电平。举例来说，第二电压电平可为处于程序验证操作之后的电压电平(或中间电压)和第一电压电平之间的电压电平。作为一个实例，第二电压电平可为3V。

1117处的放电可在当1115处的放电开始时的时间之后的时间开始。1117处的放电可进一步在当1115处的放电达到第一电压电平时的时间之前的时间开始。1117处的放电可从用于感测操作的电压电平(例如编程验证电压)开始。替代地，1117处的放电可从中间电压电平(例如处于用于感测操作的电压电平与第二电压电平之间的电压电平)开始。

在1119处，可使第一经串联连接存储器单元串的存储器单元(例如，未被选的存储器单元)的第三子集的多个存取线中的相应存取线放电到低于第二电压电平并且高于第一电压电平的第三电压电平，其中存储器单元的第三子集中的每一存储器单元可处于特定存储器单元和NAND串206

1119处的放电可在当1117处的放电开始时的时间之后的时间开始。替代地，1119处的放电可与在1117处的放电开始时同时开始。1119处的放电可进一步在当1117处的放电达到第二电压电平时的时间之前的时间开始。1119处的放电可从用于感测操作的电压电平(例如传递电压)开始。替代地，1119处的放电可从中间电压电平(例如处于用于感测操作的电压电平与第三电压电平之间的电压电平)开始。

在1121处，可使第一经串联连接存储器单元串的存储器单元(例如，未被选的存储器单元)的第四子集的多个存取线中的相应存取线放电到第一电压电平，其中存储器单元的第四子集中的每一存储器单元可处于存储器单元的第三子集和第一经串联连接存储器单元串的第二端之间。作为实例，存储器单元的第四子集可为处于存储器单元的第三子集和最靠近NAND串206

1121处的放电可在当1119处的放电开始时的时间之后的时间开始。替代地，1121处的放电可与在1117处的放电开始时同时开始。1121处的放电可进一步在当1119处的放电达到第三电压电平时的时间之前的时间开始。1121处的放电可从用于感测操作的电压电平(例如传递电压)开始。替代地，1121处的放电可从中间电压电平(例如处于用于感测操作的电压电平与第一电压电平之间的电压电平)开始。

在1123处，可与使存储器单元的第一、第二、第三和第四子集以及特定存储器单元的多个存取线中的相应存取线放电同时地，将第四电压电平施加到第一数据线。举例来说，第四电压电平可为参考电势，例如Vss、接地或0V。

在1125处，可与将第四电压电平施加到第一数据线同时地，将高于第四电压电平的第五电压电平施加到选择性地连接到第二经串联连接存储器单元串的第二数据线，其中第二经串联连接存储器单元串中的每一存储器单元连接到多个存取线中的相应存取线。举例来说，第五电压电平可为供电电压，例如Vcc。

在一个实例中，可将第六电压电平施加到共同源极，其中在使存储器单元的第一、第二、第三和第四子集以及特定存储器单元的多个存取线中的相应存取线放电之前，第一经串联连接存储器单元串的第一端与第一数据线断开连接且第一经串联连接存储器单元串的第二端连接到共同源极。

在另一实例中，所述方法可另外包含将编程脉冲施加到特定存储器单元的多个存取线中相应存取线而不使特定存储器单元的多个存取线中的相应存取线放电到第一电压电平，且不使存储器单元的第三子集的多个存取线中的相应存取线放电到第一电压电平。举例来说，特定存储器单元的相应存取线的电压电平可直接从第二电压电平增加到传递电压，同时存储器单元的第三子集的相应存取线的电压电平可直接从第三电压电平增加到传递电压。

总结

尽管本文中已说明且描述具体实施例，但本领域普通技术人员将了解，计算出实现相同目的任何布置可以取代所示出的具体实施例。所属领域的一般技术人员将清楚实施例的许多改编。因此，本申请案意在涵盖实施例的任何改编或变型。