人工突触单元及其制备方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种人工突触单元及其制备方法。

背景技术

脉冲神经网络(SNNs，Spiking neural networks)作为第三代人工神经网络，采用二值脉冲作为输入/输出信号，采用与生物神经元工作原理相似的脉冲神经元作为计算单元，并将时间维度引入计算模型当中，具有更高的能效和计算能力，且更适合时空信息问题的处理，已经成为当前学术界和产业界的研究重点。目前主要是采用传统CMOS器件在硬件层面实现SNNs。

但传统CMOS器件并不是专为实现神经网络而发明和优化的，因而传统CMOS器件通常需要复杂的电路来实现网络中基本单元-突触/神经元的相关功能。例如，利用传统CMOS器件实现脉冲时间依赖可塑性(STDP，spiking timing dependent plasticity)需要数十个晶体管，这极大的限制了单个芯片的集成规模。此外，随着晶体管特征尺寸已经逼近物理极限，现有CMOS工艺集成度难以进一步提升，从长远来看难以达到人脑规模。

发明内容

本申请实施例第一方面提供一种人工突触单元，包括：

晶体管和离子晶体管；

所述晶体管的第一源电极或第一漏电级与所述离子晶体管的第二栅电极串联。

在其中一个实施例中，所述离子晶体管包括：

衬底、二氧化硅层、第二漏电极、第二源电极、第二沟道层、电解质层和所述第二栅电极；

所述二氧化硅层，生长于所述衬底上；

所述第二漏电极和所述第二源电极，均生长于所述二氧化硅层上，且所述第二漏电极和所述第二源电极互不接触；

所述第二沟道层，生长于所述第二漏电极、所述第二源电极和部分所述二氧化硅层上；

所述电解质层，生长于所述第二沟道层上；

所述第二栅电极，生长于所述电解质层上。

在其中一个实施例中，所述离子晶体管包括：

衬底、二氧化硅层、两组电极层、电解质层和所述第二栅电极；

所述二氧化硅层，生长于所述衬底上；

所述两组电极层，生长于所述二氧化硅层上，且所述两组电极层互不接触，每组所述电极层自下而上依次包括第二漏电级、第二沟道层和第二源电极；

所述电解质层，生长于所述两组电极层和部分二氧化硅层上；

所述第二栅电极，生长于所述电解质层上。

在其中一个实施例中，所述晶体管包括：

所述第一漏电极、所述第一源电极、第一栅电极、自下而上依次生长于所述第二栅电极上的绝缘层、第一沟道层和介质层；

所述第一漏电极，生长于所述第二栅电极上，且穿过所述绝缘层；

所述第一源电极，生长于所述绝缘层上，且所述第一漏电极和所述第一源电极互不接触；

所述第一栅电极，生长于所述介质层上。

在其中一个实施例中，所述晶体管包括：

所述第一漏电极、所述第一源电极、第一栅电极、自下而上依次生长于所述第二栅电极上的绝缘层、第一沟道层和介质层；

所述第一源电极，生长于所述第二栅电极上，且穿过所述绝缘层；

所述第一漏电极，生长于所述绝缘层上，且所述第一漏电极和所述第一源电极互不接触；

所述第一栅电极，生长于所述介质层上。

本申请实施例第二方面提供一种人工突触单元的制备方法，用于制备如上述的人工突触单元，所述方法包括：

制备晶体管和离子晶体管；

将所述晶体管的第一源电极或第一漏电极与所述离子晶体管的第二栅电极串联。

在其中一个实施例中，所述制备离子晶体管包括：

在衬底上形成二氧化硅层；

在所述二氧化硅层上沉积第二源电极、第二漏电极；

在所述第二源电极和所述第二漏电极上沉积第二沟道层；

在所述第二沟道层上依次沉积电解质层和所述第二栅电极。

在其中一个实施例中，在衬底上形成二氧化硅层；

在所述二氧化硅层上沉积两组电极层，所述两组电极层互不接触，每组所述电极层自下而上依次包括第二漏电级、第二沟道层和第二源电极；

在所述两组电极层和部分所述二氧化硅层上沉积电解质层；

在所述电解质层上沉积所述第二栅电极。

在其中一个实施例中，所述在所述二氧化硅层上沉积两组电极层包括：

在所述二氧化硅层上依次沉积所述第二漏电级、所述第二沟道层和所述第二源电极；

刻蚀部分所述第二漏电级、所述第二沟道层和所述第二源电极，直至所述二氧化硅层部分露出，得到所述两组电极层。

在其中一个实施例中，所述制备晶体管包括：

在所述离子晶体管的第二栅电极上沉积绝缘层；

在所述绝缘层上进行刻蚀，直至所述离子晶体管的第二栅电极部分露出，得到所述绝缘层的刻蚀区域；

在所述刻蚀区域内沉积第一漏电极和在所述绝缘层上沉积第一源电极，或者，在所述刻蚀区域内沉积第一源电极，以及，在所述绝缘层上沉积第一漏电极；

在所述第一源电极、所述第一漏电极和部分所述第一绝缘层上沉积第一沟道层；

在所述第一沟道层上依次沉积介质层和第一栅电极。

根据上述本公开实施例，利用离子晶体管的第二沟道电导模拟突触权重，施加在晶体管的第一漏电极和第一栅电极的脉冲信号分别充当突触前、后神经元脉冲，利用第二沟道电导随施加脉冲信号变化的关系模拟STDP学习规则。利用离子晶体管沟道电导在外加信号激励下表现出的非易失逐步增强和减弱行为来模拟生物突触的长程增强和减弱特性。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的人工突触单元的结构示意图；

图2为本公开一实施例提供的基于平面结构人工突触单元的结构示意图；

图3为本公开一实施例提供的基于垂直结构人工突触单元的结构示意图；

图4为本公开一实施例提供的人工突触单元的制备方法的流程示意图；

图5为本公开一实施例提供的制备晶体管的示意图；

图6为本公开一实施例提供的制备离子晶体管的示意图；

图7为本公开一实施例提供的制备晶体管的示意图；

图8为制备出的离子晶体管部分在电压扫描下的I

图9为制备出的晶体管部分在电压扫描下的I

图10为利用该突触单元模拟STDP学习规则时的脉冲施加方式；

图11为利用该突触单元模拟对称性(左)和非对称性STDP(右)学习规则效果图；

图12为利用该突触单元模拟生物突触基本特性时的脉冲施加方式；

图13为利用该突触单元模拟生物突触基本特性效果图。

具体实施方式

为使得本申请的申请目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1为本公开一实施例提供的人工突触单元的结构示意图。

请参阅图1，人工突触单元包括晶体管和离子晶体管，所述晶体管的第一源电极或第一漏电级与所述离子晶体管的第二栅电极串联。

在本公开中，晶体管是指能起到开关作用的三端元件，可以是目前比较成熟的硅基元件，也可以是基于二维材料等新型材料的元件。

在本公开中，离子晶体管是指一种新型存储器件，基本结构与传统场效应晶体管的结构类似，包括源、漏电极，沟道层和栅电极，不同之处在于该器件利用离子导通而电子绝缘的电解质材料作为栅极介质材料。

本公开利用离子晶体管的第二沟道电导模拟突触权重，施加在晶体管的第一漏电极和第一栅电极的脉冲信号分别充当突触前、后神经元脉冲，利用第二沟道电导随施加脉冲信号变化的关系模拟STDP学习规则。其中，STDP学习规则是SNNs中的重要算法之一，指突触权重按照突触前后神经元脉冲的时序关系发生变化的行为。

图2为本公开一实施例提供的基于平面结构人工突触单元的结构示意图。

请参阅图2，人工突触单元包括晶体管和离子晶体管，所述晶体管的第一源电极与所述离子晶体管的第二栅电极串联。

其中，晶体管包括第一漏电极、所述第一源电极、第一栅电极、自下而上依次生长于所述第二栅电极上的绝缘层、第一沟道层和介质层。所述第一漏电极，生长于所述第二栅电极上，且穿过所述绝缘层，所述第一源电极，生长于所述绝缘层上，且所述第一漏电极和所述第一源电极互不接触。所述第一栅电极，生长于所述介质层上。

离子晶体管包括：衬底、二氧化硅层、第二漏电极、第二源电极、第二沟道层、电解质层和所述第二栅电极。所述二氧化硅层，生长于所述衬底上。所述第二漏电极和所述第二源电极，均生长于所述二氧化硅层上，且所述第二漏电极和所述第二源电极互不接触。所述第二沟道层，生长于所述第二漏电极、所述第二源电极和部分所述二氧化硅层上。所述电解质层，生长于所述第二沟道层上。所述第二栅电极，生长于所述电解质层上。

其中，二氧化硅层的厚度为100nm至300nm之间，亦可根据实际工艺条件降低或者增加二氧化硅层的厚度。

其中，第一源电极、第一漏电极、第二源电极、第二漏电极的厚度均在10nm至200nm之间，第一栅电极和第二栅电极的厚度均在10nm至200nm之间。第一源电极、第一漏电极、第二源电极、第二漏电极、第一栅电极和第二栅电极的制作材料可以是氮化钛(TiN)，多晶硅(Poly-Si)，钯(Pd)，(铂)Pt，钨(W)或者金(Au)等导电材料。

其中，第一沟道层的厚度为50nm至1um之间，第一沟道层材料可以是硅(Si)，氧化铟锌(IZO)，二硫化钼(MoS

其中，第二沟道层的厚度为50nm至1um之间，第二沟道层材料可以是硅(Si)，氧化铟锌(IZO)，钴酸锂(LiCoO

其中，电解质层的厚度为100nm至1μm之间，电解质层材料可以是壳聚糖(Chitosan)，离子凝胶(Ion gel)，全氟磺酸-聚四氟乙烯共聚物(Nafion)，高氯酸锂/聚氧化乙烯(LiClO

其中，绝缘层，材料可以是二氧化硅(SiO

其中，介质层的厚度为100nm至1μm，介质层材料可以是二氧化硅(SiO

图3为本公开一实施例提供的基于垂直结构人工突触单元的结构示意图。

请参阅图3，人工突触单元包括晶体管和离子晶体管，所述晶体管的第一源电极与所述离子晶体管的第二栅电极串联。

其中，晶体管包括第一漏电极、所述第一源电极、第一栅电极、自下而上依次生长于所述第二栅电极上的绝缘层、第一沟道层和介质层。所述第一漏电极，生长于所述第二栅电极上，且穿过所述绝缘层，所述第一源电极，生长于所述绝缘层上，且所述第一漏电极和所述第一源电极互不接触。所述第一栅电极，生长于所述介质层上。

离子晶体管包括：衬底、二氧化硅层、两组电极层、电解质层和所述第二栅电极。所述二氧化硅层，生长于所述衬底上。所述两组电极层，生长于所述二氧化硅层上，且所述两组电极层互不接触，每组所述电极层自下而上依次包括第二漏电级、第二沟道层和第二源电极。所述电解质层，生长于所述两组电极层和部分二氧化硅层上。所述第二栅电极，生长于所述电解质层上。

在本公开实施例中的衬底、二氧化硅层、第二漏电级、第二沟道层和第二源电极、电解质层、第二栅电极、第一漏电极、第一源电极、第一栅电极、绝缘层、第一沟道层、介质层与上述图2实施例一致，本实施例未尽细节之处参见图2所示实施例之描述。

图4为本公开一实施例提供的人工突触单元的制备方法的流程示意图。

请参阅图4，该方法主要包括以下步骤：

S401、制备晶体管和离子晶体管。

S402、将晶体管的第一源电极或第一漏电极与离子晶体管的第二栅电极串联。

图5为本公开一实施例提供的制备晶体管的示意图。

请参阅图5，该方法主要包括以下步骤：

步骤51、在所述离子晶体管的第二栅电极上沉积绝缘层。

步骤52、在所述绝缘层上进行刻蚀，直至所述离子晶体管的第二栅电极部分露出，得到所述绝缘层的刻蚀区域。

步骤53、在所述刻蚀区域内沉积第一漏电极和在所述绝缘层上沉积第一源电极，或者，在所述刻蚀区域内沉积第一源电极，以及，在所述绝缘层上沉积第一漏电极。

步骤54、在所述第一源电极、所述第一漏电极和部分所述第一绝缘层上沉积第一沟道层。

步骤55、在所述第一沟道层上依次沉积介质层和第一栅电极。

图6为本公开一实施例提供的制备离子晶体管的示意图。

请参阅图6，该方法主要包括以下步骤：

步骤61、在衬底上形成二氧化硅层。

步骤62、在所述二氧化硅层上沉积第二源电极、第二漏电极。

步骤63、在所述第二源电极和所述第二漏电极上沉积第二沟道层。

步骤64、在所述第二沟道层上依次沉积电解质层和所述第二栅电极。

图7为本公开一实施例提供的制备晶体管的示意图。

请参阅图7，该方法主要包括以下步骤：

步骤71、在衬底上形成二氧化硅层。

步骤72、在所述二氧化硅层上沉积两组电极层，所述两组电极层互不接触，每组所述电极层自下而上依次包括第二漏电级、第二沟道层和第二源电极。

步骤73、在所述两组电极层和部分所述二氧化硅层上沉积电解质层。

步骤74、在所述电解质层上沉积所述第二栅电极。

其中，步骤72具体包括：在所述二氧化硅层上依次沉积所述第二漏电级、所述第二沟道层和所述第二源电极，刻蚀部分所述第二漏电级、所述第二沟道层和所述第二源电极，直至所述二氧化硅层部分露出，得到所述两组电极层。

图8为制备出的离子晶体管部分在电压扫描下的I

图9为制备出的晶体管部分在电压扫描下的I

图10为利用该突触单元模拟STDP学习规则时的脉冲施加方式。在晶体管的栅极施加方波作为突触后神经元脉冲，在晶体管漏极实际不同形式的锯齿波作为突触前神经元脉冲。当突触前、后神经元脉冲的时间间隔发生变化时，离子晶体管的沟道电导会按照STDP学习规则发生变化。

图11为利用该突触单元模拟对称性(左)和非对称性STDP(右)学习规则效果图。

图12为利用该突触单元模拟生物突触基本特性时的脉冲施加方式。在晶体管的栅极和漏极施加同步的方波信号，在模拟突触权重长时增强和减弱时，晶体管漏极的脉冲极性一般相反，具体使用极性与所选材料相关。

图13为利用该突触单元模拟生物突触基本特性效果图。

需要说明的是，对于前述的各方法实施例，为了简便描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定都是本发明所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。

以上为对本发明所提供的一种人工突触单元及其制备方法的描述，对于本领域的技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。