一种延迟锁相环

技术领域

本申请涉及信号处理技术领域，更具体地说，涉及一种延迟锁相环。

背景技术

延迟锁相环(Delay-locked loop，DLL)是一种时钟产生和同步电路，可产生多相时钟输出，参考图1，图1示出了一种延迟锁相环产生的四相输出时钟信号，这四相输出时钟的相位分别为-90°、+90°、-180°和+180°。

延迟锁相环通常应用于NAND Flash(NAND闪存)控制器中，用于为NAND Flash控制器提供多相时钟信号。

在2020年发布的ONFI(Open NAND Flash Interface，开放式NAND快闪存储器接口)4.2国际标准中，规定了NAND Flash所有时间模式Mode0～Mode15，而延迟锁相环的锁定范围必须覆盖ONFI协议规定的NAND Flash工作的所有时间模式，因此根据ONFI 4.2国际标准的设计要求，延迟锁相环的设计要求需要满足：锁定范围必须能覆盖33MHz～800MHz频率范围，而现有的延迟锁相环设计能工作的频率范围与33MHz～800MHz相差较远，无法满足ONFI 4.2规定的频率范围要求。

发明内容

为解决上述技术问题，本申请提供了一种延迟锁相环，所述延迟锁相环通过环振计数结构实现低频下的锁定，同时实现宽范围和高精度的时序要求，在满足ONFI 4.2规定的频率范围要求的基础上，避免了低频下长延迟链的使用。

为实现上述技术目的，本申请实施例提供了如下技术方案：

一种延迟锁相环，包括：粗锁模块和精锁模块；其中，

所述粗锁模块包括追踪单元和边沿合并单元，其中，所述追踪单元用于接收第一输入时钟和第二输入时钟，基于环振计数原理根据所述第一输入时钟产生第一脉冲信号和第二脉冲信号，基于环振计数原理根据所述第二输入时钟产生第三脉冲信号和第四脉冲信号；所述第二输入时钟为所述第一输入时钟的反相时钟；所述第一脉冲信号为所述第一输入时钟的上升沿延迟第一延迟时间得到的，所述第二脉冲信号为所述第一输入时钟的上升沿延迟第二延迟时间得到的，所述第三脉冲信号为所述第二输入时钟的上升沿延迟第一延迟时间得到的，所述第四脉冲信号为所述第二输入时钟的上升沿延迟第二延迟时间得到的，所述第一延迟时间等于所述第二延迟时间的二倍；

所述边沿合并单元，用于将所述第一时钟信号和所述第三时钟信号合并为第一锁频时钟，将所述第二时钟信号和所述第四时钟信号合并为第二锁频时钟；

所述精锁模块，用于根据所述第一锁频时钟和所述第二锁频时钟产生至少一个输出时钟进行输出。

可选的，所述粗锁模块还用于根据所述第一输入时钟的频率，确定置位信号并向所述精锁模块输出，当所述第一输入时钟的频率小于或等于预设频率阈值时，所述置位信号为低电平，当所述第一输入时钟的频率大于所述预设频率阈值时，所述置位信号为高电平；

所述精锁模块还用于在当所述置位信号为高电平时，根据所述第一输入时钟产生至少一个输出时钟进行输出，当所述置位信号为低电平时，根据所述第一锁频时钟和所述第二锁频时钟产生至少一个输出时钟进行输出。

可选的，所述追踪单元包括：

两个追踪电路，两个所述追踪电路分别用于基于环振计数原理根据所述第一输入时钟产生第一脉冲信号和第二脉冲信号和基于环振计数原理根据所述第二输入时钟产生第三脉冲信号和第四脉冲信号。

可选的，所述追踪电路包括：环振计数电路和选择比较电路；其中，

所述环振计数电路，用于根据输入的时钟信号产生振荡时钟信号，并记录所述振荡时钟信号的振荡周期数，产生第一计数结果和第二计数结果，所述第一计数结果为所述输入的时钟信号的第一个周期内的振荡时钟信号的振荡周期数，所述第二计数结果为所述输入的时钟信号的其他每个周期内的振荡时钟信号的振荡周期数，所述第二计数结果在等于所述第一计数结果后的下一个振荡时钟信号的上升沿清零；

所述选择比较电路，用于根据所述第一计数结果和所述第二计数结果，输出第一类脉冲和第二类脉冲，所述第一类脉冲为所述振荡时钟信号上最靠近输入时钟边沿位置的振荡脉冲，所述第二类脉冲为所述振荡时钟信号上接近输入时钟中央位置的振荡脉冲；

所述输入的时钟信号包括第一输入时钟或第二输入时钟，所述第一类脉冲包括第一脉冲信号或第三脉冲信号，所述第二类脉冲包括第二脉冲信号或第四脉冲信号。

可选的，所述第一计数结果等于所述输入的时钟信号的第一个周期内的所有振荡周期的数目减1。

可选的，所述环振计数电路包括：第一与非门、第一缓冲器单元、逻辑电路、第一计数器、第二计数器；其中，

所述第一与非门的第一输入端用于接收所述输入的时钟信号，所述第一与非门的第二输入端与所述第一缓冲器单元的输出端以及所述逻辑电路的第一输入端均连接，所述第一与非门的输出端与所述第一缓冲器单元的输入端连接；

所述逻辑电路的第二输入端用于接收所述输入的时钟信号，所述逻辑电路的第一输出端与所述第一计数器的输入端连接，所述逻辑电路的第二输出端与所述第二计数器的第一输入端电连接；

所述第一计数器的输出端与所述第二计数器的第二输入端以及所述选择比较电路的第一输入端均连接；

所述第二计数器的输出端与所述选择比较电路的第二输入端连接；

所述第一与非门在当输入的时钟信号为低电平时，输出为恒定的高电平，在当输入的时钟信号为高电平时，产生所述振荡时钟信号，所述振荡时钟信号输入到所述逻辑电路中；

所述逻辑电路，用于摘取所述振荡时钟信号在所述输入的时钟信号的第一个周期内的波形作为第一中间时钟，摘取所述振荡时钟信号在所述输入的时钟信号的其他周期内的波形作为第二中间时钟；

所述第一计数器，用于计数所述第一中间时钟的上升沿个数，并将所述第一中间时钟的上升沿个数减1后作为所述第一计数结果；

所述第二计数器，用于计数所述第二中间时钟的每个周期内的振荡时钟信号的振荡周期数，以获得所述第二计数结果。

可选的，所述第一缓冲器单元包括三个依次串接的缓冲器。

可选的，所述选择比较电路具体用于，在当所述第一计数结果为奇数时，将所述第一计数结果减1以获得第一中间值，将所述第一中间值除以2得到第二中间值；在当所述第一计数结果为偶数时，将所述第一计数结果减2以获得第三中间值，将所述第三中间值除以2得到第四中间值；

当所述第二计数结果等于所述第一中间值或者所述第三中间值时，输出所述第一类脉冲；当所述第二计数结果等于所述第二中间值或者所述第四中间值时，输出所述第二类脉冲。

可选的，所述边沿合并单元包括两个边沿合并电路，两个所述边沿合并电路分别用于将所述第一时钟信号和所述第三时钟信号合并为第一锁频时钟和将所述第二时钟信号和所述第四时钟信号合并为第二锁频时钟。

可选的，所述边沿合并电路包括：第一D触发器、第二D触发器和第二缓冲器单元；其中，

所述第一D触发器的时钟控制端用于接收第一类时钟，所述第一D触发器的复位端与所述第二D触发器的输出端以及所述第二缓冲器单元的输入端连接，所述第一D触发器的输出端用于输出锁频时钟信号；

所述第二D触发器的时钟控制端用于接收第二类时钟，所述第二D触发器的复位端与所述第二缓冲器单元的输出端连接；

所述第一类时钟包括第三时钟信号或第四时钟信号，所述第二类时钟包括第一时钟信号或第二时钟信号；

当所述第一类时钟为第三时钟信号，所述第二类时钟为第一时钟信号时，所述锁频时钟信号包括第一锁频时钟；

当所述第一类时钟为所述第四时钟信号，所述第二类时钟为所述第二时钟信号时，所述锁频时钟信号包括第二锁频时钟。

从上述技术方案可以看出，本申请实施例提供了一种延迟锁相环，该延迟锁相环为基于环振计数方案的开环延迟锁相环，通过环振计数结构实现低频下的锁定，同时实现宽范围和高精度的时序要求，在满足ONFI 4.2规定的频率范围要求的基础上，避免了低频下长延迟链的使用。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为四相输出时钟信号的示意图；

图2(a)和图2(b)为ONFI协议规定NAND Flash接口在读/写操作下，数据DQ与时钟DQS相位关系的示意图；

图3为ONFI 4.2国际标准规定的NAND Flash所有时间模式Mode0～Mode15；

图4为现有技术的一种用于产生四相时钟信号的延迟锁相环的结构；

图5为一种粗延迟单元的结构示意图；

图6为由图5所示的粗延迟单元构成的粗调延迟线的具体结构示意图；

图7为本申请的一个实施例提供的一种延迟锁相环的结构示意图；

图8为本申请的一个实施例提供的一种追踪电路的结构示意图；

图9为本申请的一个实施例提供的追踪电路的时序示意图；

图10为本申请的一个实施例提供的一种选择比较电路的工作流程示意图；

图11为本申请的一个实施例提供的一种边沿合并单元的结构示意图；

图12为本申请的一个实施例提供的一种边沿合并单元的时序示意图；

图13为本申请的一个实施例提供的一种延迟锁相环的时序示意图；

图14为本申请的一个实施例提供的一种仿真结果示意图；

图15为本申请的另一个实施例提供的一种仿真结果示意图。

具体实施方式

延迟锁相环为满足NAND Flash接口电路中高速DDR(Double Data Rate，双倍数据速率)数据收发功能，通常需要实现多相输出，典型值为如图1所示的四相输出。

NAND Flash高速接口——NV-DDR/DDR2/3模式，上升沿或下降沿均能实现数据收发，因此需要产生以全局时钟CLK为源的多相位互补的时钟，典型为四相时钟。ONFI协议规定NAND Flash接口在读/写操作下，数据DQ与时钟DQS相位关系不相同。参考图2(a)和图2(b)，以高速NV-DDR2/DDR3为例：读数据时，NAND发送源同步的DQ和DQS信息(如图2(a)中矩形框标注部分)，DQS的边沿与DQ边沿对齐。

写数据时，为了保证数据采样的准确性，包容数据不确定的抖动(仍然参考图2(b)矩形框标注部分)，时钟DQS的边沿与数据DQ的中间位置对齐。

2020年发布的ONFI 4.2国际标准规定了NAND Flash所有时间模式Mode0～Mode15，这些时间模式如图3所示，从图3中可以看出，为了满足最新的ONFI 4.2国际标准要求，延迟锁相环的设计要求：(1)、锁定范围必须能覆盖33MHz～800MHz频率范围；(2)、可产生四相时钟信号。

参考图4，图4示出了一种可行的用于产生四相时钟信号的延迟锁相环的结构，包括鉴相器(PD)、控制逻辑、N位粗锁控制器、M位精锁控制器和四相输出延迟线(DCDL)构成，四相输出延迟线由4个相同的延迟块(HDL)组成，每个延迟块均由粗调延迟线(CDL)和精调延迟线(FDL)构成，每个延迟块受相同的粗调、精调控制码控制，即它们产生的延迟相同。

延迟锁相环正常启动后，N位粗锁控制器/M位精锁控制器开始工作，确定大致锁定位置，产生粗调控制码和精调控制码，粗调控制码和精调控制码控制四相输出延迟线产生相应的延迟。

输入时钟CLKin通过四相输出延迟线得到四相输出时钟CLK90、CLK180、CLK270和CLK360。

时钟信号CLK360反馈给鉴相器，鉴相器比较CLK360与CLKin之间的相位关系，输出UP/DN信号。UP/DN信号送入控制逻辑模块内，使N位粗锁控制器/M位精锁控制器根据UP/DN信号的信息调整粗调控制码和/或精调控制码。四相输出延迟线根据粗调控制码和/或精调控制码调整延迟后，重新得到的CLK360继续反馈给鉴相器与CLKin比较，若UP/DN不同，延迟需要进一步调整，即重复上述步骤，若UP/DN相同，则说明CLK360与CLKin对齐，延迟锁相环锁定。

发明人研究发现，延迟锁相环的锁频范围受到四相输出延迟线的延迟范围限制，四相输出延迟线的最短延迟决定锁频上限，四相输出延迟线的最长延迟决定锁频下限。

如图5所示，典型的粗延迟单元由4个与非门和1个反相器组成，互补控制码C[i]/～C[i]决定传播路径长短，从而控制粗延迟单位时间。图5中，in和out分别表示粗延迟单元的输入和输出，next in表示连接下一级粗延迟单元的输入，next out表示连接下一级粗延迟单元的输出。

粗调延迟线由多个粗延迟单元串联组成，延迟锁相环的锁频范围决定粗延迟单元的级数(即总延迟时间)。粗延迟单元级数等于粗调控制码的位数，如图6所示为某一粗调延迟线的具体结构，这里出于功耗和面积的综合考量，选择的粗延迟单元的级数为16。

类似的，精调延迟线也由多个精延迟单元串联组成。同样综合考虑功耗、面积和精度因素，选择精延迟单元级数为16。

为保证逻辑正确以及延迟锁相环能够正常锁定，精调延迟线的总延迟必须覆盖一个单位粗延迟时间，那么单位精延迟时间＝精调延迟线的总延迟/16≈单位粗延迟/16。

四相输出延迟线由4个延迟块串联组成，那么四相输出延迟线总共包含64级粗延迟单元和64级精延迟单元。

四相输出延迟线的最短延迟(DCDL,min)＝(粗调延迟线的本征延迟+精调延迟线的本征延迟)×4；四相输出延迟线的最长延迟(DCDL,max)＝DCDL,min+(16×tCDU+16×tFDU)×4。

以目前多数控制器芯片采用的28nm CMOS工艺为例，经过设计优化后，在典型PVT(Process,Voltage,Temperature；tt corner,0.9V,25℃)条件下仿真，得到DCDL,min为802.6ps，DCDL,max为6.72ns。

除了延迟线电路，DLL系统内其他电路模块也存在本征延迟(约为30ps)。因此该DLL能锁定的时钟最小周期约为833ps，最大约为6.75ns；那么能工作的频率范围约为[148MHz，1.2GHz]。

因此可以看出，即使通过系统优化，该四相延迟锁相环的锁定范围仍无法满足ONFI 4.2规定的[33MHz,800MHz]频率范围要求。如果单纯增加延长线的长度和精度，会造成晶体管数目和控制电路复杂度的急剧上升，导致面积、功耗无法接受。

ONFI 4.2国际协议标准规定最低时钟频率为33MHz(mode0)，延迟锁相环为实现低频下锁定，必须增加四相输出延迟线的延迟时间。若增加粗调延迟线和精调延迟线中延迟单元的延迟，会降低锁频上限，仍不能实现宽频输入的要求。

若通过增加粗调延迟线和精调延迟线中的延迟单元个数来延长四相输出延迟线，需要实现DCDL,max＝30ns左右才能实现30MHz低频锁定，所以四相输出延迟线需扩大4.5倍(30ns/6.72ns)左右，粗延迟单元和精延迟单元的级数需扩增至286级。这大大增加延迟线的面积，同时扩大控制器的位数，控制器面积也大大增大。出于面积和功耗考虑，这种方案在实际物理设计上并不可行。

而如果需要满足ONFI 4.2协议规定的最高时钟频率800MHz(mode15)要求，需要缩短单位延迟时间提高精度，这会进一步增大四相输出延迟线中延迟单元个数，导致更大的功耗和面积。

为了解决这一问题，本申请实施例提供了一种基于环振计数方案的开环延迟锁相环，基于利用高频振荡时钟衡量低频参考时钟的思想，取代长延迟链结构。通过记录参考时钟每个周期内产生的振荡时钟周期数，追踪参考时钟的边沿和中间位置，同时实现宽范围和高精度，产生输出时钟。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种延迟锁相环，如图7所示，包括：粗锁模块10和精锁模块20；其中，

所述粗锁模块10包括追踪单元11和边沿合并单元12，其中，所述追踪单元11用于接收第一输入时钟和第二输入时钟，基于环振计数原理根据所述第一输入时钟产生第一脉冲信号和第二脉冲信号，基于环振计数原理根据所述第二输入时钟产生第三脉冲信号和第四脉冲信号；所述第二输入时钟为所述第一输入时钟的反相时钟；所述第一脉冲信号为所述第一输入时钟的上升沿延迟第一延迟时间得到的，所述第二脉冲信号为所述第一输入时钟的上升沿延迟第二延迟时间得到的，所述第三脉冲信号为所述第二输入时钟的上升沿延迟第一延迟时间得到的，所述第四脉冲信号为所述第二输入时钟的上升沿延迟第二延迟时间得到的，所述第一延迟时间等于所述第二延迟时间的二倍；

所述边沿合并单元12，用于将所述第一时钟信号和所述第三时钟信号合并为第一锁频时钟，将所述第二时钟信号和所述第四时钟信号合并为第二锁频时钟；

所述精锁模块20，用于根据所述第一锁频时钟和所述第二锁频时钟产生至少一个输出时钟进行输出。

在本实施例中，所述粗锁模块10用于实现锁频，所述精锁模块20用于实现锁相，所述精锁模块20由控制器和精调延迟线构成。所述精锁模块20通常可输出四相输出时钟，分别为CLK90、CLK180、CLK270以及CLK360。所述精锁模块20具体用于将第一锁频时钟延迟第一精延迟Tf得到与第一输入时钟同步的输出时钟CLK360，将第二锁频时钟延迟第二精延迟0.5Tf得到输出时钟CLK270，将输出时钟CLK270反相获得输出时钟CLK90，将输出时钟CLK360反相获得输出时钟CLK180。

在图7中还示出了表征追踪单元11的工作状态的置位信号SEL，所述置位信号为低电平时，表示追踪单元11能够正常工作，当置位信号为高电平时，精锁模块20的输入由第一锁频时钟和第二锁频时钟切换为所述第一输入时钟，所述置位信号SEL与第一输入时钟的频率相关，当第一输入时钟为高频时钟信号时，所述置位信号为高电平，当第一输入时钟为低频时钟信号时，所述置位信号为低电平。可选的，在本申请的一个实施例中，将频率大于400MHz的第一输入时钟称为高频时钟信号，将频率小于或等于400MHz的第一输入时钟称为低频时钟信号。即在本实施例中，所述延迟锁相环在高频下的锁定完全依靠精锁实现，粗锁电路中的追踪单元11主要用于低频段。即在本申请的一个可选实施例中，所述粗锁模块10还用于根据所述第一输入时钟的频率，确定置位信号并向所述精锁模块输出，当所述第一输入时钟的频率小于或等于预设频率阈值(所述预设频率阈值的取值例如可以为400MHz等)时，所述置位信号为低电平，当所述第一输入时钟的频率大于所述预设频率阈值时，所述置位信号为高电平；

所述精锁模块20还用于在当所述置位信号为高电平时，根据所述第一输入时钟产生至少一个输出时钟进行输出，当所述置位信号为低电平时，根据所述第一锁频时钟和所述第二锁频时钟产生至少一个输出时钟进行输出。

下面对本申请实施例提供的延迟锁相环的各个模块的具体可行构成进行描述。

可选的，仍然参考图7，所述追踪单元11包括：

两个追踪电路，两个所述追踪电路分别用于基于环振计数原理根据所述第一输入时钟产生第一脉冲信号和第二脉冲信号和基于环振计数原理根据所述第二输入时钟产生第三脉冲信号和第四脉冲信号。

所述边沿合并单元12包括两个边沿合并电路，两个所述边沿合并电路分别用于将所述第一时钟信号和所述第三时钟信号合并为第一锁频时钟和将所述第二时钟信号和所述第四时钟信号合并为第二锁频时钟。

其中，参考图8，所述追踪电路包括：环振计数电路111和选择比较电路112；其中，

所述环振计数电路111，用于根据输入的时钟信号产生振荡时钟信号，并记录所述振荡时钟信号的振荡周期数，产生第一计数结果和第二计数结果，所述第一计数结果为所述输入的时钟信号的第一个周期内的振荡时钟信号的振荡周期数，所述第二计数结果为所述输入的时钟信号的其他每个周期内的振荡时钟信号的振荡周期数，所述第二计数结果在等于所述第一计数结果后的下一个振荡时钟信号的上升沿清零；

所述选择比较电路112，用于根据所述第一计数结果和所述第二计数结果，输出第一类脉冲和第二类脉冲，所述第一类脉冲为所述振荡时钟信号上最靠近输入时钟边沿位置的振荡脉冲，所述第二类脉冲为所述振荡时钟信号上接近近输入时钟中央位置的振荡脉冲；

所述输入的时钟信号包括第一输入时钟或第二输入时钟，所述第一类脉冲包括第一脉冲信号或第三脉冲信号，所述第二类脉冲包括第二脉冲信号或第四脉冲信号。

在本实施例中，所述第一计数器和所述第二计数器共同记录振荡时钟信号在输入的时钟信号每周期内的脉冲个数(即振荡周期数)，第一计数器上保存的第一计数结果作为第二计数器的计数最大值，即第二计数结果在达到第一计数结果的值时会自动清零，因此每个输入的时钟信号周期内第二计数器发生一次刷新。

为了保证在每个输入的时钟信号周期内第二计数器的初始值为0，所以所述第一计数结果等于所述输入的时钟信号的第一个周期内的所有振荡周期的数目减1，留有一个上升沿给第二计数器复位。因此，计数过程不会产生毛刺，即不会产生亚稳态问题。

参考图9，振荡时钟信号在每个输入的时钟信号周期内产生4个上升沿，第一计数结果的有效值为“3”，第二计数结果在计到“3”时，遇到下一个振荡时钟信号上升沿清零，即每个第一输入时钟周期内，第二计数器执行相同的计数过程。

图9中，CLKin表示所述第一输入信号(也可称为输入参考时钟)，第一输入信号经过图7所示的非门后，获得与第一输入信号反相的第二输入信号。CLKring表示所述振荡时钟信号，C<5:0>表示所述第一计数结果，P<5:0>表示所述第二计数结果，A1<5:0>/A2<5:0>表示第一中间值，B1<5:0>/B2<5:0>表示第二中间值，T_2表示第二脉冲信号TL2或第四脉冲信号TH2，T表示第一脉冲信号TL或第三脉冲信号TH。

仍然参考图8，所述环振计数电路111包括：第一与非门、第一缓冲器单元1111、逻辑电路、第一计数器、第二计数器；其中，

所述第一与非门的第一输入端用于接收所述输入的时钟信号，所述第一与非门的第二输入端与所述第一缓冲器单元1111的输出端以及所述逻辑电路的第一输入端均连接，所述第一与非门的输出端与所述第一缓冲器单元1111的输入端连接；

所述逻辑电路的第二输入端用于接收所述输入的时钟信号，所述逻辑电路的第一输出端与所述第一计数器的输入端连接，所述逻辑电路的第二输出端与所述第二计数器的第一输入端电连接；

所述第一计数器的输出端与所述第二计数器的第二输入端以及所述选择比较电路112的第一输入端均连接；

所述第二计数器的输出端与所述选择比较电路112的第二输入端连接；

所述第一与非门在当输入的时钟信号为低电平时，输出为恒定的高电平，在当输入的时钟信号为高电平时，产生所述振荡时钟信号，所述振荡时钟信号经过所述第一缓冲器单元1111的缓冲处理后输入到所述逻辑电路中；

所述逻辑电路，用于摘取所述振荡时钟信号在所述输入的时钟信号的第一个周期内的波形作为第一中间时钟，摘取所述振荡时钟信号在所述输入的时钟信号的其他周期内的波形作为第二中间时钟；

所述第一计数器，用于计数所述第一中间时钟的上升沿个数，并将所述第一中间时钟的上升沿个数减1后作为所述第一计数结果；

所述第二计数器，用于计数所述第二中间时钟的每个周期内的振荡时钟信号的振荡周期数，以获得所述第二计数结果。

可选的，所述第一缓冲器单元1111包括三个依次串接的缓冲器，当然地，所述第一缓冲器单元1111中的缓冲器数目可根据需求设置。

参考图10，所述选择比较电路112具体用于，在当所述第一计数结果为奇数时，将所述第一计数结果减1以获得第一中间值，将所述第一中间值除以2得到第二中间值；在当所述第一计数结果为偶数时，将所述第一计数结果减2以获得第三中间值，将所述第三中间值除以2得到第四中间值；

当所述第二计数结果等于所述第一中间值或者所述第三中间值时，输出所述第一类脉冲；当所述第二计数结果等于所述第二中间值或者所述第四中间值时，输出所述第二类脉冲。

所述选择比较电路112的上述逻辑功能可通过逻辑门的组合实现上述功能。

可选的，参考图11，所述边沿合并单元12包括两个边沿合并电路，两个所述边沿合并电路分别用于将所述第一时钟信号和所述第三时钟信号合并为第一锁频时钟和将所述第二时钟信号和所述第四时钟信号合并为第二锁频时钟。

所述边沿合并电路包括：第一D触发器121、第二D触发器122和第二缓冲器单元123；其中，

所述第一D触发器121的时钟控制端用于接收第一类时钟，所述第一D触发器121的复位端与所述第二D触发器122的输出端以及所述第二缓冲器单元123的输入端连接，所述第一D触发器121的输出端用于输出锁频时钟信号；

所述第二D触发器122的时钟控制端用于接收第二类时钟，所述第二D触发器122的复位端与所述第二缓冲器单元123的输出端连接；

所述第一类时钟包括第三时钟信号或第四时钟信号，所述第二类时钟包括第一时钟信号或第二时钟信号；

当所述第一类时钟为第三时钟信号，所述第二类时钟为第一时钟信号时，所述锁频时钟信号包括第一锁频时钟；

当所述第一类时钟为所述第四时钟信号，所述第二类时钟为所述第二时钟信号时，所述锁频时钟信号包括第二锁频时钟。

可选的，所述第二缓冲器单元123包括依次串接的两个缓冲器。

参考图12，图12示出了所述边沿合并电路的时序图。其中，CLK+即为所述第二类时钟，CLK-即为所述第一类时钟，CLK即为所述锁频时钟信号，A为所述第一D触发器121的复位端输出的时钟信号。

参考图13，图13为本申请实施例提供的延迟锁相环的时序示意图。

所述环振计数电路111的振荡频率决定追踪电路能工作的最高频率，由于TH2/TL2至少需选择振动时钟信号第一个振荡脉冲位置，所以B1<5:0>/B2<5:0>的最小值为1，即第一计数结果的最小值为3，那么追踪电路能工作时第一输入时钟的最高频率为：

f

当第一计数器为六位计数器时，第一计数器最多能记录127个振荡脉冲数，那么追踪电路能工作时，第一输入时钟的最高频率为：

f

在tt工艺角、0.9V电源电压、25℃的典型PVT条件下，所述环振计数电路111的振荡周期设置为398ps，因此。

f

f

仍然参考图7，置位信号SEL由两个追踪电路输出的第一前置信号failH和第二前置信号failL信号经过或门的逻辑运算后获得，failH/failL是通过第二中间值判断逻辑值，假若B1<5:0>/B2<5:0>的值为0，则输出failH/failL为高。置位信号SEL表征追踪电路的工作状态，低电平有效，表示追踪电路能正常工作。但当SEL为高电平时，精锁模块20的输入由粗锁模块10产生的第一锁频信号和第二锁频信号切换为第一输入时钟，也就是说，所述延迟锁相环在高频下完全依靠精锁模块20实现，粗锁模块10中的追踪电路主要用于低频段。

因此，所述延迟锁相环的最高锁定频率由精锁模块20决定，最低锁定频率由粗锁模块10决定。

为整体的延迟锁相环在典型PVT下仿真，参考图14和图15，图14和图15分别为延迟锁相环在最高锁定频率和最低锁定频率下的关键信号仿真结果。

第一输入时钟频率为1.6GHz时，置位信号为高，TH、TL、TH2和TL2上无脉冲信号，追踪电路不能正常工作，四相输出时钟由精锁模块20实现。

第一输入时钟频率为10MHz时，置位信号为低电平，追踪电路产生TH、TL、TH2和TL2追踪第一输入时钟的边沿和中间位置。

图13-图15中，CLKring1和CLKring2分别表示在输入的时钟信号为第一输入时钟和第二输入时钟时产生的振荡时钟信号，CLKc表示所述第一锁频时钟，CLKc2表示所述第二锁频时钟。图14和图15中的横坐标为时间(time)，单位为纳秒(ns)。

本说明书中各实施例中记载的特征可以相互替换或者组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。