光电传感器及其形成方法、电子设备

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种光电传感器及其形成方法、电子设备。

背景技术

光电传感器是将光信号转换为电信号的一种器件。其工作原理基于光电效应，光电效应是指光照射在某些物质上时，物质的电子吸收光子的能量而发生了相应的电效应现象。

例如，CCD(Charge Coupled Device，电荷耦合器件)图像传感器和CMOS图像传感器，利用光电转换功能将光学图像转换为电信号后输出数字图像，目前被广泛应用在数码相机和其他电子光学设备中。ToF(Time of Flight，飞行时间)距离传感器，将调制的红外光源投射到物体、人物或场景上，然后反射光由ToF传感器捕获，该传感器测量每个像素接收的光强和相位差，从而获得高度可靠的深度图像以及整个场景的灰度图像，该技术可以被用于自动驾驶、扫地机器人、VR(Virtual Reality，虚拟现实)/AR(Augmented Reality，增强现实)建模等各种测距场景中。

光电传感器都具有一定面积的像素(pixel)区用来接收光学信号，像素区的光学透过率越高，器件的光学灵敏度性能越好。

但是，目前形成光电传感器的感光性能有待提高。

发明内容

本发明实施例解决的问题是提供一种光电传感器及其形成方法、电子设备，提升光电传感器的感光性能。

为解决上述问题，本发明实施例提供一种光电传感器，包括：基底，基底具有受光面，且基底包括像素单元区；多个陷光槽，位于像素单元区的部分厚度的基底中，且位于基底的受光面一侧，陷光槽的表面形状为弧面。

相应的，本发明实施例还提供一种光电传感器的形成方法，包括：提供基底，基底具有受光面，且基底包括像素单元区，基底上形成有覆盖受光面的掩膜层；图形化掩膜层，在像素单元区的掩膜层中形成多个掩膜开口；沿掩膜开口，采用各向同性的湿法刻蚀工艺刻蚀基底，形成多个陷光槽，陷光槽的表面形状为弧形。

相应的，本发明实施例还提供一种电子设备，包括本发明实施例提供的光电传感器。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的光电传感器中，陷光槽的表面形状为弧面，则在像素单元区中，有利于增加光电传感器的感光面积，入射光纤的光程差也随之增加，有利于提高光电传感器的光局域能力，而且，形成表面状为弧面的陷光槽的工艺过程易操作、且工艺参数可控性较高，有利于控制形成形貌质量较高的陷光槽，从而提升光电传感器的感光性能。

本发明实施例提供的光电传感器的形成方法中，沿掩膜开口，采用各向同性的湿法刻蚀工艺刻蚀基底，形成多个陷光槽，陷光槽的表面形状为弧面，则像素单元区中，有利于增加光电传感器的感光面积，入射光线的光程差也随之增加，有利于提高光电传感器的光局域能力，而且，采用各向同性的湿法刻蚀工艺进行刻蚀，刻蚀工艺受基底材料的晶格限制较小，且工艺参数可控性较高，同时可以通过掩膜开口和刻蚀工艺控制形成的陷光槽的尺寸和间距，提高形成陷光槽的工艺灵活性，相应有利于控制形成形貌质量较高的陷光槽，从而提升光电传感器的感光性能。

附图说明

图1至图4是一种光电传感器的形成方法中各步骤对应的结构示意图；

图5至图7是本发明光电传感器一实施例的结构示意图；

图8至图13是本发明光电传感器的形成方法一实施例中各步骤对应的结构示意图；

图14至图16是本发明光电传感器的形成方法另一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前形成的光电传感器的感光性能较差。

现结合一种光电传感器的形成方法，分析目前形成光电传感器的感光性能较差的原因。

图1至图4是一种光电传感器的形成方法中各步骤对应的结构示意图。

参考图1，提供基底10，基底10具有受光面11，基底10包括像素区(未示出)，像素区包括多个矩阵分布的像素单元区10a。

结合参考图2至图4，在像素单元区10a中，采用对不同晶向具有各向异性的刻蚀速率的湿法刻蚀工艺，对基底10的受光面11进行刻蚀，形成陷光槽23，陷光槽23为倒金字塔结构(Inverted Pyramid Structure)。

参考图2，通过对不同晶向具有不同的刻蚀速率，能够形成倒金字塔结构的陷光槽23，因此，形成倒金字塔结构的陷光槽23受到基底10自身的晶向的限制，而且，对不同晶向各向异性的刻蚀工艺的工艺较难控制，相应的，倒金字塔结构的陷光槽23的尺寸和间距也受到了自身晶向和工艺过程的限制，而难以形成形貌可控的陷光槽23，具体地，参考图3，在形成倒金字塔结构的陷光槽23的过程中，容易出现基底10被侧掏(如图3中虚线圈所示)的问题，形成失败的倒金字塔形貌，影响光电传感器的感光性能，参考图4，图4为光电传感器的俯视图，对不同晶向各向异性的刻蚀工艺还容易受到基底10表面划痕等缺陷的影响，形成不必要的倒金字塔形状(如图4中虚线圈所示)，影响光电传感器的感光性能。

为了解决所述技术问题，本发明实施例提供一种光电传感器的形成方法，提供基底，所述基底具有受光面，且所述基底包括像素单元区，所述基底上形成有覆盖所述受光面的掩膜层；图形化所述掩膜层，在所述像素单元区的掩膜层中形成多个掩膜开口；沿所述掩膜开口，采用各向同性的湿法刻蚀工艺刻蚀所述基底，形成多个陷光槽，所述陷光槽的表面形状为弧形。

本发明实施例提供的光电传感器的形成方法中，沿所述掩膜开口，采用各向同性的湿法刻蚀工艺刻蚀所述基底，形成多个陷光槽，所述陷光槽的表面形状为弧面，则所述像素单元区中，有利于增加光电传感器的感光面积，入射光线的光程差也随之增加，有利于提高所述光电传感器的光局域能力，而且，采用各向同性的湿法刻蚀工艺进行刻蚀，刻蚀工艺受基底材料的晶格限制较小，且工艺参数可控性较高，同时可以通过掩膜开口和刻蚀工艺控制形成的陷光槽的尺寸和间距，提高形成陷光槽的工艺灵活性，相应有利于控制形成形貌质量较高的陷光槽，从而提升所述光电传感器的感光性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图5至图7，示出了本发明光电传感器一实施例的结构示意图。图5(a)为俯视图，图5(b)为图5(a)中任一感光像素区的局部放大图，图6为图5(a)对应的剖视图，图7为图6在虚线框位置处的局部放大视图。

光电传感器包括：基底100，基底100具有受光面101，且基底100包括像素单元区100a；多个陷光槽230，位于像素单元区100a的部分厚度的基底100中，且位于基底100的受光面101一侧，陷光槽230的表面形状为弧面。

作为一实施例，本实施例以光电传感器为TOF(Time of Flight，飞行时间)传感器为示例进行说明。更具体地，光电传感器可以为DTOF(Direct Time of Flight，直接飞行时间)传感器。

在其他实施例中，光电传感器还可以为CCD(Charge Coupled Device，电荷耦合器件)图像传感器、CMOS图像传感器或iTOF(indirect Time of Flight，间接飞行时间)传感器等。

本实施例中，基底100为硅基底，也即基底100的材料为硅。

本实施例中，基底100包括感光像素区P，感光像素区P包括多个呈矩阵分布的像素单元区100a。

感光像素区P用于接收光学信号，以便将光学信号转化为电信号。

基底100中，感光像素区P的数量为多个，多个感光像素区P呈矩阵分布。像素单元区100a用于形成像素。

本实施例中，基底100具有受光面101。其中，受光面101指的是用于接受光照的面。

具体地，基底100为像素晶圆(Pixel Wafer)，受光面101为第一表面；基底100还包括与第一表面相背的第二表面102。

本实施例中，基底100为背照式(Backside Illumination，BSI)像素晶圆，受光面101相应为晶圆背面，第二表面102为晶圆正面。

本实施例中，在图中仅示出了感光像素区P和像素单元区100a的一部分，像素单元区100a还可以包括光电元件(例如：光电二极管(photodiode))等器件结构。其中，光电二极管可以为背照式单光子雪崩二极管(SPAD)。为了简化的目的，在本实施例中未示出以上部件的详细结构。

本实施例中，定义基底100为第一基底100，则光电传感器还包括：第二基底160，键合于第一基底100的第二表面102。具体地，第二基底160为逻辑晶圆(Logic Wafer)。

第二基底160为逻辑晶圆，用于对像素晶圆提供的电信号进行分析处理。

通过将感光像素区P和逻辑区分别设置在两个晶圆上，并且将像素晶圆与逻辑晶圆键合在一起，从而能够获得更大的像素面积，并且有利于缩短光线抵达光电元件的路径、减少了光线的散射，使光线更聚焦，进从而提升了光电传感器在弱光环境中的感光能力，降低了系统噪声和串扰。

本实施例中，第二基底160可以为硅基底。在其他实施例中，第二基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，第二基底还可以为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。

相应地，本实施例中，第二基底160还包括逻辑晶体管(图未示)，逻辑晶体管用于对像素晶圆提供的电信号进行逻辑处理。具体地，逻辑晶体管可以包括位于第二基底160上的逻辑栅极结构、以及分别位于逻辑栅极结构两侧第二基底160中的逻辑漏区和逻辑源区。

作为一实施例，第一基底100的第二表面102与第二基底160之间通过混合键合(Hybrid bonding)的方式实现键合。

具体地，本实施例中，第一基底100的第二表面102上形成有第一互连结构180，第二基底160上形成有第二互连结构170，可以通过使用介电键合的方式、以及第一互连结构180与第二互连结构170之间金属键合的方式，将像素晶圆和逻辑晶圆接合在一起。

其中，第一互连结构180可以为第一金属线，或者，第一互连结构180为第一硅通孔互连结构(TSV)，或者，第一互连结构180包括第一通孔互连结构和位于第一通孔互连结构上的第一金属线；第二互连结构170可以为第二金属线，或者，第二互连结构170为第二通孔互连结构(TSV)，或者，第二互连结构170包括第二通孔互连结构和位于第二通孔互连结构上的第二金属线。

需要说明的是，以上第一基底100和第二基底160之间实现键合的方式仅作为一实施例，第一基底100和第二基底160之间的键合方式不仅限于此。例如：在其他实施例中，第一基底和第二基底的键合方式还可以为直接键合(例如熔融键合和阳极键合)或间接键合技术(例如金属共晶、热压键合和胶粘剂键合)等。

相应地，本实施例中，第一基底100的受光面101为进行减薄处理后的受光面101。

陷光槽230有利于提高感光像素区P的光学透过率、增加光电转化效率，进而提高光电传感器的光学灵敏度性能。

具体地，陷光槽230设置在光电元件的上方，能够减缓空气和第一表面101之间的折射率变化，降低在界面处由于折射率突变而造成的高反射率，以使更多的光进入到光电元件，提高入射光的透过率，并且，通过在第一表面101的像素单元区100a设置陷光槽230，还有利于将入射光分散到多个角度，增加了光的有效光程，相应能够起到陷光的作用。

本实施例中，陷光槽230的表面形状为弧面，则在像素单元区100a中，有利于增加光电传感器的感光面积，入射光纤的光程差也随之增加，有利于提高光电传感器的光局域能力，而且，形成表面状为弧面的陷光槽230的工艺过程易操作、且工艺参数可控性较高，有利于控制形成形貌质量较高的陷光槽230，从而提升光电传感器的感光性能。

陷光槽230的数量为多个，且多个陷光槽230呈矩阵分布，从而提高每个像素单元区100a上的陷光槽230的密度，进而有利于进一步提高对光学透过率的增加效果。

其中，陷光槽230的密度指的是，感光像素区P的所有陷光槽230开口的面积和与感光像素区P感光面101面积之比。

本实施例中，陷光槽230的表面形状为半球形，从而陷光槽230的形貌质量较高，有利于进一步增加光电传感器的感光面积，提高光电传感器的光局域能力，从而进一步提升光电传感器的感光性能。

需要说明的是，陷光槽230的最大深度h不宜过大，也不宜过小。如果陷光槽230的最大深度h过大，则陷光槽230底部剩余的基底100的厚度过小，也就是说，对于入射在陷光槽230底部的光线，光子吸收能力较差，尤其对于接近红外线等较长波长的入射光，陷光槽230底部的基底100对光线的吸收效率更低，从而影响光电传感器对光线的吸收；如果陷光槽230的最大深度h过小，则陷光槽230的表面形状难以构成较好的弧面、甚至接近于平面，导致入射光线的反射次数过少，难以增加光程差，从而难以提高光电传感器的感光性能。为此，本实施例中，陷光槽230的最大深度h为150nm至600nm。

其中，陷光槽230的最大深度h指的是，弧面的陷光槽230最低点位置处的深度。

还需要说明的是，陷光槽230的横向开口尺寸d不宜过大，也不宜过小。如果陷光槽230的横向开口尺寸d过大，则相邻陷光槽230之间的间距过小，也就是说，相邻陷光槽230之间的受光面101的平台面积过小，由于在形成陷光槽230的刻蚀工艺过程中，采用刻蚀掩膜来保护不需要被刻蚀的区域，也即相邻陷光槽230之间的受光面101的平台上还形成有刻蚀掩膜(未示出)，则相邻陷光槽230之间的受光面101的平台的面积过小，容易导致在形成陷光槽230刻蚀工艺过程中，位于相邻陷光槽230之间的受光面101的平台上的刻蚀掩膜脱落，落入酸洗槽中，从而导致酸洗槽受到污染，影响后续使用酸洗槽的其他制程；如果陷光槽230的横向开口尺寸d过小，则相邻陷光槽230之间的间距过大，也就是说，相邻陷光槽230之间的受光面101的平台面积过大，则相邻陷光槽230之间的受光面101的平台面积在像素单元区100a中所占面积百分比过大，相应的，陷光槽230的密度过小，则难以获得较大的感光面积，从而难以提高光电传感器的性能。为此，本实施例中，陷光槽230的横向开口尺寸d为150nm至600nm。

本实施例中，光电传感器还包括：透光层320，填充于陷光槽230中、并覆盖像素单元区100a的受光面101。

透光层320填充陷光槽230，有利于保证陷光槽230用于提高感光像素区P的光学透过率的效果，提高了工艺整合度和工艺兼容性。并且，透光层320还用于使得受光面101上的各个膜层是平坦的表面。

本实施例中，透光层320的材料包括氧化硅、氮化硅、氮氧化硅或碳化硅。

本实施例中，光电传感器还包括：隔光结构310，位于相邻像素单元区100a的基底100中。

隔光结构310用于减小相邻像素单元区100a之间的光学串扰。

本实施例中，隔光结构310的材料包括钨、铝、铜、钛、氮化钛、钽、氮化钽、氧化硅、氧化铝和多晶硅中的一种或多种。

具体地，本实施例中，光电传感器还包括：共形介质层(未示出)，位于透光层320与基底100之间、以及隔光结构310与基底100之间。

共形介质层能够对相邻的像素单元区100a之间起到电学隔离的作用，有利于防止相邻的像素单元区100a之间发生电学串扰，而且位于隔光结构310与基底100之间的表面的共形介质层140，还能够对相邻的像素单元区100a之间起到电学隔离的作用，相应还有利于防止相邻的像素单元区100a之间发生电学串扰。

对于介质结构层的具体描述，在此不做赘述。

相应的，本发明还提供一种光电传感器的形成方法。图8至图13是本发明光电传感器的形成方法一实施例中各步骤对应的结构示意图。

结合参考图8至图10，图8(a)为基底的俯视图，图8(b)为图8(a)中任一感光像素区的局部放大图，图9为图8(a)对应的剖视图，图10为图9在虚线框位置处的局部放大图，提供基底100，基底100具有受光面101，且基底100包括像素单元区100a，基底100上形成有覆盖受光面101的掩膜层110。

作为一种示例，本实施例中以光电传感器为TOF(Time of Flight，飞行时间)传感器为示例进行说明。更具体地，光电传感器可以为DTOF(Direct Time of Flight，直接飞行时间)传感器。

在其他实施例中，光电传感器还可以为CCD(Charge Coupled Device，电荷耦合器件)图像传感器、CMOS图像传感器、或iTOF(indirect Time of Flight，间接飞行时间)传感器等。

基底100用于为后续工艺制程提供工艺平台。

本实施例中，基底100为硅基底，也即基底100的材料为硅。

本实施例中，基底100包括感光像素区P，感光像素区P包括多个呈矩阵分布的像素单元区100a。

感光像素区P用于接收光学信号，以便将光学信号转化为电信号。

基底100中，感光像素区P的数量为多个，多个感光像素区P呈矩阵式排布。像素单元区100a用于形成单个像素。

本实施例中，受光面101指的是用于接受光照的面。

具体地，基底100为像素晶圆(Pixel Wafer)，受光面101为第一表面；基底100还包括与第一表面相背的第二表面102。

本实施例中，第一硅基底100为背照式(Backside Illumination，BSI)像素晶圆，受光面101相应为晶圆背面，第二表面102为晶圆正面。

本实施例中，在图中仅示出了感光像素区P和像素单元区100a的一部分，像素单元区100a还可以包括光电元件(例如：光电二极管(photodiode))等器件结构。其中，光电二极管可以为背照式单光子雪崩二极管(SPAD)。为了简化的目的，在本发明实施例中未示出以上部件的详细结构。

本实施例中，定义基底100为第一基底100，光电传感器的形成方法还包括：提供第二基底160，用于作为逻辑晶圆(Logic Wafer)；实现第一基底100的第二表面102与第二基底160之间的键合。

第二基底160作为逻辑晶圆，用于对像素晶圆提供的电信号进行分析处理。

通过将感光像素区P和逻辑区分别设置在两张晶圆上，并且将像素晶圆与逻辑晶圆键合在一起，从而能够获得更大的像素面积，并且有利于缩短光线抵达光电元件的路径、减少了光线的散射，使光线更聚焦，进而提升了光电传感器在弱光环境中的感光能力，降低了系统噪声和串扰。

相应地，本实施例中，第二基底160中还形成有逻辑晶体管(图未示)，逻辑晶体管用于对像素晶圆提供的电信号进行逻辑处理。具体地，逻辑晶体管可以包括位于第二基底160上的逻辑栅极结构、以及分别位于逻辑栅极结构两侧第二基底160中的逻辑漏区和逻辑源区。

作为一实施例，通过混合键合(Hybrid bonding)的方式，实现第一基底100的第二表面102与第二基底200之间的键合。

具体地，本实施例中，第一基底100的第二表面102上形成有第一互连结构180，第二基底160上形成有第二互连结构170，可以通过使用介电键合的方式、以及第一互连结构180与第二互连结构170之间金属键合的方式，将像素晶圆和逻辑晶圆接合在一起。关于第一互连结构180和第二互连结构170的详细描述可参考前述实施例。

需要说明的是，以上实现第一基底100和第二基底160之间键合的方式仅作为一种实施例，第一基底100和第二基底160之间的键合方式不仅限于此。例如：在其他实施例中，第一基底和第二基底的键合方式还可以为直接键合(例如熔融键合和阳极键合)或间接键合技术(例如金属共晶、热压键合和胶粘剂键合)等。

本实施例中，光电传感器的形成方法还包括：在实现第一基底100的第二表面102与第二基底160之间的键合之后，对第一基底100的受光面101进行减薄处理。

对第一基底100的受光面101进行减薄处理，以减薄第一基底100的厚度，相应减小光电传感器的整体厚度。

作为一种示例，对第一基底100的受光面101进行减薄处理的工艺包括化学机械研磨(CMP)工艺。化学机械研磨工艺是一种全局平坦化工艺，有利于提高器件平面的总体平面度，有利于为后续的工艺提供平坦光滑的表面。

对第一基底100的受光面101进行减薄处理的方式不仅限于此。例如：在其他实施例中，进行减薄处理的工艺还可以为刻蚀工艺，或者为刻蚀工艺和化学机械研磨工艺相结合的工艺等。

掩膜层110用于后续被图形化后，作为图形化基底100的刻蚀掩膜。

本实施例中，掩膜层110的材料包括SiO

本实施例中，提供基底100的步骤中，掩膜层110上还形成有图形化的光刻胶120。

图形化的光刻胶120用于作为图形化掩膜层110的刻蚀掩膜。

参考图11，图形化掩膜层110，在像素单元区100a的掩膜层110中形成多个掩膜开口130。

具体地，以图形化的光刻胶120为掩膜，图形化掩膜层110，形成掩膜开口130。

本实施例中，采用湿法刻蚀工艺图形化掩膜层110。

湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在图形化掩膜层110的过程中，减小对基底100的损伤。

在其他实施例中，还可以采用干法刻蚀工艺图形化掩膜层。

本实施例中，湿法刻蚀工艺的刻蚀溶液包括HF溶液，基底100的材料为Si，掩膜层110的材料为SiO

需要说明的是，图形化掩膜层110的步骤中，掩膜开口130的开口尺寸w不宜过大，也不宜过小。后续通过采用各向同性的湿法刻蚀工艺刻蚀基底100，形成表面形状为弧形的陷光槽，各向同性的湿法刻蚀工艺在各个方向上的刻蚀速率相同，则由于掩膜层110的阻挡，掩膜开口130中间部分的基底100相较于两侧的基底100更易刻蚀，从而基底100的被刻蚀深度由掩膜开口130的中间部分向两侧递减，形成表面形状为弧形的陷光槽，如果掩膜开口130的开口尺寸w过大，则掩膜开口130中间部分面积较大，容易导致后续刻蚀基底100的步骤中，位于掩膜开口130中间部分的较大面积的基底100的被刻蚀深度接近，从而容易形成平面底部的陷光槽，而难以形成表面形状为弧形的陷光槽，进而难以增加光电传感器的感光面积，难以提升光电传感器的感光性能；如果掩膜开口130的开口尺寸w过小，容易导致后续形成的陷光槽的开口尺寸过小，从而难以获得较大的感光面积，进而难以提高光电传感器的性能。为此，本实施例中，掩膜开口130的开口尺寸w为100nm至300nm.。

本实施例中，图形化掩膜层110后，还包括：去除光刻胶120，为后续刻蚀基底110形成陷光槽做准备。

参考图12，沿掩膜开口130，采用各向同性的湿法刻蚀工艺刻蚀基底100，形成多个陷光槽230，陷光槽230的表面形状为弧形。

陷光槽230有利于提高感光像素区P的光学透过率、增加光电转化效率，进而提高光电传感器的光学灵敏度性能。

具体地，陷光槽230设置在光电元件的上方，能够减缓空气和第一表面101之间的折射率变化，降低在界面处由于折射率突变而造成的高反射率，以使更多的光进入到光电元件，提高入射光的透过率，并且，通过在第一表面101的像素单元区100a设置陷光槽230，还有利于将入射光分散到多个角度，增加了光的有效光程，相应能够起到陷光的作用。

本实施例中，沿掩膜开口130，采用各向同性的湿法刻蚀工艺刻蚀基底100，形成多个陷光槽230，陷光槽230的表面形状为弧面，则像素单元区100a中，有利于增加光电传感器的感光面积，入射光线的光程差也随之增加，有利于提高光电传感器的光局域能力，而且，采用各向同性的湿法刻蚀工艺进行刻蚀，刻蚀工艺受基底100材料的晶格限制较小，且工艺参数可控性较高，同时可以通过掩膜开口130和刻蚀工艺控制形成的陷光槽230的尺寸和间距，提高形成陷光槽230的工艺灵活性，相应有利于控制形成形貌质量较高的陷光槽，从而提升光电传感器的感光性能。

具体地，采用各向同性的湿法刻蚀工艺刻蚀基底100，各向同性的湿法刻蚀工艺在各个方向上的刻蚀速率相同，则由于掩膜层110的阻挡，掩膜开口130中间部分较两侧更易刻蚀，从而基底100的被刻蚀深度由掩膜开口130的中间部分向两侧递减，形成表面形状为弧形的陷光槽230。

陷光槽230的数量为多个，且多个陷光槽230呈矩阵分布，从而提高每个像素单元区100a上的陷光槽230的密度，进而有利于进一步提高对光学透过率的增加效果。

其中，陷光槽230的密度指的是，感光像素区P的所有陷光槽230开口的面积和与感光像素区P感光面101面积之比。

本实施例中，陷光槽230的表面形状为半球形，从而陷光槽230的形貌质量较高，有利于进一步增加光电传感器的感光面积，提高光电传感器的光局域能力，从而进一步提升光电传感器的感光性能。

需要说明的是，陷光槽230的最大深度h不宜过大，也不宜过小。如果陷光槽230的最大深度h过大，则陷光槽230底部剩余的基底100的厚度过小，也就是说，对于入射在陷光槽230底部的光线，光子吸收能力较差，尤其对于接近红外线等较长波长的入射光，陷光槽230底部的基底100对光线的吸收效率更低，从而影响光电传感器对光线的吸收；如果陷光槽230的最大深度h过小，则陷光槽230的表面形状难以构成较好的弧面、甚至接近于平面，导致入射光线的反射次数过少，难以增加光程差，从而难以提高光电传感器的感光性能。为此，本实施例中，陷光槽230的最大深度h为150nm至600nm。

其中，陷光槽230的最大深度h指的是，弧面的陷光槽230最低点位置处的深度。

还需要说明的是，陷光槽230的横向开口尺寸d不宜过大，也不宜过小。如果陷光槽230的横向开口尺寸d过大，则相邻陷光槽230之间的间距过小，也就是说，相邻陷光槽230之间的受光面101的平台面积过小，由于在形成陷光槽230的刻蚀工艺过程中，相邻陷光槽230之间的受光面101的平台上还形成有掩膜层110，则相邻陷光槽230之间的受光面101的平台的面积过小，容易导致在形成陷光槽230刻蚀工艺过程中，位于相邻陷光槽230之间的受光面101的平台上的掩膜层110脱落，落入酸洗槽中，从而导致酸洗槽受到污染，影响后续使用酸洗槽的其他制程；如果陷光槽230的横向开口尺寸d过小，则相邻陷光槽230之间的间距过大，也就是说，相邻陷光槽230之间的受光面101的平台面积过大，则相邻陷光槽230之间的受光面101的平台面积在像素单元区100a中所占面积百分比过大，相应的，陷光槽230的密度过小，则难以获得较大的感光面积，从而难以提高光电传感器的性能。为此，本实施例中，陷光槽230的横向开口尺寸d为150nm至600nm。

本实施例中，采用各向同性的湿法刻蚀工艺刻蚀基底100的步骤中，湿法刻蚀工艺的刻蚀溶液包括HNA溶液。

HNA溶液为HF、HNO

需要说明的是，湿法刻蚀工艺的刻蚀时间不宜过长，也不宜过短。如果湿法刻蚀工艺的刻蚀时间过长，则容易导致位于掩膜开口130中间部分的基底100的被刻蚀深度越来越接近，从而容易形成平面底部的陷光槽230，而难以形成表面形状为弧形的陷光槽230，进而难以增加光电传感器的感光面积，难以提升光电传感器的感光性能；如果湿法刻蚀工艺的刻蚀时间过短，则容易导致形成的陷光槽230的深度过小，陷光槽230的表面形状难以构成较好的弧面、甚至接近于平面，导致入射光线的反射次数过少，难以增加光程差，从而难以提高光电传感器的感光性能。为此，本实施例中，湿法刻蚀工艺的刻蚀时间为20s至45s。

本实施例中，形成陷光槽230后，还包括：去除掩膜层110，为后续形成透光层和隔光结构做准备。

本实施例中，采用湿法刻蚀工艺去除掩膜层110。

湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除掩膜层110的过程中，减小对基底100的损伤。

本实施例中，湿法刻蚀工艺的刻蚀溶液包括HF溶液，基底100的材料为Si，掩膜层110的材料为SiO

参考图13，去除掩膜层110后，还包括：图形化基底100，在相邻像素单元区100a的基底100中形成沟槽240；在沟槽240中形成隔光结构310；形成填充于陷光槽230中、并覆盖像素单元区100a的受光面101的透光层320。

透光层320填充陷光槽230，有利于保证陷光槽230用于提高感光像素区P的光学透过率的效果，提高了工艺整合度和工艺兼容性。并且，透光层320还用于使得受光面101上的各个膜层是平坦的表面。

本实施例中，透光层320的材料包括氧化硅、氮化硅、氮氧化硅或碳化硅。

沟槽240为后续形成隔光结构310提供空间位置，隔光结构310用于减小相邻像素单元区100a之间的光学串扰。

本实施例中，隔光结构310的材料包括钨、铝、铜、钛、氮化钛、钽、氮化钽、氧化硅、氧化铝和多晶硅中的一种或多种。

具体地，本实施例中，形成隔光结构310和透光层320之前，还包括：形成覆盖陷光槽230的内表面、受光面101、以及沟槽240的侧壁和底部的共形介质层(未示出)。

共形介质层能够对相邻的像素单元区100a之间起到电学隔离的作用，有利于防止相邻的像素单元区100a之间发生电学串扰，而且位于隔光结构310与基底100之间的表面的共形介质层140，还能够对相邻的像素单元区100a之间起到电学隔离的作用，相应还有利于防止相邻的像素单元区100a之间发生电学串扰。

对于介质结构层的具体描述，在此不做赘述。

图14至图16是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：图形化掩膜层之前，还对基底进行离子注入，形成掺杂层。

参考图14，图形化掩膜层110之前，还包括：以图形化的光刻胶120为掩膜，对基底100进行离子注入，形成弧状边界的掺杂层200，掺杂层200与基底100具有刻蚀选择比。

其中，对基底100进行离子注入，掺杂有离子的基底100作为掺杂层200。

需要说明的是，对基底100进行离子注入的过程中，由于光刻胶120的阻挡，相邻光刻胶120的开口中间部分的基底100相较于两侧的基底100更易注入，从而基底100的离子注入深度由掩膜开口130的中间部分向两侧递减，形成表面形状为弧形的掺杂层200，相应后续去除掺杂层200后，能够形成表面形状为弧形的陷光槽。

本实施例中，掺杂层200作为后续刻蚀基底100形成陷光槽的牺牲层，为后续形成陷光槽占据空间位置，对基底100进行离子注入，能够形成与基底100具有刻蚀选择比的掺杂层200，从而在后续去除掺杂层200的步骤中，减小对基底100的损伤。

本实施例中，离子注入的离子包括B、P、C或Ge。

本实施例中，基底100的材料为Si，对Si注入B、P、C或Ge离子，能够改变Si的电阻率，形成与基底100电阻率不同的掺杂层200，从而使得掺杂层200与基底100具有刻蚀选择比。

需要说明的是，离子注入的参数中，注入剂量不宜过大，也不宜过小。如果注入剂量过大，则容易导致离子注入范围过大，制程工艺不易控制；如果注入剂量过小，则导致离子注入的反应时间过长，制程工艺的效率降低，影响掺杂层200的形貌，达不到工艺效果，且容易导致掺杂层200与基底100的被刻蚀速率相接近，从而后续在去除掺杂层200的过程中，增大了基底100受到损伤的概率。为此，本实施例中，注入剂量为1E15atoms/cm

还需要说明的是，离子注入的参数中，注入能量不宜过大，也不宜过小。如果注入能量过大，则容易导致离子注入范围过大，制程工艺不易控制；如果注入能量过小，则导致离子注入的反应时间过长，制程工艺的效率降低，影响掺杂层200的形貌，达不到工艺效果。为此，本实施例中，注入能量为20keV至100keV。

需要说明的是，掺杂层200与基底100的刻蚀选择比不宜过小，如果掺杂层200与基底100的刻蚀选择比过小，则在后续去除掺杂层200的步骤中，容易对基底100造成损伤，影响形成的陷光槽的形貌，从而影响光电传感器的感光性能。为此，本实施例中，离子注入的工艺参数满足：使掺杂层200与基底100的刻蚀选择比大于或等于50:1。

参考图15，去除光刻胶120后，采用各向同性的湿法刻蚀工艺去除掺杂层200之前，还包括：对掺杂层200进行热处理。

对掺杂层200进行热处理，通过热处理使得离子扩散，有利于扩大掺杂层200的占用体积，从而增大后续形成的陷光槽的表面积，还有利于通过离子扩散获得较为规整的弧面，从而后续获得表面形貌质量较高的陷光槽。

具体地，本实施例中，热处理的工艺包括快速热退火工艺。

快速热退火工艺易操作，且工艺参数易控制，能够较好地达到扩大掺杂层200占用体积、以及规整掺杂层200形貌的效果。

参考图16，采用各向同性的湿法刻蚀工艺刻蚀基底100的步骤包括：以掺杂层200与基底100的交界面作为刻蚀停止位置，采用各向同性的湿法刻蚀工艺去除掺杂层200。

掺杂层200与基底100具有刻蚀选择比，从而以掺杂层200与基底100的交界面作为刻蚀停止位置，去除掺杂层200，能够较好地控制刻蚀量，有利于形成表面弧形形状质量较高的陷光槽230，同时，还能够减小对基底100的损伤。

具体地，在刻蚀过程中，通过控制刻蚀溶液接触的材料的电阻率，来实现刻蚀选择比，掺杂层200与基底100的电阻率不同，控制刻蚀溶液接触掺杂层200时刻蚀，接触到电阻率不同的基底100时则停止刻蚀，从而能够以掺杂层200与基底100的交界面作为刻蚀停止位置，形成陷光槽230。

本实施例中，采用各向同性的湿法刻蚀工艺刻蚀基底100的步骤中，湿法刻蚀工艺的刻蚀溶液包括HNA溶液。

HNA溶液为HF、HNO

相应的，本发明实施例还提供一种电子设备，包括本发明实施例提供的光电传感器。

本实施例的电子设备，可以是手机、平板电脑、笔记本电脑、导航仪、照相机、摄像机、扫地机器人、虚拟现实设备、增强现实设备等具有光电传感功能的任何电子产品或设备，也可为任何包括前述的光电传感器的中间产品。

由前述记载可知，本发明实施例显著增加了光电传感器的感光面积，而且，增加了入射光线在感光面之间的反射次数，同时入射光线的光程差也随之增加，有利于提高光电传感器的光局域能力，从而提升光电传感器的感光性能，通过使用本发明实施例提供的光电传感器，相应有利于提高电子设备的性能，提升用户的使用感受度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。