一种标准单元库验证方法、装置、电子设备及存储介质

技术领域

本申请属于计算机技术领域，具体涉及一种标准单元库验证方法、装置、电子设备及存储介质。

背景技术

标准单元库作为数字电路设计的核心元素，其质量保证是电路设计成功的必要条件之一。随着数字电路设计晶体管尺寸的缩小，标准单元库中的特征信息的准确性对于数字电路设计的影响愈来愈大。其中的时序信息的精准度直接影响最终设计的静态时序分析与签核。而其中的功耗(power)数值则影响着设计的功耗分析与签核。因此标准单元库的时序信息准确性的验证显得尤为重要。

传统的标准单元库的数值验证，以单个标准单元(cell)为分析对象，对其延时中对应的坐标点重新进行仿真验证，这种验证方法相当于重新提取特征参数库中的延迟信息。而且由于标准单元库中的cell个数(几千到上万)众多，这将导致需要大量的资源用于仿真，使得仿真的工作量巨大且效率低下。

发明内容

鉴于此，本申请的目的在于提供一种标准单元库验证方法、装置、电子设备及存储介质，以改善现有标准单元库的质量验证存在的效率低下的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种标准单元库验证方法，包括：根据待验证标准单元库中的标准单元搭建测试电路，所述测试电路包含所述待验证标准单元库中所有类型的标准单元，且以时序单元为输入，以组合的逻辑单元为输出；根据所述测试电路生成门级电路网表和仿真电路网表；对所述门级电路网表进行静态分析以及对所述仿真电路网表进行电路仿真，其中，对所述门级电路网表进行静态分析时施加的测试激励与对所述仿真电路网表进行电路仿真时施加的测试激励一致；根据静态分析结果以及电路仿真结果对所述待验证标准单元库的质量进行验证。本申请实施例中，通过搭建包含标准单元库中所有类型的标准单元的测试电路，利用数量较小的标准单元便可验证标准单元库中所有核心单元的信息，而无需对所有的标准单元均进行分析，从而可以快速、准确、全面的对标准单元库进行验证。

结合第一方面实施例的一种可能的实施方式，根据待验证标准单元库中的标准单元搭建测试电路，包括：对所述待验证标准单元库中的所有标准单元进行分组，将功能一致的标准单元分为一组；从每一组标准单元中各自选取至少一个标准单元，并以此搭建所述测试电路。本申请实施例中，在搭建测试电路时，通过将所有标准单元按照功进行分组，将功能一致的标准单元分为一组，然后再从每一组中各自选取至少一个标准单元来搭建测试电路，可以极大地提高测试电路的搭建速度。

结合第一方面实施例的一种可能的实施方式，所述测试电路仅包括一条完整的从输入到输出的时序路径。本申请实施例中，搭建的测试电路仅包括一条完整的从输入到输出的时序路径，以提高验证结果的精确性，减少多条时序路径间造成的相互干扰。

结合第一方面实施例的一种可能的实施方式，所述方法还包括：在搭建所述测试电路时，若所述测试电路中存在多输入的标准单元，则对所述多输入的标准单元的除连接所述时序路径的其他输入端进行赋值。本申请实施例中，在搭建所述测试电路时，若测试电路中存在多输入的标准单元，则需要对多输入的标准单元的除连接述时序路径的其他输入端进行正确赋值，以保证电路功能的正确性，从而提高验证结果的可靠度。

结合第一方面实施例的一种可能的实施方式，通过以下步骤产生所述测试激励：根据预设的时钟信号的最小脉宽、以及预设的测试激励相对于所述时钟信号的建立时间和保持时间，产生满足测试要求的所述测试激励。本申请实施例中，通过时钟信号的最小脉宽、以及预设的测试激励相对于时钟信号的建立时间和保持时间来产生满足测试要求的测试激励，以增强验证结果的可靠性。

结合第一方面实施例的一种可能的实施方式，根据静态分析结果以及电路仿真结果对所述待验证标准单元库的质量进行验证，包括：将所述静态分析结果中的时序延迟与所述电路仿真结果中的时序延迟进行比较，以及将所述静态分析结果中的功耗与所述电路仿真结果中的功耗进行比较；其中，所述静态分析结果中的时序延迟与所述电路仿真结果中的时序延迟一致，且所述静态分析结果中的功耗与所述电路仿真结果中的功耗一致，则表征所述待验证标准单元库通过质量验证。本申请实施例中，通过将静态分析结果中的时序延迟与电路仿真结果中的时序延迟进行比较，以及将静态分析结果中的功耗与电路仿真结果中的功耗进行比较，使得可以同时验证标准单元库中所有核心单元的时序信息和功耗信息，提高验证速度。

结合第一方面实施例的一种可能的实施方式，将所述静态分析结果中的时序延迟与所述电路仿真结果中的时序延迟进行比较，包括：将所述静态分析结果中的所述时序单元的时序延迟与所述电路仿真结果中的所述时序单元的时序延迟进行比较，以及将所述静态分析结果中的所述测试电路的输出时序延迟与所述电路仿真结果中的所述测试电路的输出时序延迟进行比较。本申请实施例中，通过将静态分析结果中的时序单元的时序延迟与电路仿真结果中的时序单元的时序延迟进行比较，以此来验证标准单元库中的建立时间、保持时间以及最小脉宽是否合理，同时还将静态分析结果中的测试电路的输出时序延迟与电路仿真结果中的测试电路的输出时序延迟进行比，以此来验证该标准单元库的时序信息是否合理。

结合第一方面实施例的一种可能的实施方式，在将所述静态分析结果中的所述测试电路的输出时序延迟与所述电路仿真结果中的所述测试电路的输出时序延迟进行比较之前，所述方法还包括：确定所述静态分析结果中的所述时序单元的时序延迟与所述电路仿真结果中的所述时序单元的时序延迟一致。本申请实施例中，在将静态分析结果中的测试电路的输出时序延迟与电路仿真结果中的测试电路的输出时序延迟进行比较之前，需要先确定静态分析结果中的时序单元的时序延迟与电路仿真结果中的时序单元的时序延迟一致，若静态分析结果中的时序单元的时序延迟与电路仿真结果中的时序单元的时序延迟不一致，则无需后续的比较，以此来提高验证效率。

第二方面，本申请实施例还提供了一种标准单元库验证装置，包括：搭建模块、生成模块、分析仿真模块以及验证模块；搭建模块，用于根据待验证标准单元库中的标准单元搭建测试电路，所述测试电路包含所述待验证标准单元库中所有类型的标准单元，且以时序单元为输入，以组合的逻辑单元为输出；生成模块，用于根据所述测试电路生成门级电路网表和仿真电路网表；分析仿真模块，用于对所述门级电路网表进行静态分析以及对所述仿真电路网表进行电路仿真，其中，对所述门级电路网表进行静态分析时施加的测试激励与对所述仿真电路网表进行电路仿真时施加的测试激励一致；验证模块，用于根据静态分析结果以及电路仿真结果对所述待验证标准单元库的质量进行验证。

第三方面，本申请实施例还提供了一种电子设备，包括：存储器和处理器，所述处理器与所述存储器连接；所述存储器，用于存储程序；所述处理器，用于调用存储于所述存储器中的程序，以执行上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的方法。

第四方面，本申请实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时，执行上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的方法。

本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。

图1示出了本申请实施例提供的一种标准单元库验证方法的流程示意图。

图2示出了本申请实施例提供的一种搭建的测试电路的示意图。

图3示出了本申请实施例提供的一种测试激励与时钟信号的时序示意图。

图4示出了本申请实施例提供的又一种标准单元库验证方法的流程示意图。

图5示出了本申请实施例提供的一种标准单元库验证装置的模块框图。

图6示出了本申请实施例提供的一种电子设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

由于标准单元库中的单元数目众多，质量保证需要对其进行大量质量检查和测试。为了能高效、快速、全面地对标准单元中数值信息的检验，本申请实施例提供了一种标准单元库验证方法，通过解析标准单元库中所有标准单元的信息，经过筛选后，生成对应的门级电路网表(如verilog网表)和仿真电路网表(如spice网表)，运用静态时序分析和仿真工具仿真，然后根据静态分析结果以及电路仿真结果对待验证标准单元库的质量进行验证，实现对标准单元库时序，约束，功耗等数据的质量保证(Quality Assurance，QA)，从而实现高效、快速、全面地对标准单元中数值信息的检验，减少因标准单元库时序信息不对而导致的电路设计问题，确保标准单元库的品质。为了便于理解，下面将结合图1，对本申请实施例提供的标准单元库验证方法进行说明。

步骤S101：根据待验证标准单元库中的标准单元搭建测试电路，所述测试电路包含所述待验证标准单元库中所有类型的标准单元，且以时序单元为输入，以组合的逻辑单元为输出。

当需要对待验证标准单元库进行质量验证时，为了能高效、快速、全面地完成标准单元中数值信息的检验，本申请实施例中，基于标准单元库所提供的功能及其时序弧信息(timing arc)对标准单元库进行解析，筛选出所有类型的标准单元，并以此搭建测试电路，使得搭建的测试电路包含待验证标准单元库中所有类型的标准单元。且在搭建测试电路时，以时序单元为输入，以组合的逻辑单元为输出，也即，测试电路以时序单元(如触发器、电平锁存器等)开始，在时序单元输出后接不限个数的逻辑单元(如与门、非门、或门、缓冲器、反相器、加法器等逻辑单元)，最终以组合的逻辑单元输出结束，其搭建的测试电路的示意图如图2所示。

需要说明的是，每一个标准单元若按照大类进行划分，则可以分为时序单元或逻辑单元。若时序单元再进一步划分则又可以分为触发器、电平锁存器等小类，逻辑单元再进一步划分则又可以分为与门、非门、或非门、加法器、缓冲器等小类。

其中，为了更快速的搭建测试电路，一种可选实施方式下，可以对待验证标准单元库中的所有标准单元进行分组，将功能一致的标准单元分为一组，然后再从每一组标准单元中各自选取至少一个标准单元，并以此搭建测试电路。在搭建测试电路时，以时序单元为输入，以组合的逻辑单元为输出。其中，在搭建测试电路时，可以是从同一类型标准单元组中选择一个标准单元，也可以是选取多个标准单元。其中，从不同类型标准单元组中选取的标准单元的数量可以不同。

其中，测试电路仅包括一条完整的从输入到输出的时序路径(timing path)，也即从时序单元的CLK(时钟)到Q(输出)，再一直往下传输，直到最终的输出。为保证结果的精确性，在测试时，一个测试电路只使用一条时序路径。在搭建测试电路过程中，须确保标准单元的时序路径的功能正确性。对于多输入的标准单元，其中的一个输入与时序路径连接，而对于多输入的标准单元的其它输入端需正确赋值，确保标准单元的时序路径的功能正确性。例如搭建过程中使用到多输入的标准单元包括与门，假如与门的两个输入端分别为A、B，若当前采用A点作为数据输入的输入路径，则B点需要始终置1，以确保数据从A点输入与门时能正确输出。其中，在对多输入的标准单元的除连接时序路径的其他输入端进行赋值时，其值可以通过多种方法分析得到，例如基于对待验证标准单元库中时序条件when的精准解析，或者基于对该多输入的标准单元的功能/真值表的分析，例如，若多输入的标准单元为与门，则赋予另一输入端的值为1，若多输入的标准单元为或门，则赋予另一输入端的值为0。

为了更全面的验证标准单元中不同输入到输出的时序弧度(timing arc)，一种可选实施方式下，可以创建多个测试电路。其中，这多个测试电路包含的标准单元的类型、个数以及所在的位置均相同，不同的是从输入到输出的时序路径不同，例如，一个测试电路的时序路径为从CLK到Q1，另一个测试电路的时序路径为从CLK到Q2。

步骤S102：根据所述测试电路生成门级电路网表和仿真电路网表。

在根据待验证标准单元库中的标准单元搭建测试电路之后，可以根据搭建的测试电路生成对应的门级电路网表(如verilog网表)和仿真电路网表(如spice网表)。其中，根据测试电路生成门级电路网表和仿真电路网表的过程已经为本领域技术人员所熟知，在此不再进行介绍。

步骤S103：对所述门级电路网表进行静态分析以及对所述仿真电路网表进行电路仿真。

在得到门级电路网表以及仿真电路网表后，对门级电路网表进行静态分析，便可得到包括时序路径中各个连接点(net)(如图2中时序电路的输出端、与门的输出端、或门的输出端……以及缓冲器的输出端等各个连接点)的时序延迟和整个测试电路的功耗的静态分析结果，以及对仿真电路网表进行电路仿真，便可得到包括时序路径中各个连接点(net)的时序延迟和整个测试电路的功耗的电路仿真结果。其中，对门级电路网表进行静态分析时施加的测试激励与对仿真电路网表进行电路仿真时施加的测试激励一致，以保证两者的比较条件完全一致。

其中，在静态分析时，需要借助电子设计自动化(Electronics DesignAutomation，EDA)工具进行分析，如EDA工具可以是Prime Time(PT)、Design Compiler(DC)。在进行静态时序分析时，通过分析时序路径上的起落情况，利用待验证标准单元库中的特征信息，通过查找表的方式便可得到对应的静态时序路径的中各连接点(net)的延迟。在进行静态功耗分析时，结合时序分析中各连接点(net)的起落情况，通过查找待验证标准单元库中表的方式，计算对应net上消耗的功耗，进而算得整个测试电路的功耗(如总的功耗为各个连接点net的功耗之和)。具体的静态分析过程已经为本领域技术人员所熟知在此不再介绍。

在进行电路仿真时，可以借助仿真工具，如仿真电路模拟器(Simulation programwith integrated circuit emphasis)进行仿真。

其中，在静态分析及电路仿真时，需要施加测试激励。该测试激励可以通过以下步骤产生：根据预设的时钟信号的最小脉宽(min-pulse-width)、以及预设的测试激励相对于时钟信号的建立时间(setup)和保持时间(hold)，产生满足测试要求的测试激励。在产生测试激励时，需要设定约束条件，如在待验证标准单元库的特征值允许范围内，设定的测试电路的D1与CLK的输入过渡(input transition)以及输出的负载(load)的参数，然后根据设定的D1与CLK的输入过渡(input transition)以及输出的负载(load)的参数，通过查表便可得到对应的setup、hold、min-pulse-width信息。然后根据得到的时钟信号的最小脉宽、以及建立时间和保持时间，便可产生满足测试要求的测试激励，使得产生的测试激励相对于时钟信号的建立时间和保持时间均与前面得到的setup与hold一致。其中，图3为测试激励、时钟信号及输出信号的时序示意图。D1为测试激励、Q1为输出信号。

步骤S104：根据静态分析结果以及电路仿真结果对所述待验证标准单元库的质量进行验证。

在得到静态分析结果以及电路仿真结果后，根据静态分析结果以及电路仿真结果对待验证标准单元库的质量进行验证，便可快速、准确地确定该待验证标准单元库的质量合格与否。

其验证过程可以是：将静态分析结果中的时序延迟与电路仿真结果中的时序延迟进行比较，以及将静态分析结果中的功耗与电路仿真结果中的功耗进行比较。其中，静态分析结果中的时序延迟与电路仿真结果中的时序延迟一致，且静态分析结果中的功耗与电路仿真结果中的功耗一致，则表征待验证标准单元库通过质量验证。其中，需要说明的是，在比较时，只要两者的误差允许范围内，便可认为一致，例如，将静态分析结果中的时序延迟与电路仿真结果中的时序延迟的误差在允许范围内，则认为静态分析结果中的时序延迟与电路仿真结果中的时序延迟一致，同理，若静态分析结果中的功耗与电路仿真结果中的功耗的误差在允许范围内，则认为静态分析结果中的功耗与电路仿真结果中的功耗一致。

可以是同时将静态分析结果中的时序延迟与电路仿真结果中的时序延迟进行比较，以及将静态分析结果中的功耗与电路仿真结果中的功耗进行比较；也可以是先将静态分析结果中的时序延迟与电路仿真结果中的时序延迟进行比较，在静态分析结果中的时序延迟与电路仿真结果中的时序延迟一致时，再将静态分析结果中的功耗与电路仿真结果中的功耗进行比较；也可以是反过来，如先将静态分析结果中的功耗与电路仿真结果中的功耗进行比较，在静态分析结果中的功耗与电路仿真结果中的功耗一致时，再静态分析结果中的时序延迟与电路仿真结果中的时序延迟进行比较。

其中，将静态分析结果中的时序延迟与电路仿真结果中的时序延迟进行比较可以是指静态分析结果中的测试电路的输出时序延迟与电路仿真结果中的测试电路的输出时序延迟进行比较，也即静态分析结果中的CLK与Q1的时序延迟与电路仿真结果中的CLK与Q1的时序延迟进行比较。

一种可选的实施方式下，将静态分析结果中的时序延迟与电路仿真结果中的时序延迟进行比较可以是值：将静态分析结果中的时序单元的时序延迟(CLK与时序单元输出端Q的输出信号的时序延迟)与电路仿真结果中的时序单元的时序延迟(CLK与时序单元输出端Q的输出信号的时序延迟)进行比较，以及将静态分析结果中的测试电路的输出时序延迟与电路仿真结果中的测试电路的输出时序延迟进行比较。

可选地，可以是先将静态分析结果中的时序单元的时序延迟与电路仿真结果中的时序单元的时序延迟进行比较，若静态分析结果中的时序单元的时序延迟与电路仿真结果中的时序单元的时序延迟的误差在允许范围内，再将静态分析结果中的测试电路的输出时序延迟与电路仿真结果中的测试电路的输出时序延迟进行比较；若静态分析结果中的时序单元的时序延迟与电路仿真结果中的时序单元的时序延迟的误差不在允许范围内，则验证失败(Fail)，这样可以节约验证的时间。其中，验证静态分析结果中的时序单元的时序延迟(CLK与时序单元输出端Q的输出信号的时序延迟)与电路仿真结果中的时序单元的时序延迟(CLK与时序单元输出端Q的输出信号的时序延迟)的误差是否在误差允许范围内，可以验证标准单元库中的建立时间(setup)、保持时间(hold)、最小脉宽(min-pulse-width)是否合理，从而不止实现对延时信息以及功耗的验证，还可以实现对setup、hold、min-pulse-width的验证。

此外，还可以验证电路仿真结果中，时序单元的输出是否按照预期翻转。例如，一种实施方式下，整个验证过程可以是：时序单元的输出是否按照预期翻转，若时序单元的输出按照预期翻转，则验证静态分析结果中的时序单元的时序延迟与电路仿真结果中的时序单元的时序延迟的误差是否在允许范围内，若这两者误差在允许范围内，再验证静态分析结果中的测试电路的输出时序延迟与电路仿真结果中的测试电路的输出时序延迟的误差是否在允许范围内，若在允许范围内，再验证静态分析结果中的功耗与电路仿真结果中的功耗的误差是否在允许范围内，若两者的功耗误差在允许范围内，则验证通过(pass)，器件只要有一项不满足要求，则验证失败(fail)，则验证结束，无需进行后续验证。

在验证通过后，则还可以对同类型的标准单元(cell)进行数据相关性分析，以确定相同类型的单元cell的timing model以及power model信息的正确性，其流程示意图如图4所示。例如，假设在分类的A组里面，有100个标准单元，其中基于之前的验证，有6个标准单元(为测试电路中的标准单元)，比如A(10)，B(20)，C(30)，D(50)，E(60)，F(80)已经验证过是没问题的。那可以基于A，B，C，D，E，F，估算这100个单元的delay应该在10-80之间，然后检查是否有延迟超过该区间的标准单元，若没有则认为这类标准单元对应的timing model以及power model信息是正确性的。其它相关性分析还包括线性度分析，比如对每个标准单元都计算一个特征值(可以按照标准单元的细分特征，电路复杂度，工艺的影响等来进行计算)，如A(x1，10)，B(x2，20)，C(x3，30)，D(x4，50)，E(x5，60)，F(x6，80)。其中x1、x2、x3、x4、x5、x6就是对应标准单元的特征值。假设某个单元cell的坐标为(x，y)，则该单元cell相对于A的线性度为y-10/x-x1，若这个值在正常阈值范围内，则该单元cell的质量验证也是合格的。

本申请实例还提供了一种单元库验证装置100，如图5所示，该单元库验证装置100包括搭建模块110、生成模块120、分析仿真模块130、验证模块140。

其中，搭建模块110，用于根据待验证标准单元库中的标准单元搭建测试电路，所述测试电路包含所述待验证标准单元库中所有类型的标准单元，且以时序单元为输入，以组合的逻辑单元为输出。可选地，搭建模块110，用于对所述待验证标准单元库中的所有标准单元进行分组，将功能一致的标准单元分为一组；从每一组标准单元中各自选取至少一个标准单元，并以此搭建所述测试电路。其中，所述测试电路仅包括一条完整的从输入到输出的时序路径。可选地，搭建模块110，还用于在搭建所述测试电路时，若所述测试电路中存在多输入的标准单元，则对所述多输入的标准单元的除连接所述时序路径的其他输入端进行赋值。

生成模块120，用于根据所述测试电路生成门级电路网表和仿真电路网表。

分析仿真模块130，用于对所述门级电路网表进行静态分析以及对所述仿真电路网表进行电路仿真，其中，对所述门级电路网表进行静态分析时施加的测试激励与对所述仿真电路网表进行电路仿真时施加的测试激励一致。

验证模块140，用于根据静态分析结果以及电路仿真结果对所述待验证标准单元库的质量进行验证。可选地，验证模块140，用于将所述静态分析结果中的时序延迟与所述电路仿真结果中的时序延迟进行比较，以及将所述静态分析结果中的功耗与所述电路仿真结果中的功耗进行比较；其中，所述静态分析结果中的时序延迟与所述电路仿真结果中的时序延迟一致，且所述静态分析结果中的功耗与所述电路仿真结果中的功耗一致，则表征所述待验证标准单元库通过质量验证。

可选地，验证模块140，用于将所述静态分析结果中的所述时序单元的时序延迟与所述电路仿真结果中的所述时序单元的时序延迟进行比较，以及将所述静态分析结果中的所述测试电路的输出时序延迟与所述电路仿真结果中的所述测试电路的输出时序延迟进行比较。其中，在将所述静态分析结果中的所述测试电路的输出时序延迟与所述电路仿真结果中的所述测试电路的输出时序延迟进行比较之前，需要确定所述静态分析结果中的所述时序单元的时序延迟与所述电路仿真结果中的所述时序单元的时序延迟一致。

本申请实施例所提供的标准单元库验证装置100，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，装置实施例部分未提及之处，可参考前述方法实施例中相应内容。

如图6所示，图6示出了本申请实施例提供的一种电子设备200的结构框图。所述电子设备200包括：收发器210、存储器220、通讯总线230以及处理器240。

所述收发器210、所述存储器220、处理器240各元件相互之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件相互之间可通过一条或多条通讯总线230或信号线实现电性连接。其中，收发器210用于收发数据。存储器220用于存储计算机程序，如存储有图5中所示的软件功能模块，即标准单元库验证装置100。其中，标准单元库验证装置100包括至少一个可以软件或固件(firmware)的形式存储于所述存储器220中或固化在所述电子设备200的操作系统(operating system，OS)中的软件功能模块。所述处理器240，用于执行存储器220中存储的可执行模块，例如标准单元库验证装置100包括的软件功能模块或计算机程序。例如，处理器240，用于根据待验证标准单元库中的标准单元搭建测试电路，所述测试电路包含所述待验证标准单元库中所有类型的标准单元，且以时序单元为输入，以组合的逻辑单元为输出；以及根据所述测试电路生成门级电路网表和仿真电路网表；以及对所述门级电路网表进行静态分析以及对所述仿真电路网表进行电路仿真，其中，对所述门级电路网表进行静态分析时施加的测试激励与对所述仿真电路网表进行电路仿真时施加的测试激励一致；以及还用于根据静态分析结果以及电路仿真结果对所述待验证标准单元库的质量进行验证。

其中，存储器220可以是，但不限于，随机存取存储器(Random Access Memory，RAM)，只读存储器(Read Only Memory，ROM)，可编程只读存储器(Programmable Read-OnlyMemory，PROM)，可擦除只读存储器(Erasable Programmable Read-Only Memory，EPROM)，电可擦除只读存储器(Electric Erasable Programmable Read-Only Memory，EEPROM)等。

处理器240可能是一种集成电路芯片，具有信号的处理能力。上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，CPU)、网络处理器(NetworkProcessor，NP)等；还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器240也可以是任何常规的处理器等。

其中，上述的电子设备200，包括但不限于计算机、服务器等。

本申请实施例还提供了一种非易失性计算机可读取存储介质(以下简称存储介质)，该存储介质上存储有计算机程序，该计算机程序被计算机如上述的电子设备200运行时，执行上述所示的标准单元库验证方法。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，笔记本电脑，服务器，或者电子设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read－Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。