半导体器件、存储器单元及其制造方法

技术领域

本发明的实施例涉及一种半导体器件、存储器单元及其制造方法。

背景技术

静态随机存取存储器(SRAM)器件是一种易失性半导体存储器，其使用不需要刷新的双稳态电路来存储数据位。SRAM器件通常包括一个或多个存储器阵列，其中每个阵列包括多个SRAM单元。SRAM单元通常被称为位单元，因为它存储信息的一个位，由两个交叉耦合的反相器的逻辑状态表示。每个存储器阵列包括以行和列布置的多个位单元。存储器阵列中的每个位单元通常包括与电源电压和参考电压的连接。位线上的逻辑信号控制对位单元的读取和写入，字线控制位线与反相器的连接，否则位线将浮置。字线可以沿着存储器阵列的行耦合到多个位单元，其中为不同的行提供不同的字线。

发明内容

根据本发明的一个方面，提供了一种半导体器件，包括：多个第一纳米结构，彼此堆叠。多个第一全环栅堆叠件，与多个第一纳米结构可操作地相关联；多个第二纳米结构，彼此堆叠；多个第二全环栅堆叠件，与多个第二纳米结构可操作地相关联；第一漏极/源极区，电耦合至第一纳米结构的第一端，第一漏极/源极区包括具有第一深度的第一凹部；第二漏极/源极区，电耦合至第一纳米结构的第二端，第二漏极/源极区包括具有第二深度的第二凹部；第三漏极/源极区，电耦合到第二纳米结构的第一端，第三漏极/源极区包括具有第三深度的第三凹部；以及第四漏极/源极区，电耦合到第二纳米结构的第二端，第四漏极/源极区包括具有第四深度的第四凹部。其中，第一深度、第二深度、第三深度或第四深度中的至少一个大于多个第一纳米结构和多个第二纳米结构中的最远一个与第一漏极/源极区、第二漏极/源极区、第三漏极/源极区和第四漏极/源极区的顶面间隔开的距离。

根据本发明的另一个方面，提供了一种存储器单元，包括：第一晶体管，第一晶体管包括第一传导通道，第一传导通道由沿垂直方向彼此间隔开的一个或多个第一纳米结构共同构成；以及第二晶体管，与第一晶体管串联电耦合，第二晶体管包括第二传导通道，第二传导通道由沿垂直方向彼此间隔开的一个或多个第二纳米结构共同构成。其中，一个或多个第一纳米结构中的至少一个通过沿垂直方向延伸到第一晶体管的第一漏极/源极区中的第一金属结构被施加第一应力。

根据本发明的又一个方面，提供了一种用于制造半导体器件的方法，包括：在衬底上方形成第一堆叠件，第一堆叠件包括沿垂直方向彼此间隔开的一个或多个第一纳米结构；在衬底上方形成第二堆叠件，第二堆叠件包括沿垂直方向彼此间隔开的一个或多个第二纳米结构；在一个或多个第一纳米结构的相应端部上生长第一漏/源极区和第二漏/源极区；在一个或多个第二纳米结构的相应端部上生长第三漏/源极区和第四漏/源极区；形成延伸到第一漏极/源极区的第一金属结构和延伸到第二漏极/源极区的第二金属结构，第一金属结构和第二金属结构以第一深度为特征；以及形成延伸到第三漏极/源极区的第三金属结构和延伸到第四漏极/源极区的第四金属结构，第三金属结构以第一深度为特征，第四金属结构为不同的第二深度为特征。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的存储器单元的示例电路图。

图2A、图2B和图2C各自示出了根据一些实施例的图1的存储器单元的示例设计布局。

图3A、图3B和图3C各自示出了根据一些实施例的由图2A至图2C的相应布局形成的存储器单元的部分的截面图。

图4示出了根据一些实施例的用于制造图3的存储器单元的至少部分的方法的流程图。

图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K、图5L、图5M和图5N示出了根据一些实施例的在各个制造阶段处的图1的存储器单元的部分的截面图。

图6A示出了根据一些实施例的存储器阵列的示例设计布局。

图6B示出了根据一些实施例的由图6A的布局形成的存储器阵列的部分的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

通常，当位单元(例如，SRAM位单元)被存取时(例如，在读取操作期间)，提供字线脉冲信号以断言位单元的对应字线。在断言的相应字线上，位单元的至少一个晶体管可以被导通，使得可以在位单元上执行读取操作。这种晶体管通常被称为“存取晶体管”。基于由位单元的输出节点存储的逻辑状态，串联耦合到存取晶体管的至少一个晶体管可以提供放电路径。这样的晶体管通常被称为“下拉晶体管”。通过存取晶体管和下拉晶体管，放电路径可用于将出现在与输出节点相对应的位线上的电压拉至地。这样，可以基于位线上的电压是否已经被下拉来读出逻辑状态。由于一些设计/制造约束，存取晶体管和下拉晶体管通常部分地以相同的尺寸形成，这导致存取晶体管和下拉晶体管传导相同水平的电流。存取晶体管和下拉晶体管中的这种基本相等的电流水平会导致某些读取失败。

在当代半导体器件的制造过程中，在单个晶片上制造大量的半导体器件，诸如硅沟道n型场效应晶体管(nFET)和硅锗沟道p型场效应晶体管(pFET)。非平面晶体管器件架构(诸如基于鳍的晶体管)可以提供比平面晶体管更高的器件密度和更高的性能。一些先进的非平面晶体管器件架构(例如纳米结构晶体管)可以进一步提高基于鳍的晶体管的性能。示例性纳米结构晶体管包括纳米结构晶体管、纳米线晶体管等。纳米结构晶体管包括被共同配置为晶体管的传导沟道的一个或多个纳米结构，传导沟道被栅极堆叠件完全包裹。与其中沟道被栅叠件部分包裹的基于鳍的晶体管相比，纳米结构晶体管通常包括一个或多个围绕纳米结构沟道的整个周界的栅极堆叠件。这样，可以进一步改善对纳米结构沟道的控制，从而在给定基于鳍的晶体管和纳米结构晶体管的尺寸类似的情况下，例如引起相对较大的驱动电流。

本公开提供了纳米结构晶体管配置的存储器器件的各种实施例。存储器器件包括多个存储器单元，每个存储器单元可以包括一个或多个存取晶体管和一个或多个下拉晶体管。为了在不损害设计约束的情况下解决上述技术问题，所公开的存储器器件的存取晶体管可以具有延伸到相应的源极和漏极区中的相对浅的金属互连，并且所公开的存储器器件的下拉晶体管可以具有延伸到相应的源极或漏极区中的至少一个相对较深的金属互连。以这种方式，用作相应的传导沟道的存取晶体管的纳米结构可以被施加相对较低的应力，并且用作相应的传导沟道的下拉晶体管的纳米结构可以被施加相对较高的应力。根据一些实施例，下拉晶体管可以受益于相对较高的应力(例如，较高的I

参照图1，示出了存储器单元(存储器位或位单元)100的示例电路图。根据本公开的一些实施例，存储器单元100配置为包括多个晶体管的静态随机存取存储器(SRAM)单元。例如在图1中，存储器单元100包括六晶体管(6T)-SRAM单元。每个晶体管可以以纳米结构晶体管配置形成，这将在下面进一步详细讨论。在一些其他实施例中，存储器单元100可以被实现为各种SRAM单元中的任何一个，例如诸如两晶体管两电阻器(2T-2R)-SRAM单元、四晶体管(4T)-SRAM单元、八晶体管(8T)-SRAM单元、十晶体管(10T)-SRAM单元等。尽管当前公开内容的讨论针对6T-SRAM单元，但应理解，本公开还可以用于任何存储器单元中，例如动态随机存取(DRAM)存储器单元中。

如图1所示，存储器单元100包括6个晶体管：M1、M2、M3、M4、M5和M6。晶体管M1和M2形成为第一反相器，并且晶体管M3和M4形成为第二反相器，其中第一反相器和第二反相器彼此交叉耦合。具体地，第一反相器和第二反相器均耦合在第一参考电压101和第二参考电压103之间。在一些实施例中，第一参考电压101是施加给存储器单元100的电源电压的电压电平，通常被称为称为“Vdd”。第二参考电压103通常被称为“地”。第一反相器(由晶体管M1和M2形成)耦合到晶体管M5，第二反相器(由晶体管M3和M4形成)耦合到晶体管M6。除了耦合到第一和第二反相器之外，晶体管M5和M6还各自耦合到字线(WL)105，并且分别耦合到位线(BL)107和位条线109(BBL)。

在一些实施例中，晶体管M1和M3被称为存储器单元100的上拉晶体管(以下分别称为“上拉晶体管M1”和“上拉晶体管M3”)；晶体管M2和M4被称为存储器单元100的下拉晶体管(以下分别称为“下拉晶体管M2”和“下拉晶体管M4”)；晶体管M5和M6分别称为存储器单元100的存取晶体管(以下分别称为“存取晶体管M5”和“存取晶体管M6”)。在一些实施例中，晶体管M2、M4、M5和M6各自包括n型金属氧化物半导体(NMOS)晶体管，并且晶体管M1和M3各自包括p型金属氧化物半导体(PMOS)晶体管。尽管图1所示的实施例示出了晶体管M1-M6是NMOS或PMOS晶体管，适用于存储器器件的各种晶体管或器件中的任何一个可以被实现为晶体管M1-M6中的至少一个，例如诸如双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)等。

存取晶体管M5和M6各自具有都耦合到WL105的栅极。晶体管M5和M6的栅极配置为通过WL 105接收脉冲信号，以允许或阻止对存储器单元100的存取，这将在下面进一步详细讨论。晶体管M2和M5在节点110处与晶体管M2的漏极和晶体管M5的源极彼此耦合。节点110进一步耦合到晶体管M1的漏极和节点112。晶体管M4和M6在节点114处与晶体管M4的漏极和晶体管M6的源极彼此耦合。节点114进一步耦合到晶体管M3的漏极和节点116。

当存储器单元(例如，存储器单元100)存储数据位时，位单元的第一节点配置为处于第一逻辑状态(逻辑1或逻辑0)，而第二节点处于第二逻辑状态。位单元的节点配置为处于第二逻辑状态(逻辑0或逻辑1)。第一和第二逻辑状态彼此互补。在一些实施例中，在第一节点处的第一逻辑状态可以表示存储在存储器单元中的数据位的逻辑状态。例如，在图1的所示实施例中，当存储器单元100以逻辑1状态存储数据位时，节点110配置为逻辑1状态，节点114配置为逻辑0状态。

为了读取存储在存储器单元100中的数据位的逻辑状态，将BL 107和BBL 109预充电至Vdd(例如，逻辑高)。然后WL 105由一个断言信号断言或激活到逻辑高电平，从而导通存取晶体管M5和M6。具体地，断言信号的上升沿分别在存取晶体管M5和M6的栅极处被接收，以便导通存取晶体管M5和M6。一旦存取晶体管M5和M6导通，基于数据位的逻辑状态，预充电的BL 107或BBL 109可以开始放电。例如，当存储器单元100存储逻辑0时，节点110可以呈现对应于逻辑0的电压，并且节点114可以呈现对应于互补逻辑1的电压。响应于存取晶体管M5和M6被导通，可以提供从预充电的BL 107开始、经过存取晶体管M5和下拉晶体管M2并到达地103的放电路径。沿着放电路径，存取晶体管M5和下拉晶体管M6可以分别传导电流I5和电流I2。当通过这样的放电路径将BL 107上的电压电平下拉时，下拉晶体管M4可以保持截止。这样，BL 107和BBL 109可以分别呈现电压电平以在BL 107和BBL 109之间产生足够大的电压差。因此，耦合到BL 107和BBL 109的感测放大器可以使用电压差的极性来确定数据位的逻辑状态是逻辑1还是逻辑0。

通常，为了有效地读取逻辑状态(例如，没有读取失败)，下拉晶体管M2优选地大于存取晶体管M5(以便提供更大的电流)。然而，部分地由于设计约束，存取晶体管M5和下拉晶体管M2经常被制成具有相同的尺寸(例如，相同的沟道宽度、相同的沟道长度)，这很可能导致读取失败。存取晶体管M6和下拉晶体管M4也发生相同的问题。

就此而言，根据本公开的各种实施例，每个晶体管M1-M6配置为纳米结构晶体管。此外，下拉晶体管M2和M4中的每个配置为包括具有相对较深凹部的漏极/源极区中的至少一个，而存取晶体管M5和M6中的每个配置为包括具有相对较浅凹部的漏极/源极区中的至少一个。深凹部可以填充更深深度的金属结构，而浅凹部可以填充更浅深度的金属结构。具有这样深的深度的金属结构可以在下拉晶体管M2和M4中的每个的传导沟道的相应纳米结构上提供拉伸应力，这可以有利地增加相应的传导电流(Ion)。在一些实施例中，金属结构可通过沿基本上垂直的方向(例如，沿金属结构延伸的方向)按压纳米结构而在纳米结构上施加压缩应力，并且通过沿基本上水平的方向拉紧纳米结构而在纳米结构上施加拉伸应力。方向(例如，沿传导通道延伸的方向)。因此，可以在不降低设计约束的情况下制造下拉晶体管M2和M4中的每个(例如，通过用具有更大深度的金属结构填充相应的源极和/或漏极区)来传导更大的I

图2A、图2B和图2C示出了使存储器单元100处于这种配置的电路布局的各种示例(例如，具有相对较浅的漏极/源极金属结构的存取晶体管，以及具有相对较深的漏极/源极金属结构的下拉晶体管)。图3A、图3B和图3C示出了对应于图2A、图2B和图2C的布局的存储器单元100的部分的截面图。例如，图3A提供了沿着图2A的线A-A’截取的存储器单元100的部分(例如，包括下拉晶体管M2和存取晶体管M5的部分)的截面图；图3B提供了沿着图2B的线B-B’截取的存储器单元100的部分(例如，包括下拉晶体管M2和存取晶体管M5的部分)的截面图。图3C提供了沿着图2C的线C-C’截取的存储器单元100的部分(例如，包括下拉晶体管M2和存取晶体管M5的部分)的截面图。在一些实施例中，图2A至图2C可用于制造纳米结构晶体管。然而，应当理解，图2A至图2C的布局不限于制造纳米结构晶体管。图2A至图2C可用于制造各种其他类型的晶体管中的任何一种，例如诸如基于鳍的晶体管(通常称为FinFET)、纳米线晶体管，同时其余的也在本公开的范围内。图2A至图2C中所示的布局的组件与图1中所描绘的具有相同的附图标记的组件相同或类似，并且省略其详细描述。应当理解，为了清楚起见，图2A至图2C中的每个布局已经被简化。因此，在图2A至图2C的布局中省略了图1中所示的一些组件(例如，BL 107、BBL109、WL 105)。

首先参考图2A，描绘了根据各种实施例的示例电路布局200。如图所示，电路布局200包括沿着第一方向(例如，X方向)延伸的多个部件201、202、203和204，以及沿着垂直于第一方向的第二方向(例如，Y方向)延伸的多个部件205、206、207和208。部件201-208中的每个可以对应于一个或多个图案化工艺(例如，光刻工艺)以形成物理器件部件。

例如，部件201-204可用于在衬底上限定或以其他方式形成有源极区。这样的有源极区可以是一个或多个纳米结构晶体管的交替层的堆叠、一个或多个FinFET的鳍状区、或一个或多个平面晶体管的掺杂阱区。有源极区可以用作相应晶体管的源极区或漏极区。因此，部件201-204在本文中可以分别称为“有源部件201、202、203和204”。在一些实施例中，有源部件201和204可以分别对应于n型区，并且有源部件202和203可以分别对应于p型区。

部件205-208可以用于限定或以其他方式形成各个晶体管的栅极。因此，部件205-208在本文中可以分别称为“栅极部件205、206、207和208”。栅极部件205-208中的每个可以延伸穿过有源部件201-204中的对应一个，以限定晶体管M1-M6中的相应一个。

例如，栅极部件206用于限定存取晶体管M5的栅极区，有源部件201的部分201a和201b用于限定存取晶体管M5相应的漏极区和源极区，以及有源部件201与栅极部件206重叠的部分用于限定存取晶体管M5的纳米结构(例如，传导沟道)。栅极部件205用于限定下拉晶体管M2的栅极区，有源部件201的部分201b和201c用于限定下拉晶体管M2相应的漏极区和源极区，以及有源部件201与栅极部件205重叠的部分用于限定下拉晶体管M2的纳米结构(例如，传导沟道)。栅极部件205还用于限定上拉晶体管M1的栅极区，有源部件202的部分202a和202b用于限定上拉晶体管M1相应的源极区和漏极区，以及有源部件202与栅极部件205重叠的部分用于限定上拉晶体管M1的纳米结构(例如，传导沟道)。栅极部件207用于限定上拉晶体管M3的栅极区，有源部件203的部分203a和203b用于限定上拉晶体管M3相应的漏极区和源极区，以及有源部件203与栅极部件207重叠的部分用于限定上拉晶体管M3的纳米结构(例如，传导沟道)。栅极部件207还用于限定下拉晶体管M4的栅极区，有源部件204的部分204a和204b用于限定下拉晶体管M4相应的源极区和漏极区，以及有源部件204与栅极部件207重叠的部分用于限定下拉晶体管M4的纳米结构(例如，传导沟道)。栅极部件208用于限定存取晶体管M6的栅极区，有源部件204的部分204b和204c用于限定存取晶体管M6相应的源极区和漏极区，以及有源部件204与栅极部件208重叠的部分用于限定存取晶体管M6的纳米结构(例如，传导沟道)。

在一些实施例中，基于被每个晶体管的相应栅极部件覆盖的有源部件的数量，由布局200(以及布局230和260，将在下面讨论)形成的每个晶体管M1-M6被称为具有一个鳍数量。可以理解，晶体管M1-M6中的每个可以具有任何鳍数量，同时仍在本公开的范围内。

另外，布局200包括沿X方向延伸的多个部件209a、209b、209c、210a、210b、211a、211b、212a、212b和212c。部件209a-c、210a-b、211a-b和212a-c中的每个都可以覆盖有源部件的对应部分。在一些实施例中，部件209a-c、210a-b、211a-b和212a-c中的每个可用于限定或以其他方式形成用于晶体管M1-M6中的相应一个的接触件、金属结构或互连。因此，部件209a-c、210a-b、211a-b和212a-c在本文中可以分别称为“接触部件209a-c、210a-b、211a-b和212a-c”。在一些实施例中，这样的金属结构可以形成为延伸到晶体管M1-M6中的相应一个的源极/漏极区中的通孔。金属结构(将在下面相对于图3A示出)可以在形成晶体管M1-M6的源极/漏极区之后形成。因此，金属结构有时可以被称为中端制程(MEOL)层或后端制程(BEOL)层的部分。

例如，接触部件209a和209b可以用于形成分别延伸到存取晶体管M5的漏极区和源极区中的金属结构。接触部件209b和209c可以用于形成分别延伸到下拉晶体管M2的漏极区和源极区中的金属结构。接触部件210a和210b可以用于形成分别延伸到上拉晶体管M1的源极区和漏极区中的金属结构。接触部件211a和211b可以用于形成分别延伸到上拉晶体管M3的漏极区和源极区中的金属结构。接触部件212a和212b可以用于形成分别延伸到下拉晶体管M4的源极区和漏极区中的金属结构。接触部件212b和212c可以用于形成分别延伸到存取晶体管M6的源极区和漏极区中的金属结构。应当理解，接触部件209b可以用于形成由存取晶体管M5的源极和下拉晶体管M2的漏极共享(例如，连接)的连续金属结构，并且接触部件212b可以用于形成由下拉晶体管M4的漏极和存取晶体管M6的源极共享(例如，连接)的连续金属结构。

根据本公开的一些实施例，由接触部件209a-b、210a-b、211a-b和212b-c形成的金属结构可以以第一深度延伸到相应的源极/漏极区中，由接触部件209c和212a形成的金属结构可以以不同的第二深度延伸到相应的源极/漏极区中。这样，与由接触部件209a-b，210a-b、211a-b和212b形成的金属结构相比，由接触部件209c和212a形成的金属结构可引起在对应的纳米结构中诱导更多的应变，将在下面详细讨论。

参考图2B和图2C，描绘了形成存储器单元100(图1)的两个其他示例布局230和260。布局230和260中的每个基本上与布局200类似，除了用于形成相对较深的金属结构的接触部件的数量不同。因此，布局230和260的一些组件(例如，有源部件201-204和栅极部件205-208)将被引用相同的参考标记，并且将不重复其详细描述。

如图2B所示，布局230包括沿X方向延伸的多个部件231a、231b、231c、231d、232a、232b、233a、233b、234a、234b、234c和234d。部件231a-d、232a-b、233a-b和234a-d中的每个可以覆盖有源部件的对应部分。在一些实施例中，部件231a-d、232a-b、233a-b和234a-d中的每个可用于限定或以其他方式形成用于晶体管M1-M6中的相应一个的接触件、金属结构或互连。因此，部件231a-d、232a-b、233a-b和234a-d在本文中可以分别称为“接触部件231a-d、232a-b、233a-b和234a-d”。在一些实施例中，这样的金属结构可以形成为延伸到晶体管M1-M6中的相应一个的源极/漏极区中的通孔。金属结构(将在下面相对于图3B示出)可以在形成晶体管M1-M6的源极/漏极区之后形成。因此，金属结构有时可以被称为中端制程(MEOL)层或后端制程(BEOL)层的部分。

例如，接触部件231a和231b可以用于形成分别延伸到存取晶体管M5的漏极区和源极区中的金属结构。接触部件231c和231d可以用于形成分别延伸到下拉晶体管M2的漏极区和源极区中的金属结构。接触部件232a和232b可以用于形成分别延伸到上拉晶体管M1的源极区和漏极区中的金属结构。接触部件233a和233b可以用于形成分别延伸到上拉晶体管M3的漏极区和源极区中的金属结构。接触部件234a和234b可以用于形成分别延伸到下拉晶体管M4的源极区和漏极区中的金属结构。接触部件234c和234d可以用于形成分别延伸到存取晶体管M6的源极区和漏极区中的金属结构。尽管在图2B中将接触部件231b和231c示出为离散的部件(以形成离散的金属结构)，但是应当理解，接触部件231b和231c可以用于形成由存取晶体管M5的源极和下拉晶体管M2的漏极共享(例如，连接)的连续金属结构。类似地，接触部件234b和234c可以用于形成由下拉晶体管M4的漏极和存取晶体管M6的源极共享(例如，连接)的连续金属结构。

根据本公开的一些实施例，由接触部件231a-b、232a-b、233a-b和234c-d形成的金属结构可以以第一深度延伸到相应的源极/漏极区中，接触部件231c-d和234a-b形成的金属结构可以以不同的第二深度延伸到相应的源/漏极区中。不同的第二深度实质上大于第一深度。这样，与由接触部件231a-b、232a-b、233a-b和234c-d形成的金属结构相比，由接触部件231c-d和234a-b形成的金属结构可引起在对应的纳米结构中诱导更多的应变，将在下面详细讨论。

如图2C所示，布局260包括沿X方向延伸的多个部件261a、261b、261c、262a、262b、263a、263b、264a、264b和264c。部件261a-c、262a-b、263a-b和264a-c中的每个可以覆盖有源部件的对应部分。在一些实施例中，部件261a-c、262a-b、263a-b和264a-c中的每个可用于限定或以其他方式形成用于晶体管M1-M6中的相应一个的接触件、金属结构或互连。因此，部件261a-c、262a-b、263a-b和264a-c在本文中可以分别称为“接触部件261a-c、262a-b、263a-b和264a-c”。在一些实施例中，这样的金属结构可以形成为延伸到晶体管M1-M6中的相应一个的源极/漏极区中的通孔。金属结构(将在下面相对于图3C示出)可以在形成晶体管M1-M6的源极/漏极区之后形成。因此，金属结构有时可以被称为中端制程(MEOL)层或后端制程(BEOL)层的部分。

例如，接触部件261a和261b可以用于形成分别延伸到存取晶体管M5的漏极区和源极区中的金属结构。接触部件261b和261c可以用于形成分别延伸到下拉晶体管M2的漏极区和源极区中的金属结构。接触部件262a和262b可以用于形成分别延伸到上拉晶体管M1的源极区和漏极区中的金属结构。接触部件263a和264b可以用于形成分别延伸到上拉晶体管M3的漏极区和源极区中的金属结构。接触部件264a和264b可以用于形成分别延伸到下拉晶体管M4的源极区和漏极区中的金属结构。接触部件264b和264c可以用于形成分别延伸到存取晶体管M6的源极区和漏极区中的金属结构。应当理解，接触部件261b可以用于形成由存取晶体管M5的源极和下拉晶体管M2的漏极共享(例如，连接)的连续金属结构，并且接触部件264b可以用于形成由下拉晶体管M4的漏极和存取晶体管M6的源极共享(例如，连接)的连续金属结构。

根据本公开的一些实施例，由接触部件209a-b、210a-b、211a-b和212b-c形成的金属结构可以以第一深度延伸到相应的源极/漏极区中，接触部件209c和212a形成的金属结构可以以不同的第二深度延伸到相应的源极/漏极区中。不同的第二深度实质上大于第一深度。这样，与由接触部件209a-b、210a-b、211a-b和212b形成的金属结构相比，由接触部件209c和212a形成的金属结构可引起在对应的纳米结构中诱导更多的应变，将在下面详细讨论。

参考图3A，示出了根据各种实施例的包括存取晶体管M5和下拉晶体管M2的存储器单元100的部分(以下称为“部分单元100'”)的截面图。如图3A的实施例中所示，部分单元100’可以基于图2A的布局200来形成。例如，部分单元100’对应于沿线A-A’截取的布局200的部分(例如201a、206、201b、205和201c)，下面将对其进行详细讨论。尽管未示出，但是应当理解，存储器单元100的其他部分(例如，存取晶体管M6和下拉晶体管M4)共享与图3A的截面图基本上类似的结构。

如所示出的，存取晶体管M5和下拉晶体管M2形成在衬底302上。存取晶体管M5包括栅极金属302a、栅极电介质304a、一对偏置栅极间隔件306a、多个内部间隔件308a、多个纳米结构310a、漏极区312和源极区314。下拉晶体管M2包括栅极金属302b、栅极电介质304b、一对偏置栅极间隔件306b、多个内部间隔件308b、多个纳米结构310b、漏极区316和源极区318。在一些实施例中，可以根据栅极部件206来形成栅极金属302a(栅极电介质304a和偏置栅极间隔件306a一起)，可以根据部分201a(图2A)形成漏极区312，并且可以根据部分201b(图2A)形成源极区314。类似地，可以根据栅极部件205(图2A)形成栅极金属302b(栅极电介质304b和偏置栅极间隔件306b一起)，可以根据部分201b(图2A)形成漏极区316，根据部分201c(图2A)形成源极区318。在一些实施例中，存取晶体管M5的源极区314和下拉晶体管M2的漏极区316可以合并为将存取晶体管M5串联连接到下拉晶体管的连续结构。

具体地，存取晶体管M5的栅极金属302a可以包括多个栅极金属部分302a1、302a2、302a3和302a4。当从立体图看时，栅极金属部分302a1和302a2可以邻接或合并在一起以包裹在一个纳米结构310a周围，并且栅极电介质304a的部分设置在它们之间。栅极金属部分302a2和302a3可以邻接或合并在一起以包裹在一个纳米结构310a周围，并且栅极电介质304a的部分设置在它们之间。栅极金属部分302a3和302a4可以邻接或合并在一起以包裹在一个纳米结构310a周围，并且栅极电介质304a的部分设置在它们之间。类似地，下拉晶体管M2的栅极金属302b可以包括多个栅极金属部分302b1、302b2、302b3和302b4。当从立体图看时，栅极金属部分302b1和302b2可以邻接或合并在一起以包裹在一个纳米结构310b周围，并且栅极电介质304b的部分设置在它们之间。栅极金属部分302b2和302b3可以邻接或合并在一起以包裹在一个纳米结构310b周围，并且栅极电介质304b的部分设置在它们之间。栅极金属部分302b3和302b4可以邻接或合并在一起以包裹在一个纳米结构310b周围，并且栅极电介质304b的部分设置在它们之间。

这种纳米结构晶体管的形成将在下面参照图4的流程图进行讨论。在一些实施例中，在形成源极/漏极区312-318之后，接触部件209a、209b和209c(图2A)可以分别用于形成金属结构322、324和326。金属结构322-326分别电连接到源极/漏极区312-318。例如，可以执行对应于接触部件209a-b的第一图案化工艺以蚀刻漏极区312和源极/漏极区314/316，从而形成相应的凹部(通孔或沟槽)321和323。在图3A所示的实施例中，可以在合并的源极/漏极区314/316中形成单个凹部(例如，323)。应当理解，可以在源极区314和漏极区316中形成彼此合并或彼此间隔开的两个相应的凹部。凹部321和323可以具有深度D1。凹部的“深度”可以指凹部垂直延伸到结构中的程度。因此，可以从结构的顶面到凹部的底面测量深度。在第一图案化工艺之前或之后，可以执行对应于接触部件209c的第二图案化工艺以蚀刻源极区318，从而形成凹部(通孔或沟槽)325。凹部325可以具有深度D

在一些实施例中，金属结构322和324分别通过用金属材料(例如，铜、钨)填充凹部321和323而形成。通过用相同的金属材料填充凹部325来形成金属结构326。这样，金属结构322和324可以继承凹部321-323的深度的几何尺寸，并且金属结构326可以继承凹部325的深度的几何尺寸。例如，金属结构322可以通过D

根据本公开的各种实施例，与延伸到纳米结构晶体管的源极/漏极区的距离更短(例如，更浅)的金属结构相比，延伸到纳米结构晶体管的源极/漏极区中更远(例如，更深)的金属结构可以在纳米结构晶体管的纳米结构上引起更多的应力(共同构成纳米管的传导沟道)。例如，通过深度D

图3B示出了图3A中所示的相同电池单元100′的截面图，但是基于图2B的布局230形成的。因此，图3B的截面图还包括存储器单元100的存取晶体管M5和下拉晶体管M2，其对应于沿着线B-B'截取的布局230的部分(例如，231a、206、231b、231c、205和231d)。出于一致性的目的，在图3B的讨论中再次使用图3A的附图标记，将集中于图3A与图3B之间的差异。

与图3A不同，图3B中的金属结构324包括两个部分324a和324b。在一些实施例中，可以使用接触部件231b(图2B)形成部分324a，并且可以使用接触部件231c(图2B)形成部分324b。这样，部分324a可以以较浅的深度(例如，D

图3C示出了图3A和图3B所示的相同的但是基于图2C的布局260形成的部分单元100’的截面图。因此，图3C的截面图还包括存储器单元100的存取晶体管M5和下拉晶体管M2，其对应于沿着线C-C’截取的布局260的部分(例如261a，206、261b，205和261c)。出于一致性的目的，在图3C的讨论中再次使用图3A的附图标记，将集中于图3A与图3C之间的差异。

与图3A不同，图3C中的金属结构324通过D

图4示出了根据本公开的一个或多个实施例的以纳米结构晶体管配置形成存储器单元的方法400的流程图。例如，方法400可以用于以纳米结构晶体管配置来形成存储器单元100(图1)。应注意，方法400仅是示例，并且不旨在限制本公开。因此，应当理解，可以在图400的方法400之前，期间和之后提供附加操作，并且仅对一些其他操作进行简要描述。

作为代表性示例，方法400的操作可以与如图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K、图5L、图5M和图5N所示的各个制造阶段的部分单元100'的截面图相关联。在一些实施例中，图5A至图5N中所示的部分单元100'可以对应于图3A的所示实施例，因此，图3A的附图标记再次使用在图5A至图5N中。为了更好地理解本公开的概念，简化了图5A至图5N。应当理解，方法400也可以用于形成图3B和图3C所示的实施例仍在本公开的范围内。

首先参考图4，简要概述，方法400从操作402开始，在操作402中提供衬底。方法400进行到操作404，在操作404中，形成交替的第一纳米结构和第二纳米结构的系列。方法400进行到操作406，在操作406中，形成多个伪栅极堆叠件。方法4200进行到操作408，在操作408中，限定第一交替纳米结构柱和第二交替纳米结构柱。方法400进行到操作410，在操作410中，去除第一纳米结构的相应端部。方法400进行到操作412，在操作412中形成内部间隔件。方法400进行到操作414，在操作414中，形成源极区和漏极区。方法400进行到操作416，去除伪栅极堆叠件。方法400进行到操作418，在操作418中，去除第一纳米结构。方法400进行到操作420，在操作420中，沉积栅极电介质。方法400进行到操作422，在操作422中，沉积栅极金属。方法400进行到操作424，在操作424中，形成具有第一深度的凹部。方法400进行到操作426，在操作426中，形成具有第二深度的凹部。方法400进行到操作428，在操作428中，将相应的金属结构填充在凹部中。

对应于图4的操作402，图5A是处于各个制造阶段中的一个的包括衬底302的部分单元100’的截面图。衬底302包括半导体材料衬底，例如硅。可选地，衬底302可以包括其他元素半导体材料，诸如锗。衬底302还可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底302可以包括合金半导体，诸如硅锗、碳化硅锗、磷化砷化镓和磷化铟镓。在一个实施例中，衬底302包括外延层。例如，衬底可以具有覆盖体半导体的外延层。此外，衬底302可以包括绝缘体上半导体(SOI)结构。例如，衬底302可以包括掩埋氧化物(BOX)层，掩埋氧化物(BOX)层通过诸如通过注入氧的分离(SIMOX)的处理或诸如晶圆接合和研磨的其他合适技术形成。

对应于操作404，图5B是处于各个制造阶段中的一个的部分单元100’的截面图，其包括第一纳米结构331、333和335以及第二纳米结构332、334和336的交替系列。第一纳米结构331、333和335可包括SiGe纳米结构(以下称为“SiGe纳米结构331、333和335”)，以及第二纳米结构332、334和336可包括Si纳米结构(以下称为“Si纳米结构332、334、334、334、334、334和334和336”)。SiGe纳米结构331、333和335以及Si纳米结构332、334和336的交替系列可以形成为在衬底302上方的堆叠件，其中纳米结构331-336沿着垂直方向(例如，Z方向)彼此叠置。有时将这种堆叠件称为超晶格。在非限制性示例中，SiGe纳米结构331、333和335可以是25％的SiGe。符号“SiGe 25％”用于表示25％的SiGe材料是Ge。应当理解，在每个SiGe纳米结构331、333和335中的Ge的百分比可以是0至100之间的任何值(0至100除外)，而仍在本公开的范围内。

可以通过外延生长一层、然后外延生长直到获得所需数量和所需厚度的纳米结构来形成交替排列的纳米结构系列。外延材料可以由气态或液态前体生长。外延材料可以使用气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)或其他合适的工艺来生长。具体取决于晶体管的类型，外延硅、硅锗和/或碳掺杂硅(Si:C)可以在沉积(原位掺杂)过程中通过添加n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)的掺杂剂进行掺杂。

对应于操作406，图5C是处于各个制造阶段中的一个的包括第一伪栅极堆叠件337a和第二伪栅极堆叠件337b的部分单元100’的截面图。每个伪栅极堆叠件337a-b包括伪栅极和硬掩模。例如在图5C中，第一伪栅极叠件337a包括形成在Si纳米结构336上方的伪栅极338a和形成在伪栅极338a上方的硬掩模339a。第二伪栅极堆叠件337b包括形成在Si纳米结构336上方的伪栅极338b和形成在伪栅极338b上方的硬掩模339b。

在一些实施例中，伪栅极堆叠件337a-337b可以对应于将形成存取晶体管M5和下拉晶体管M2的栅极的区域。例如，伪栅极堆叠件337a-337b可以分别对应于栅极部件206和205(图2A)。尽管在图5C中将每个伪栅极堆叠件337a-337b示为二维结构，但是可以理解的是，伪栅极堆叠件337a-337b均形成为三维结构以横跨纳米结构331-336的交替系列。例如，每个伪栅极堆叠件337a-b可以形成在纳米结构331-336的侧壁上方和周围。可以通过在纳米结构331-336的交替系列上方和周围沉积非晶硅(a-Si)来形成伪栅极338a-338b。然后将a-Si平坦化至所需水平。硬掩模(未示出)被沉积在平坦化的a-Si上并且被图案化以形成硬掩模339a-339b。硬掩模339a-339b可以由氮化物或氧化物层形成。将蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)应用于a-Si，以形成伪栅极堆叠件337a-337b。

在形成伪栅极叠件337a-337b之后，可以形成偏置栅极间隔件306a和306b(如图3A所示)，以沿着伪栅极叠件337a和337b的相应侧壁延伸。可以使用间隔件下拉形成工艺来形成偏置栅极间隔件306a-306b。偏置栅极间隔件306a-306b还可以通过电介质材料(例如，氧化硅、氮化硅、氧氮化硅、SiBCN、SiOCN、SiOC或这些材料的任何适当组合)的保形沉积然后定向蚀刻(例如RIE)来形成。这样的偏置栅极间隔件有时可以被称为外部间隔件。

对应于操作408，图5D是处于各个制造阶段中的一个的包括交替纳米结构柱341a和341b的部分单元100’的截面图。在形成偏置栅极间隔件306a-306b之后，可以通过以下中的至少一些工艺来形成交替纳米结构柱341a和341b：使用偏置栅极间隔件306a-b、伪栅极338a-b和硬掩模339a-b作为掩模以限定交替纳米结构柱341a和341b的占位，并蚀刻交替系列的纳米结构331-336(如图5C所示)以形成交替纳米结构柱341a和341b。这样，每个交替纳米结构柱341a和341b包括交替的蚀刻的SiGe/Si纳米结构的堆叠件。例如，交替纳米结构柱341a包括交替的蚀刻的SiGe纳米结构342a、蚀刻的Si纳米结构343a、蚀刻的SiGe纳米结构344a、蚀刻的Si纳米结构345a、蚀刻的SiGe纳米结构346a和蚀刻的Si纳米结构347a的堆叠件；交替纳米结构柱341b包括交替的蚀刻的SiGe纳米结构342b、蚀刻的Si纳米结构343b、蚀刻的SiGe纳米结构344b、蚀刻的Si纳米结构345b、蚀刻的SiGe纳米结构346b和蚀刻的Si纳米结构347b的堆叠件。

对应于操作410，图5E是处于各个制造阶段中的一个的部分单元100'的截面图，其中每个蚀刻的SiGe纳米结构352a-352b、354a-354b和356a-356b(图5D所示)中的每个的端部被去除。SiGe纳米结构352a-352b、354a-354b和356a-356b可以随后被多个栅极堆叠件代替。因此，SiGe纳米结构352a-352b、354a-354b和356a-356b在本文中可以被称为“SiGe牺牲纳米结构352a-352b、354a-354b和356a-356b”。可以使用第一应用去除蚀刻的SiGe纳米结构352a-352b、354a-354b和356a-356b的端部，即所谓的“拉回”工艺以拉出蚀刻的SiGe纳米结构352a-352b、354a-354b。硅基牺牲纳米结构352a-352b、354a-354b和356a-356b的末端分别返回初始拉回距离，使得SiGe牺牲纳米结构352a-352b、354a-354b和356a-356b的端部分别在偏置栅极间隔件306a-306b的下面终止(例如，对准)。尽管在图5E的所示实施例中，每个SiGe牺牲纳米结构352a-352b、354a-354b和356a-356b的端部与间隔件306a-306b的内侧壁大致对准，但是可以理解的是，可以任意增加或减少拉回距离(即，每个SiGe牺牲纳米结构352a-352b、354a-354b和356a-356b的蚀刻或拉回的程度)。拉回工艺可以包括氯化氢(HCL)气体各向同性蚀刻工艺，该工艺蚀刻SiGe而不腐蚀Si。

对应于图4的操作412，图5F是处于各个制造阶段中的一个的包括内部间隔件308a和308b(如图3A所示)的部分单元100’的截面图。在一些实施例中，内部间隔件308a-308b可以通过化学气相沉积(CVD)或者通过氮化物的单层掺杂(MLD)和随后的间隔件RIE来保形地形成。在一些其他实施例中，可以使用例如保形沉积工艺和随后的各向同性或各向异性回蚀刻来沉积内部间隔件308a-308b，以去除交替纳米结构柱341a-341b的垂直侧壁上和半导体衬底302的表面上的过量间隔件材料。内部间隔件308a-308b的材料可以由与偏置栅极间隔件306a-306b相同或不同的材料(例如，氮化硅)形成。例如，内部间隔件308a-308b可以由氮化硅、碳氮化硼硅、碳氮化硅、氧氮化硅碳或适合于形成FET器件的绝缘栅侧壁间隔件的任何其他类型的介电材料(例如，介电常数k小于约5的介电材料)形成。

对应于图4的操作414，图5G是处于各个制造阶段中的一个的包括漏极区312、源极区314、漏极区316和源极区318(如图3A所示)的部分单元100’的截面图。在一些实施例中，漏极区312可以对应于部分201a(图2A)；源极区314和漏极区316可以对应于部分201b(图2A)；源极区318可以对应于部分201c(图2A)。可以使用外延层生长工艺在交替纳米结构柱341a的左侧上的蚀刻的Si纳米结构343a、345a和347a的暴露端上形成漏极区312。可以使用外延层生长工艺在交替纳米结构柱341a的右侧上的蚀刻的Si纳米结构343a、345a和347a的暴露端上形成源极区314。可以使用外延层生长工艺在交替纳米结构柱341b的左侧上的蚀刻的Si纳米结构343b、345b和347b的暴露端上形成漏极区316。使用外延层生长工艺在交替纳米结构柱341b的右侧上的蚀刻的Si纳米结构343b、345b和347b的暴露端上形成源极318。在一些实施例中，源极区314和漏极区316可以彼此合并以形成连续的部件或区域，如图5G所示。

根据一些实施例，漏极区312和源极区314电耦合至Si纳米结构343a、345a和347a；并且漏极区316和源极区318电耦合到Si纳米结构343b、345b和347b。Si纳米结构343a、345a和347a可以共同构成存取晶体管M5的传导沟道，Si纳米结构343b、345b和347b可以共同构成下拉晶体管M2的传导沟道。

可以应用原位掺杂(ISD)以形成掺杂的漏极/源极区312-318，从而为存取晶体管M5和下拉晶体管M2创建必要的结。通过将不同类型的掺杂剂注入到器件的选定区(例如，漏极/源极区312-318)中以形成必要的结，来形成N型和p型FET。N型器件可以通过注入砷(As)或磷(P)形成，p型器件可以通过注入硼(B)形成。

对应于图4的操作416，图5H是处于各个制造阶段中的一个的去除伪栅叠件337a-337b(图5G)的部分单元100’的截面图。在形成源极/漏极区312-318之后，如图5G所示，去除伪栅极堆叠件337a(包括伪栅极338a和硬掩模339a)和337b(包括伪栅极338b和硬掩模339b)。可以通过已知的蚀刻工艺(例如RIE或化学氧化物去除(COR))来去除伪栅叠层337a-337b。

在去除伪栅极堆叠件337a-337b之后，可以再次暴露交替纳米结构柱341a和341b的各个顶部边界。具体地，可以暴露出交替纳米结构柱341a的蚀刻的Si纳米结构347a和交替纳米结构柱341b的蚀刻的Si纳米结构347b各自的顶部边界。尽管在图5H的剖视图中未示出，但是应当理解，除了顶部边界之外，交替纳米结构柱341a和341b的沿Y方向的各个侧壁也可以被暴露。

对应于操作418，图5I是处于各个制造阶段中的一个的去除SiGe牺牲纳米结构352a-352b、354a-354b和356a-356b(图5H所示)的部分单元100’的截面图。可以通过施加选择性蚀刻(例如，盐酸(HCl))来去除SiGe牺牲纳米结构352a-352b、354a-354b和356a-356b。

在去除SiGe牺牲纳米结构352a-b、354a-b和356a-b之后，可以暴露交替纳米结构柱341a的蚀刻的Si纳米结构343a、345a和347a和交替纳米结构柱341b的蚀刻的Si纳米结构343b、345b和347b各自的底部边界。如上所述，交替纳米结构柱341a的蚀刻的Si纳米结构343a、345a和347a可以被共同地配置为存取晶体管M5的传导沟道；并且，交替纳米结构柱341b的蚀刻的Si纳米结构343b、345b和347b可以被共同地配置为下拉晶体管M2的传导沟道。这样，蚀刻的Si纳米结构343a、345a和347a在本文中可以被称为存取晶体管M5的“传导沟道310a”；并且蚀刻的Si纳米结构343b、345b和347b在本文中可以被称为下拉晶体管M2的“传导沟道310b”。尽管每个传导通道310a-310b由三个Si纳米结构构成，但是应当理解，每个传导通道310a-310b可以由任意数量的纳米结构(例如，一个纳米结构、十个纳米结构)构成仍在本公开的范围内。

对应于图4的操作420，图5J是处于各个制造阶段中的一个的包括栅电介质304a和304b(如图3A所示)的部分单元100′的截面图。在一些实施例中，栅极电介质304a可以包裹在传导沟道310a的每个Si纳米结构(Si纳米结构343a、345a和347a)周围；并且，栅极电介质304b可以包裹在传导沟道310b的每个Si纳米结构(Si纳米结构343b、345b和347b)周围。栅极电介质304a和304b可以由不同的高k电介质材料或相同的高k电介质材料形成。栅极电介质304a和304b可以包括多种高k电介质材料的堆叠件。可以使用包括例如原子层沉积(ALD)的任何适当的方法来沉积栅极电介质304a和304b。在一些实施例中，栅极电介质304a和304b可以可选地包括基本上薄的氧化物(例如，SiO

对应于图4的操作422，图5K是处于各个制造阶段中的一个的包括栅极金属302a和302b(如图3A所示)的部分单元100’的截面图。在一些实施例中，栅极302a可以包裹传导沟道310a的每个Si纳米结构，并且栅极电介质304a设置在它们之间；栅极302b可以包裹传导沟道310b的每个Si纳米结构，栅极电介质304b设置在它们之间。栅极金属302a-302b可以由不同的金属材料或相同的金属材料形成。栅极金属302a-302b可以各自包括多种金属材料的堆叠件。可以使用包括例如CVD的任何合适的方法来沉积栅极金属302a-302b。

尽管在图5K中将栅极金属302a-302b各自示为二维结构，但是可以理解，栅极金属302a-b均形成为三维结构。具体地，栅极金属302a-302b可以各自包括沿Z方向彼此间隔开的多个栅极金属部分。每个栅极金属部分不仅可以沿水平面(例如，沿X方向和Y方向扩展的平面)延伸，而且可以沿垂直方向(例如，Z方向)延伸。这样，两个相邻的栅极金属部分可以彼此邻接从而包裹相应的Si纳米结构，并且栅极电介质设置在它们之间。

例如在图5K中，栅极金属302a可以包括栅极金属部分302a1、302a2、302a3和302a4。栅极金属部分302a1和302a2可以邻接在一起以包裹围绕Si纳米结构347a，并且栅极电介质304a的部分设置在它们之间。栅极金属部分302a2和302a3可以邻接在一起以包裹围绕Si纳米结构345a，并且栅极电介质304a的部分设置在它们之间。栅极金属部分302a3和302a4可以邻接在一起以包裹围绕Si纳米结构343a，并且栅极电介质304a的部分设置在它们之间。类似地，栅极金属302b可以包括栅极金属部分302b1、302b2、302b3和302b4。栅极金属部分302b1和302b2可以邻接在一起以包裹围绕Si纳米结构347b，并且栅极电介质304b的部分设置在它们之间。栅极金属部分302b2和302b3可以邻接在一起以包裹围绕Si纳米结构345b，并且栅极电介质304b的部分设置在它们之间。栅极金属部分302b3和302b4可以邻接在一起以包裹围绕Si纳米结构343b，并且栅极电介质304b的部分设置在它们之间。在一些实施例中，这种至少部分地包裹在Si纳米结构中的一个周围的栅极金属部分以及栅极电介质的相应部分可以被统称为栅极堆叠件。栅极堆叠件与包裹的Si纳米结构可操作地关联(例如，调制在Si纳米结构中传导的电流)。栅极堆叠件有时可以被称为全环栅堆叠件。

在一些实施例中，由栅极金属302a和栅极电介质304a的部分构成的多个栅极堆叠件可以用作存取晶体管M5的栅极部件，以调制从漏极区312、通过传导通道310a并到达源极区314传导的电流；并且由栅极金属302b和栅极电介质304b的部分构成的多个栅极堆叠件可以用作下拉晶体管M2的栅极部件，以调制从漏极区316、通过传导沟道310b并到达源极区318传导的电流。

对应于操作424，图5L是处于各个制造阶段中的一个的包括凹部321和323(如图3A所示)的部分单元100’的截面图。在一些实施例中，凹部321和323可以对应于图2A中的接触部件209a和209b。例如，可以通过执行以下至少一些工艺来形成凹部321和323：基于接触部件209a-209b形成掩模(例如，硬掩模)以暴露区形成凹部321和323的区域；执行蚀刻工艺(例如，RIE)以经由掩模蚀刻源/漏极区312-316；以及清洁。在一些实施例中，凹部321-323可以以深度D

对应于操作426，图5M是处于各个制造阶段中的一个的包括凹部325(如图3A所示)的部分单元100’的截面图。在一些实施例中，凹部325可对应于图2A中的接触部件209c。例如，可以通过执行以下中的至少一些工艺来形成凹部325：基于接触部件209c形成掩模(例如，硬掩模)以暴露形成凹部325的区域；执行蚀刻工艺(例如，RIE)以经由掩模蚀刻源极区318；以及清洁。在一些实施例中，凹部325可以以深度D

对应于操作428，图5N是是处于各个制造阶段中的一个的包括金属结构322、324和326(如图3A所示)的部分单元100”的截面图。金属结构322、324和326可以通过分别用金属材料(例如，铜、钨)填充凹部321、323和325来形成。可以通过执行以下中的至少一些工艺来形成金属结构322-326：使用各种沉积技术(例如，CVD、电镀、电子束、溅射等)中的任何一种来将金属材料沉积在凹部321-325上方；抛光掉过多的金属材料，直到再次暴露出顶面365；以及清洁。这样，金属结构322-324可以继承与凹部321-323相同的深度D

根据本公开的各种实施例，金属结构延伸到下拉晶体管的漏极/源极区中的至少一个的深度大于金属结构延伸到存取晶体管的漏极/源极区中的至少一个的深度。例如在图5N(和图3A)中，金属结构326延伸到下拉晶体管M2的源极/漏极区中的一个达深度D

图6A示出了根据各种实施例的存储器阵列的部分的示例性电路布局600。该部分包括存储器阵列的8个存储器单元，其可以包括实质上更多数量的存储器单元。布局600包括用于这8个存储器单元的各自的单元布局。例如，单元布局602对应于第一存储器单元；单元布局604对应于第二存储器单元；单元布局606对应于第三存储器单元；单元布局608对应于第四存储器单元；单元布局610对应于第五存储器单元；单元布局612对应于第六存储器单元；单元布局614对应于第七存储器单元；单元布局616对应于第八存储器单元。在一些实施例中，每个单元布局602-616基本上类似于图2A的布局200，因此不再重复对布局602-616的组件(例如，栅极部件、有源部件)的讨论。

在一些实施例中，这8个单元布局602-616以列-行配置布置，其对应于8个存储器单元的布置。例如，分别对应于单元布局602-608的第一，第二、第三和第四存储器单元可以沿着第一列布置并经由第一位线(BL)连接；分别对应于单元布局610-616的第五、第六、第七和第八存储器单元可以沿着第二BL布置并且经由第二BL连接。并且，第一和第五存储器单元沿着第一行布置且经由第一字线(WL)连接；第二存储器单元和第六存储器单元沿着第二行布置且经由第二WL连接；第三和第七存储器单元沿着第三行布置且经由第三WL连接；第四和第八存储器单元沿着第四行布置且经由第四WL连接。

类似于图2A至图2C中讨论的布局，当利用布局600来制造第1至第8存储器单元时，第1至第8存储器单元中的每个的下拉晶体管包括延伸到各自源极/漏极区中至少一个相对较深的金属结构。如图6A所示，单元布局602包括接触部件603a和603b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第一存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似于图3A至图3C所示的金属结构326)。单元布局604包括接触部件605a和605b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第二存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似于图3A至图3C所示的金属结构326)；单元布局606包括接触部件607a和607b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第三存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似如图3A至图3C所示的金属结构326)；单元布局608包括接触部件609a和609b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第四存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似如图3A至图3C所示的金属结构326)；单元布局610包括接触部件611a和611b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第五存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似如图3A至图3C所示的金属结构326)；单元布局612包括接触部件613a和613b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第六存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似如图3A至图3C所示的金属结构326)；单元布局614包括接触部件615a和615b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第七存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似如图3A至图3C所示的金属结构326)；并且单元布局616包括接触部件617a和617b(由符号“X”标记)，其配置为形成以相对较深的深度延伸到第八存储器单元的下拉晶体管的源极/漏极区中的金属结构(例如，类似如图3A至图3C所示的金属结构326)。在一些实施例中，两个相邻单元布局的深接触部件可以合并在一起，例如，单元布局602的接触部件603a和单元布局604的接触部件605a。

图6B示出了第一至第八存储器单元的部分的截面图，例如，沿图6A中线A-A’截取的包括第五至第八存储器单元中的每个的相应的存取晶体管和下拉晶体管的部分。如图所示，部分第五至第八存储器单元的截面图与图3A和图5A至图5N所示的部分单元100’的截面图基本上类似。因此以下将简要描述图6B中的截面图。第五至第八存储器单元形成在衬底602上，并且第五至第八存储器单元中的每个的存取晶体管和下拉晶体管基本上彼此类似。

以第五存储器单元的存取晶体管624a和下拉晶体管624b为代表示例，存取晶体管624a包括传导沟道(由一个或多个纳米结构形成)625a、漏极区626、共享的源极/漏极区627和栅极堆叠件632a；下拉晶体管624b包括传导沟道(由一个或多个纳米结构形成)625b、共享的源极/漏极区627、源极区628和栅极堆叠件632b。此外，每个源极/漏极区626-628包括用于各个金属结构在其中延伸的凹部。例如，金属结构629以深度D

如上，当将多个存储器单元布置(例如，连接)成阵列时，存储器单元可以通过相应的BL/WL彼此连接。如图6B所示，第五至第八存储器单元的相应部分通过BL 650连接。具体地，BL 650通过一个或多个由金属材料(例如，铜、钨)制成的互连结构电耦合到第五至第八存储器单元中的每个。例如，BL 650经由第一互连结构(通常称为“MD”结构)652和第二互连结构654(通常称为“VD”结构)耦合至第五至第八存储器单元的源极/漏极区。

尽管以上讨论针对SRAM单元的存取晶体管和下拉晶体管，但是应当理解，本文公开的方法/结构/布局可适用于具有两个不同晶体管的电流电平之间的失配的各种半导体器件中的任何一种，仍在本公开的范围内。尽管以上讨论针对的是n型晶体管，但是还应当理解，本文所公开的方法/结构/布局可以适用于其他类型的晶体管，仍在本公开的范围内。以存储器单元100(图1)为例，具有不同深度的金属结构可以形成为延伸到存取晶体管M5和上拉晶体管M1(是p型)的相应的源极/漏极区中。金属结构延伸到存取晶体管M5的源/漏极区的深度实质上大于金属结构延伸到上拉晶体管M1的深度。这样，当与上拉晶体管M1的纳米结构相比时，可以以更大的应力施加存取晶体管M5的纳米结构，这可以导致存取晶体管M5传导比上拉晶体管M1更高水平的电流。

在本公开的一个方面，公开了一种半导体器件。半导体器件包括彼此堆叠的多个第一纳米结构。半导体器件包括与多个第一纳米结构可操作地关联的多个第一全环栅堆叠件。该半导体器件包括彼此堆叠的多个第二纳米结构。半导体器件包括可操作地与多个第二纳米结构相关联的多个第二全环栅堆叠件。半导体器件包括电耦合到第一纳米结构的第一端的第一漏极/源极区。第一漏极/源极区包括具有第一深度的第一凹部。半导体器件包括电耦合到第一纳米结构的第二端的第二漏极/源极区。第二漏极/源极区包括具有第二深度的第二凹部。半导体器件包括电耦合到第二纳米结构的第一端的第三漏/源极区。第三漏极/源极区包括具有第三深度的第三凹部。半导体器件包括电耦合到第二纳米结构的第二端的第四漏/源极区。第四漏极/源极区包括具有第四深度的第四凹部。第一深度、第二深度、第三深度或第四深度中的至少一个大于多个第一纳米结构和多个第二纳米结构中的最远一个与第一漏极/源极区、第二漏极/源极区、第三漏极/源极区和第四漏极/源极区的顶面间隔开的距离。

在上述半导体器件中，第一深度、第二深度和第三深度基本上相同，并且第四深度基本上大于第一深度、第二深度和第三深度。

在上述半导体器件中，第一深度和第二深度基本上相同，第三深度和第四深度基本上相同，并且第三深度和第四深度各自均大于第一深度和第二深度中的任何一个。

在上述半导体器件中，第二深度，第三深度和第四深度基本相同，并且第二深度，第三深度和第四深度均分别大于第一深度。

在上述半导体器件中，多个第一纳米结构、多个第一全环栅堆叠件、第一漏极/源极区和第二漏极/源极区配置为存储器单元的第一晶体管，第一晶体管配置为控制对存储器单元的存取，并且，多个第二纳米结构、多个第二全环栅堆叠件、第三漏极/源极区和第四漏极/源极区配置为存储器单元的第二晶体管，第二晶体管配置为为存储器单元选择性地提供放电路径。

在上述半导体器件中，还包括：第一金属结构，填充第一漏极/源极区的第一凹部；第二金属结构，填充合并在一起的第二漏极/源极区的第二凹部和第三漏极/源极区的第三凹部；以及第三金属结构，填充第四漏极/源极区的第四凹部。

在上述半导体器件中，第二金属结构包括两个部分，两个部分中的一个以第二深度为特征，并且两个部分中的另一个以第三深度为特征。

在上述半导体器件中，还包括：多个第三纳米结构，彼此堆叠；多个第三全环栅堆叠件，与多个第三纳米结构可操作地相关联；多个第四纳米结构，彼此堆叠；多个第四全环栅堆叠件，与多个第四纳米结构可操作地相关联；第五漏极/源极区，电耦合至第三纳米结构的第一端，第五漏极/源极区包括具有第五深度的第五凹部；第六漏极/源极区，电耦合至第四纳米结构的第二端，第六漏极/源极区包括具有第六深度的第六凹部；第七漏极/源极区，电耦合至第四纳米结构的第一端，第七漏极/源极区包括具有第七深度的第七凹部；以及第八漏极/源极区，电耦合至第四纳米结构的第二端，第八漏极/源极区包括具有第八深度的第八凹部。

在上述半导体器件中，第一深度、第二深度、第三深度、第六深度、第七深度和第八深度基本上相同，并且第四深度和、第五深度各自均大于第一深度、第二深度、第三深度、第六深度、第七深度和第八深度。

在上述半导体器件中，多个第一纳米结构、多个第一全环栅堆叠件、第一漏极/源极区和第二漏极/源极区配置为存储器单元的第一晶体管，第一晶体管配置为控制对存储器单元的存取，多个第二纳米结构、多个第二全环栅堆叠件、第三漏极/源极区和第四漏极/源极区配置为存储器单元的第二晶体管，第二晶体管配置为为存储器单元选择性地提供第一放电路径，多个第三纳米结构、多个第三全环栅堆叠件、第五漏极/源极区和第六漏极/源极区配置为存储器单元的第三晶体管，第三晶体管配置为控制对存储器单元的存取，并且，多个第四纳米结构、多个第四全环栅堆叠件、第七漏极/源极区和第八漏极/源极区配置为存储器单元的第四晶体管，第四晶体管配置为为存储器单元选择性地提供第二放电路径。

在本公开的另一方面，公开了一种存储器单元。该存储器单元包括第一晶体管。第一晶体管包括第一传导通道，第一传导通道由沿垂直方向彼此间隔开的一个或多个第一纳米结构共同构成。该存储器单元包括与第一晶体管串联电耦合的第二晶体管。第二晶体管包括第二传导通道，第二传导通道由沿垂直方向彼此间隔开的一个或多个第二纳米结构共同构成。一个或多个第一纳米结构中的至少一个通过沿垂直方向延伸到第一晶体管的第一漏极/源极区中的第一金属结构被施加第一应力。

在上述存储器单元中，至少一个第一纳米结构还通过沿垂直方向延伸到第一晶体管的第二漏极/源极区中的第二金属结构被施加第一应力。

在上述存储器单元中，一个或多个第二纳米结构通过沿垂直方向延伸到第二晶体管的第一漏极/源极区中的第三金属结构和沿垂直方向延伸到第二晶体管的第二漏极/源极区中的第四金属结构被施加基本上小于第一应力的第二应力。

在上述存储器单元中，第一晶体管配置为为存储器单元选择性地提供放电路径，并且第二晶体管配置为控制对存储器单元的存取。

在上述存储器单元中，第一晶体管还包括与一个或多个第一纳米结构可操作地相关联的多个第一全环栅堆叠件，并且第二晶体管还包括与一个或多个第二纳米结构可操作地相关联的多个第二全环栅堆叠件。

在上述存储器单元中，多个第一全环栅堆叠件中的每个包括一个或多个第一栅极金属以及一个或多个第一栅极电介质，并且多个第二全环栅堆叠件中的每个包括一个或多个第二栅极金属以及一个或多外第二栅极电介质。

在上述存储器单元中，应力包括压缩应力和拉伸应力。

在上述存储器单元中，与一个或多个第一纳米结构的一端直接接触的第一漏极/源极区的以与第一金属结构的深度基本上类似的深度为特征。

在本公开的又一方面，公开了一种用于制造半导体器件的方法。该方法包括在衬底上方形成第一堆叠件。第一堆叠件包括沿垂直方向彼此间隔开的一个或多个第一纳米结构。该方法包括在衬底上方形成第二堆叠件。第二堆叠件包括沿垂直方向彼此间隔开的一个或多个第二纳米结构。该方法包括在一个或多个第一纳米结构的相应端部上生长第一漏/源极区和第二漏/源极区。该方法包括在一个或多个第二纳米结构的相应端部上生长第三漏/源极区和第四漏/源极区。该方法包括形成延伸到第一漏极/源极区的第一金属结构和延伸到第二漏极/源极区的第二金属结构。第一金属结构和第二金属结构以第一深度为特征。该方法包括形成延伸到第三漏极/源极区的第三金属结构和延伸到第四漏极/源极区的第四金属结构，第三金属结构以第一深度为特征。第四金属结构为不同的第二深度为特征。

在上述方法中，不同的第二深度基本上大于第一深度，使得施加给一个或多个第一纳米结构的第一应力基本上小于施加给一个或多个第二纳米结构的第二应力。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。