半导体芯片

技术领域

本发明的实施例涉及一种半导体芯片。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历快速发展。在很大程度上，集成密度的此种提高起因于最小特征大小(minimum feature size)的重复减小，此使得更多组件能够被整合到给定面积中。随着近来对小型化、更高速度、及更大带宽、以及更低功耗及延时(latency)的需求增长，对具有嵌置式存储单元(memory cells)的半导体芯片的需求也已增长。

发明内容

根据本公开的一些实施例，提供一种包括半导体衬底、内连线结构及存储器器件的半导体芯片。所述半导体衬底包括第一晶体管，且所述第一晶体管是负电容场效晶体管。所述内连线结构设置在所述半导体衬底之上且电连接到所述第一晶体管，且所述内连线结构包括堆叠的层间介电层、内连线配线及嵌置在所述堆叠的层间介电层中的第二晶体管。所述存储器器件嵌置在所述堆叠的层间介电层中且电连接到所述第二晶体管。

根据本公开的一些其他实施例，提供一种包括半导体衬底、内连线结构及存储单元阵列的半导体芯片。所述半导体衬底包括鳍型场效晶体管，所述鳍型场效晶体管中的至少一者包括：鳍结构；栅极堆叠，覆盖所述鳍结构的一部分；以及外延结构，设置在所述栅极堆叠的相对的侧处，其中所述栅极堆叠包括整合在所述栅极堆叠中的铁电层。所述内连线结构设置在所述半导体衬底上且电连接到所述鳍型场效晶体管，且所述内连线结构包括堆叠的层间介电层及嵌置在所述堆叠的层间介电层中的内连线配线。所述存储单元阵列嵌置在所述堆叠的层间介电层中。所述存储单元阵列包括驱动晶体管及存储器器件，且所述存储器器件通过所述内连线配线电连接到所述驱动晶体管。

根据本公开的一些其他实施例，提供一种包括半导体衬底、内连线结构及存储单元阵列的半导体芯片。所述半导体衬底包括负电容场效晶体管，其中所述负电容场效晶体管中的至少一者包括源极特征、漏极特征、栅极电极、栅极介电层及设置在所述栅极电极与所述栅极介电层之间的铁电层。所述内连线结构设置在所述半导体衬底上且电连接到所述负电容场效晶体管，且所述内连线结构包括堆叠的层间介电层及嵌置在所述堆叠的层间介电层中的内连线配线。所述存储单元阵列包括驱动电路及存储器器件。所述驱动电路包括嵌置在所述堆叠的层间介电层中的薄膜晶体管。所述存储器器件嵌置在所述堆叠的层间介电层中且通过所述内连线配线电连接到所述薄膜晶体管。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1到图16是示意性地示出根据本公开一些实施例的制作半导体芯片的工艺流程的剖视图。

图17到图21是示意性地示出根据本公开各种实施例的各种半导体芯片的剖视图。

具体实施方式

以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

说明中的用语“实质上(substantially)”(例如在“实质上平的”中或“实质上共面”中等)将被所属领域中的技术人员所理解。在一些实施例中，实质上可移除形容词。在适用的情况下，用语“实质上”也可包括具有“整体(entirely)”、“完全(completely)”、“全部(all)”等的实施例。在适用的情况下，用语“实质上”也可涉及90％或高于90％(例如95％或高于95％)，尤其是99％或高于99％，包括100％。此外，例如“实质上平行”或“实质上垂直”等用语应被解释为不排除与特定排列的微小偏差，且可包括例如高达10°的偏差。词语“实质上”不排除“完全”，例如“实质上不具有”Y的组成物可完全不具有Y。

本公开的实施例可涉及具有鳍的鳍型场效晶体管(fin-type field-effecttransistor，FinFET)结构。可通过任何合适的方法图案化出鳍。举例来说，可使用一个或多个光刻工艺(photolithography process)(包括双重图案化(double-patterning)工艺或多重图案化(multi-patterning)工艺)来图案化出鳍。一般来说，双重图案化工艺或多重图案化工艺对光刻工艺及自对准工艺(self-aligned process)进行组合，使得图案能够被形成为具有例如比能够使用单一直接光刻工艺而以其他方式获得的图案小的节距。举例来说，在一些实施例中，在衬底之上形成牺牲层且使用光刻工艺将牺牲层图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。接着移除牺牲层，且接着可使用剩余的间隔件图案化出鳍。然而，可使用一种或多种其他适用工艺来形成鳍。

阐述本公开的一些实施例。可在这些实施例中阐述的阶段之前、期间和/或之后提供附加操作。可针对不同的实施例而替换或消除所阐述的阶段中的一些阶段。可向半导体器件结构添加附加特征。可针对不同的实施例而替换或消除以下阐述的特征中的一些特征。尽管一些实施例以特定次序执行的操作进行论述，然而这些操作可以另一逻辑次序执行。

图1到图16是示意性地示出根据本公开一些实施例的制作半导体芯片的工艺流程的剖视图。

参照图1，提供半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底，例如半导体晶片。举例来说，半导体衬底100包含硅或其他元素半导体材料，例如锗。半导体衬底100可为未经掺杂的或掺杂的(例如，p型、n型或其组合)半导体衬底。在一些实施例中，半导体衬底100包括位于介电层上的外延生长的半导体层。外延生长的半导体层可由硅锗、硅、锗、一种或多种其他合适的材料或其组合制成。

在一些其他实施例中，半导体衬底100包含化合物半导体。举例来说，化合物半导体包括具有由公式Al

在一些实施例中，半导体衬底100是绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有源层。可使用氧植入隔离(separation by implantation ofoxygen，SIMOX)工艺、晶片结合工艺、另一适用方法或其组合来制作SOI衬底。在一些其他实施例中，半导体衬底100包括多层式结构。举例来说，半导体衬底100包括形成在块状硅层上的硅-锗层。

根据一些实施例，在半导体衬底100上形成多个鳍结构102。为进行例示，在图1中仅示出一个鳍结构102。在一些实施例中，在半导体衬底100中形成多个凹槽(或沟槽)。因此，在凹槽(或沟槽)之间形成或界定从半导体衬底100的表面突出的多个鳍结构102。在一些实施例中，使用一个或多个光刻工艺及刻蚀工艺来形成凹槽(或沟槽)。在一些实施例中，鳍结构102直接接触半导体衬底100。

然而，本公开的实施例具有许多变化和/或修改。在一些其他实施例中，鳍结构102不直接接触半导体衬底100。可在半导体衬底100与鳍结构102之间形成一个或多个其他材料层(在图1中未示出)。举例来说，在半导体衬底100与鳍结构102之间形成介电层。

之后，根据一些实施例，在凹槽中形成隔离特征(在图1中未示出)，以环绕鳍结构102的下部部分。隔离特征用于界定形成在半导体衬底100中和/或半导体衬底100之上的各种器件元件且将所述各种器件元件电隔离。在一些实施例中，隔离特征包括浅沟槽隔离(shallow trench isolation，STI)特征、硅的局部氧化(local oxidation of silicon，LOCOS)特征、另一合适的隔离特征或其组合。

在一些实施例中，隔离特征中的每一者具有多层式结构。在一些实施例中，隔离特征由介电材料制成。介电材料可包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluoride-doped silicate glass，FSG)、低介电常数介电材料、另一合适的材料或其组合。在一些实施例中，形成STI衬垫(未示出)以减少半导体衬底100与隔离特征之间的界面处的结晶缺陷。相似地，也可使用STI衬垫减少鳍结构与隔离特征之间的界面处的结晶缺陷。

在一些实施例中，在半导体衬底100之上沉积介电材料层。介电材料层覆盖鳍结构102且填充鳍结构之间的凹槽。在一些实施例中，使用可流动化学气相沉积(flowablechemical vapor deposition，FCVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、旋转涂布(spin coating)工艺、一种或多种其他适用工艺或其组合来沉积介电材料层。

在一些实施例中，执行平坦化工艺以减薄介电材料层且暴露出覆盖鳍结构102的顶表面的掩模层或停止层。平坦化工艺可包括化学机械抛光(chemical mechanicalpolishing，CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。之后，将介电材料层回蚀到鳍结构102的顶部下方。因此，介电材料层的剩余部分形成隔离特征。鳍结构102从隔离特征的顶表面突出。

参照图2，根据一些实施例，在半导体衬底100之上形成虚设栅极堆叠104。虚设栅极堆叠104分别局部地覆盖鳍结构102且包绕在鳍结构102周围。如图2中所示，虚设栅极堆叠104的宽度可实质上相同。在一些替代实施例中，虚设栅极堆叠104的宽度可不同。

在一些实施例中，虚设栅极堆叠104中的每一者具有虚设栅极介电层104a及虚设栅极电极104b。虚设栅极介电层104a可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、氮化硅、一种或多种其他合适的材料或其组合。虚设栅极电极104b可由半导体材料(例如多晶硅)制成或包含半导体材料(例如多晶硅)。在一些实施例中，在半导体衬底100及鳍结构102之上依序沉积介电材料层与栅极电极材料层。可使用CVD工艺、ALD工艺、热氧化工艺、物理气相沉积(physical vapor deposition，PVD)工艺、一种或多种其他适用工艺或其组合来沉积介电材料层。之后，可使用一个或多个光刻工艺及一个或多个刻蚀工艺来局部地移除介电材料层及栅极电极材料层。因此，介电材料层及栅极电极材料层的剩余部分104a及104b形成虚设栅极堆叠104。

之后，根据一些实施例，在虚设栅极堆叠104的侧壁之上形成间隔件元件106，如图2中所示。间隔件元件106可用于保护虚设栅极堆叠104且有助于形成源极/漏极特征和/或金属栅极的后续工艺。在一些实施例中，间隔件元件106由介电材料制成或包含介电材料。介电材料可包括氮化硅、氮氧化硅、氧化硅、碳化硅、一种或多种其他合适的材料或其组合。

在一些实施例中，在半导体衬底100、鳍结构102及虚设栅极堆叠104之上沉积介电材料层。可使用CVD工艺、ALD工艺、旋转涂布工艺、一种或多种其他适用工艺或其组合来沉积介电材料层。之后，使用刻蚀工艺(例如各向异性刻蚀工艺)局部地移除介电材料层。因此，介电材料层的位于虚设栅极堆叠104的侧壁之上的剩余部分形成间隔件元件106。

参照图3，根据一些实施例，在鳍结构102之上分别形成外延结构108。外延结构108可用作源极/漏极特征。在一些实施例中，在形成外延结构108之前使鳍结构102的未被虚设栅极堆叠104及间隔件元件106覆盖的部分凹陷。在一些实施例中，凹槽朝虚设栅极堆叠104之下的沟道区在侧向上延伸。举例来说，凹槽的一些部分直接位于间隔件元件106下方。之后，在凹槽的侧壁及底部上外延生长一种或多种半导体材料，以形成外延结构108。在一些实施例中，两个外延结构108是p型半导体结构。在一些其他实施例中，所述两个外延结构108是n型半导体结构。在一些其他实施例中，外延结构108中的一者是p型半导体结构，且另一者是n型半导体结构。p型半导体结构可包含外延生长的硅锗或掺杂硼的硅锗。n型半导体结构可包含外延生长的硅、外延生长的碳化硅(SiC)、外延生长的磷化硅(SiP)或另一合适的外延生长的半导体材料。在一些实施例中，通过外延工艺形成外延结构108。在一些其他实施例中，通过单独的工艺(例如单独的外延生长工艺)形成外延结构108。可通过使用选择性外延生长(selective epitaxial growth，SEG)工艺、CVD工艺(例如，气相外延(vapor-phase epitaxy，VPE)工艺、低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)工艺和/或超高真空化学气相沉积(ultra-high vacuum CVD，UHV-CVD)工艺)、分子束外延工艺、一种或多种其他适用工艺或其组合来形成外延结构108。

在一些实施例中，外延结构108中的一者或两者掺杂有一种或多种合适的掺杂剂。举例来说，外延结构108是掺杂有硼(B)、铟(In)或另一合适的掺杂剂的SiGe源极/漏极特征。作为另外一种选择，在一些其他实施例中，外延结构108中的一者或两者是掺杂有磷光体(P)、锑(Sb)或另一合适的掺杂剂的Si源极/漏极特征。

在一些实施例中，在外延结构108的外延生长期间对外延结构108进行原位(in-situ)掺杂。在一些其他实施例中，在外延结构108的生长期间不对外延结构108进行掺杂。相反，在形成外延结构108之后，在后续工艺中对外延结构108进行掺杂。在一些实施例中，通过使用离子植入工艺、等离子体浸渍离子植入工艺(plasma immersion ionimplantation process)、气体和/或固体源扩散工艺、一种或多种其他适用工艺或其组合来实现所述掺杂。在一些实施例中，执行一个或多个退火工艺来使外延结构108中的掺杂剂活化。举例来说，使用快速热退火工艺。

参照图3及图4，根据一些实施例，在半导体衬底100的鳍结构102、虚设栅极堆叠104及外延结构108之上依序沉积刻蚀停止层110与介电层112。刻蚀停止层110可沿着鳍结构102的表面、虚设栅极堆叠104的表面、间隔件元件106的表面及外延结构108的表面共形地延伸。介电层112覆盖刻蚀停止层110且在侧向上环绕间隔件元件106及虚设栅极堆叠104。刻蚀停止层110可由以下材料制成或包含以下材料：氮化硅、氮氧化硅、碳化硅、一种或多种其他合适的材料或其组合。在一些实施例中，使用CVD工艺、ALD工艺、PVD工艺、一种或多种其他适用工艺或其组合在半导体衬底100、虚设栅极堆叠104及间隔件元件106之上沉积刻蚀停止层110。介电层112可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinatedsilicate glass，FSG)、低介电常数材料、多孔介电材料、一种或多种其他合适的材料或其组合。在一些实施例中，使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在刻蚀停止层110之上沉积介电层112。

之后，执行平坦化工艺以移除介电层112的上部部分及刻蚀停止层110的上部部分。因此，介电层112的顶表面、刻蚀停止层110的顶表面、间隔件元件106的顶表面及虚设栅极堆叠104的顶表面实质上彼此齐平，此有利于后续制作工艺。平坦化工艺可包括CMP工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。

如图3及图4中所示，通过栅极替换工艺(gate replacement process)移除虚设栅极电极104b且用栅极电极104b’替换虚设栅极电极104b。在上述栅极替换工艺期间，可移除栅极介电层104a及虚设栅极电极104b且用栅极介电层104a’、铁电层105及栅极电极104b’替换栅极介电层104a及虚设栅极电极104b。可通过至少一个刻蚀工艺来移除栅极介电层104a及虚设栅极电极104b。栅极介电层104a’由具有高介电常数(高k)的介电材料制成或包含具有高介电常数(高k)的介电材料。栅极介电层104a’可由以下材料制成或包含以下材料：氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、一种或多种其他合适的高介电常数材料或其组合。可使用ALD工艺、CVD工艺、一种或多种其他适用工艺或其组合来沉积栅极介电层104a’。在一些实施例中，形成栅极介电层104a’涉及热操作。

在一些替代实施例(图中未示出)中，栅极替换工艺仅包括使用栅极电极104b’及铁电层105替换虚设栅极电极104b，且栅极介电层104a未被移除并被栅极介电层104a’替换。换句话说，在执行栅极替换工艺之后，栅极堆叠104’中的每一者包括栅极电极104b’、铁电层105及栅极介电层104a。

在其中使用栅极介电层104a’替换栅极介电层104a的实施例中，在移除栅极介电层104a之后且在形成栅极介电层104a’之前，在鳍结构102的被暴露出的表面上形成界面层(未示出)。界面层可用于改善栅极介电层104a’与鳍结构102之间的粘合性。界面层可由半导体氧化物材料(例如氧化硅或氧化锗)制成或包含半导体氧化物材料(例如氧化硅或氧化锗)。可使用热氧化工艺、含氧等离子体操作、一种或多种其他适用工艺或其组合来形成界面层。

在使用栅极介电层104a’替换栅极介电层104a之后，在介电层112、间隔件元件106及栅极介电层104a’之上依序沉积铁电材料FE与金属材料M，使得间隔件元件106之间的空间被铁电材料FE及金属材料M填充。铁电层FE的材料可为或可包括由Si、Ge、Y、La、Al中的至少一者掺杂的HfO

参照图4及图5，执行平坦化工艺以移除沉积的铁电材料FE及金属材料M，直到露出刻蚀停止层110的顶表面、介电层112的顶表面及间隔件元件106的顶表面为止。平坦化工艺可包括化学机械抛光(CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。在执行平坦化工艺之后，形成各自包括栅极介电层104a’及栅极电极104b’的铁电层105及栅极堆叠104’。

如图5中所示，栅极电极104b’通过铁电层105而与间隔件元件106及栅极介电层104a’间隔开。铁电层105可各自包括底部部分及侧壁部分。栅极电极104b’通过铁电层105的底部部分而与栅极介电层104a’间隔开，且栅极电极104b’通过铁电层105的侧壁部分而与间隔件元件106在侧向上间隔开。在一些替代实施例(图中未示出)中，铁电层105可仅在垂直方向上将栅极电极104b’与栅极介电层104a’隔开。换句话说，栅极电极104b’不通过铁电层105与间隔件元件106间隔开，且栅极电极104b’可直接接触间隔件元件106。

铁电层105的厚度可实质上等于或小于栅极介电层104a’的厚度。铁电层105与栅极介电层104a’的厚度比可介于从约0.1到约1的范围内。铁电层105的厚度可为约2纳米到约20纳米。可使用ALD工艺、CVD工艺、PVD工艺、电镀工艺、无电镀覆工艺、一种或多种其他适用工艺或其组合来沉积铁电层105。在一些实施例中，执行热处理(例如，退火工艺或其他加热工艺)来使铁电层105结晶。

根据一些实施例，栅极电极104b’可包括功函数层及导电填充层。功函数层可用于为晶体管提供期望的功函数，以增强器件性能(包括改善的阈值电压)。在一些实施例中，功函数层用于形成n型金属氧化物半导体(n-type metal oxide semiconductor，NMOS)器件。功函数层是n型功函数层。n型功函数层能够提供适于所述器件的功函数值，例如等于或小于约4.5eV。n型功函数层可包含金属、金属碳化物、金属氮化物或其组合。举例来说，n型功函数层包含氮化钛、钽、氮化钽、一种或多种其他合适的材料或其组合。在一些其他实施例中，n型功函数层是含铝层。含铝层可由以下材料制成或包含以下材料：TiAlC、TiAlO、TiAlN、一种或多种其他合适的材料或其组合。

在一些实施例中，功函数层用于形成p型金属氧化物半导体(p-type metal oxidesemiconductor，PMOS)器件。功函数层是p型功函数层。p型功函数层能够提供适于所述器件的功函数值，例如等于或大于约4.8eV。p型功函数层可包含金属、金属碳化物、金属氮化物、其他合适的材料或其组合。举例来说，p型金属包括氮化钽、氮化钨、钛、氮化钛、其他合适的材料或其组合。

功函数层也可由以下材料制成或包含以下材料：铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物或其组合。可对功函数层的厚度和/或组成物进行精细微调以调整功函数水平。举例来说，氮化钛层依据氮化钛层的厚度和/或组成物而用作p型功函数层或n型功函数层。

可使用ALD工艺、CVD工艺、PVD工艺、电镀工艺、无电镀覆工艺、一种或多种其他适用工艺或其组合在铁电层105之上沉积功函数层。

导电填充层可由金属材料制成或包含金属材料。金属材料可包括钨、铝、铜、钴、一种或多种其他合适的材料或其组合。可使用CVD工艺、ALD工艺、PVD工艺、电镀工艺、无电镀覆工艺、一种或多种其他适用工艺或其组合来沉积导电填充层。在一些实施例中，在形成导电填充层之前，在功函数层之上形成阻挡层。阻挡层可用于防止随后形成的导电填充层扩散或穿透到功函数层中。阻挡层可由以下材料制成或包含以下材料：氮化钽、氮化钛、一种或多种其他合适的材料或其组合。可使用ALD工艺、PVD工艺、电镀工艺、无电镀覆工艺、一种或多种其他适用工艺或其组合来沉积阻挡层。

在执行栅极替换工艺之后，完成前道工序(front end of line，FEOL)的制造工艺。在执行栅极替换工艺之后，形成FEOL晶体管，所述FEOL晶体管各自包括鳍结构102、栅极堆叠104’、铁电层105、一对间隔件元件106及一对外延结构108。FEOL晶体管可为负电容场效晶体管(negative capacitance field effect transistor，NCFET)。由于在形成在半导体晶片上的前道工序(FEOL)逻辑器件、输入/输出(input/output，I/O)器件及外围器件中实施NCFET，因此可增大FEOL晶体管的操作电流(I

在执行栅极替换工艺之后，在半导体衬底100之上形成接触件114、介电层116、接触件118a、接触件118b及导电配线120。

参照图5及图6，可通过任何合适的方法将介电层112及刻蚀停止层110图案化。举例来说，使用光刻工艺将介电层112及刻蚀停止层110图案化。在将介电层112及刻蚀停止层110图案化之后，在介电层112及刻蚀停止层110中形成贯穿孔洞(through hole)，使得外延结构108的一些部分被暴露出。可在介电层112之上沉积导电材料(例如，铜或其他合适的金属材料)，且所述导电材料填充到在介电层112及刻蚀停止层110中界定的贯穿孔洞中。可使用CVD工艺或其他适用工艺来沉积导电材料。在一些实施例中，执行平坦化工艺以移除沉积的导电材料，直到露出介电层112的顶表面为止。平坦化工艺可包括化学机械抛光(CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。如图6中所示，在执行平坦化工艺之后，形成穿透过介电层112及刻蚀停止层110的接触件114，且接触件114可用作电连接到外延结构108(即，源极/漏极特征108)的源极/漏极接触件的底部部分。

可在介电层112之上沉积介电层116。在一些实施例中，使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在介电层112之上沉积介电层116。介电层116可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、低介电常数材料、多孔介电材料、一种或多种其他合适的材料或其组合。可通过任何合适的方法将介电层116图案化。举例来说，使用光刻工艺将介电层116图案化。在将介电层116图案化之后，在介电层116中形成贯穿孔洞，使得接触件114的一些部分及栅极电极104b’的一些部分被暴露出。可在介电层116之上沉积导电材料(例如，铜或其他合适的金属材料)，且所述导电材料填充到在介电层116中界定的贯穿孔洞中。可使用CVD工艺或其他适用工艺来沉积导电材料。在一些实施例中，执行平坦化工艺以移除沉积的导电材料，直到露出介电层116的顶表面为止。平坦化工艺可包括化学机械抛光(CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。如图6中所示，在执行平坦化工艺之后，形成穿透过介电层116的接触件118a及118b，接触件118a可用作电连接到栅极电极104b’的栅极接触件，且接触件118b搭接在接触件114上且可用作源极/漏极接触件的上部部分。

导电配线120可形成在介电层116上，以电连接到接触件118a及118b。可在介电层116的顶表面上沉积导电材料(例如，铜或其他合适的金属材料)，且可通过任何合适的方法将导电材料图案化。举例来说，使用CVD工艺或其他适用工艺沉积导电材料，且使用光刻工艺将导电材料图案化。

在形成导电配线120之后，完成中道工序(middle end of line，MEOL)的制造工艺，且执行后道工序(back end of line，BEOL)的制造工艺。

参照图7，在介电层116之上形成缓冲层122以覆盖导电配线120。可使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在介电层116之上沉积缓冲层122。缓冲层122可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、低介电常数材料、多孔介电材料、一种或多种其他合适的材料或其组合。缓冲层122可为具有平的顶表面的平坦化层且有助于形成包括嵌置在其中的薄膜晶体管及存储器器件的内连线结构的后续工艺。在一些实施例中，缓冲层122可用作扩散阻挡层(diffusionbarrier layer)，用于防止由后道工序(BEOL)的制造工艺导致的污染。

参照图8，在缓冲层122上形成驱动晶体管(例如，薄膜晶体管)的栅极124。可在缓冲层122的顶表面上沉积用于形成栅极124的导电材料，且可通过任何合适的方法将用于形成栅极124的导电材料图案化。举例来说，使用CVD工艺或其他适用工艺沉积用于形成栅极124的导电材料，且使用光刻工艺将所述导电材料图案化。用于形成栅极124的导电材料可为或可包括钼(Mo)、金(Au)、钛(Ti)或其他适用的金属材料或其组合。在一些实施例中，用于形成栅极124的导电材料包括单个金属层。在一些替代实施例中，用于形成栅极124的导电材料包括叠层金属层。

参照图9，在缓冲层122上形成驱动晶体管的栅极绝缘图案126及驱动晶体管的半导体沟道层128以覆盖栅极124。半导体沟道层128通过栅极绝缘图案126而与栅极124电绝缘。在一些实施例中，栅极124的一些部分被栅极绝缘图案126及半导体沟道层128覆盖。在一些实施例中，半导体沟道层128是氧化物半导体图案。栅极绝缘图案126的材料可为或可包括二氧化硅(SiO

参照图10，在缓冲层122之上形成层间介电层130，以覆盖栅极绝缘图案126及半导体沟道层128。可使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在缓冲层122之上沉积层间介电材料层。层间介电材料层可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、低介电常数材料、多孔介电材料、一种或多种其他合适的材料或其组合。可通过任何合适的方法将层间介电材料层图案化。举例来说，使用光刻工艺将层间介电材料层图案化，使得形成包括用于暴露出栅极绝缘图案126及半导体沟道层128的开口的层间介电层130。在形成层间介电层130之后，可在层间介电层130之上沉积导电材料(例如，铜或其他合适的金属材料)，以覆盖层间介电层130的顶表面且填充在层间介电层130中界定的开口。接着可执行移除工艺以移除导电材料的一些部分，直到露出层间介电层130的顶表面为止，使得在层间介电层130中界定的开口中形成驱动晶体管TR的源极特征132S及漏极特征132D。移除工艺可包括化学机械抛光(CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。

源极特征132S及漏极特征132D嵌置在层间介电层130中且接触半导体沟道层128的一些部分。源极特征132S及漏极特征132D与栅极124电绝缘。源极特征132S及漏极特征132D可具有与层间介电层130的顶表面齐平的顶表面。如图10中所示，源极特征132S及漏极特征132D可接触栅极绝缘图案126的侧壁及半导体沟道层128的侧壁。在一些实施例中，源极特征132S及漏极特征132D可覆盖并接触缓冲层122的一些部分。

在形成源极特征132S及漏极特征132D之后，完成驱动晶体管TR的制作，驱动晶体管TR各自包括栅极124、栅极绝缘图案126、半导体沟道层128以及源极特征132S及漏极特征132D。

参照图11，在层间介电层130之上形成层间介电层134。可使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在层间介电层130之上沉积层间介电材料层。层间介电材料层可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、低介电常数材料、多孔介电材料、一种或多种其他合适的材料或其组合。可通过任何合适的方法将层间介电材料层图案化。举例来说，使用光刻工艺将层间介电材料层图案化，使得形成包括镶嵌开口的层间介电层134。在形成层间介电层134之后，可在层间介电层134之上沉积导电材料(例如，铜或其他合适的金属材料)，以覆盖层间介电层134的顶表面且填充在层间介电层134中界定的镶嵌开口。接着可执行移除工艺以移除导电材料的一些部分，直到露出层间介电层134的顶表面为止，使得在层间介电层134中界定的镶嵌开口中形成内连线配线136。移除工艺可包括化学机械抛光(CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。在一些实施例中，内连线配线136的一些部分可用作电连接到晶体管TR的源极特征132S的位线。

如图11中所示，内连线配线136可包括通孔部分136a及配线部分136b。通孔部分136a设置在源极特征132S及漏极特征132D上且电连接到源极特征132S及漏极特征132D。配线部分136b设置在通孔部分136a上且电连接到通孔部分136a。内连线配线136的通孔部分136a可垂直地传送电信号，且内连线配线136的配线部分136b可水平地传送电信号。

参照图12，在层间介电层134之上形成层间介电层138。可使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在层间介电层134之上沉积层间介电材料层。层间介电材料层可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、低介电常数材料、多孔介电材料、一种或多种其他合适的材料或其组合。可通过任何合适的方法将层间介电材料层图案化。举例来说，使用光刻工艺将层间介电材料层图案化，使得形成包括通孔开口的层间介电层138。在形成层间介电层138之后，可在层间介电层138之上沉积导电材料(例如，铜或其他合适的金属材料)，以覆盖层间介电层138的顶表面且填充在层间介电层138中界定的通孔开口。接着可执行移除工艺以移除导电材料的一些部分，直到露出层间介电层138的顶表面为止，使得在层间介电层138中界定的通孔开口中形成导通孔140。移除工艺可包括化学机械抛光(CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。

参照图13，在层间介电层138之上形成存储器器件142。存储器器件142可包括磁性隧道结(magnetic tunneling junction，MTJ)存储器器件或铁电隧道结(ferroelectrictunneling junction，FTJ)存储器器件。存储器器件142可各自包括第一电极142a(即，底部电极)、第二电极142b(即，顶部电极)以及位于第一电极142a与第二电极142b之间的存储层142c，其中存储器器件142的第一电极142a通过内连线配线(例如，嵌置在层间介电层138中的导通孔140及嵌置在层间介电层134中的内连线配线136)电连接到驱动晶体管TR的栅极124。存储器器件142的第二电极142b可电连接到字线(未示出)，且字线可由内连线配线形成。举例来说，同时形成字线、导通孔140及内连线配线136。上述字线、位线及驱动晶体管TR可构成存储器器件142的驱动电路。在一些实施例中，存储器器件142是铁电随机存取存储器(ferroelectric random-access memory，FeRAM)器件，其中存储器器件142的第一电极142a及第二电极142b是金属电极(例如，W、Ti、TiN、TaN、Ru、Cu、Co、Ni、一种或多种其他适用材料或其组合)，且存储器器件142的存储层142c是铁电材料层(例如，由Si、Ge、Y、La及Al掺杂的HfO

在一些其他实施例中，存储器器件142的存储层142c是包括绝缘隧道阻挡件及被绝缘隧道阻挡件隔开的磁性层(例如，自由层及参考层)的磁性堆叠。自由层的材料可为或可包括FeB、CoFeB或Ta，参考层的材料可为或可包括FeB、Ru或Co/Pt，且绝缘隧道阻挡件的材料可为或可包括氧化铝(AlO

可在层间介电层138之上依序沉积第一导电材料层、铁电材料层及第二导电材料层。可使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在层间介电层138之上沉积第一导电材料层、铁电材料层及第二导电材料层。第一导电材料层的材料可为或可包括W、Ti、TiN、TaN、Ru、Cu、Co、Ni、一种或多种其他适用材料或其组合。铁电材料层的材料可为或可包括由Si、Ge、Y、La及Al中的至少一者掺杂的HfO

由于存储器器件142通过后道工序(BEOL)的制造工艺形成在层间介电层138之上，因此存储器器件142占据的总面积可介于从约400nm

参照图14及图15，在层间介电层138之上形成层间介电层144。可使用CVD工艺、ALD工艺、FCVD工艺、PVD工艺、一种或多种其他适用工艺或其组合在层间介电层138之上沉积层间介电材料层。层间介电材料层可由以下材料制成或包含以下材料：氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、低介电常数材料、多孔介电材料、一种或多种其他合适的材料或其组合。可通过任何合适的方法将层间介电材料层图案化。举例来说，使用光刻工艺将层间介电材料层图案化。在层间介电层的图案化工艺期间，可将层间介电层138进一步图案化，使得形成层间介电层144及层间介电层138’，其中在层间介电层144及层间介电层138’中形成具有较高高宽比的镶嵌开口以暴露出内连线配线136，且在层间介电层144中形成具有较低高宽比的镶嵌开口以暴露出存储器器件142的第二电极142b。在形成层间介电层144及层间介电层138’之后，可在层间介电层144之上沉积导电材料(例如，铜或其他合适的金属材料)，以覆盖层间介电层144的顶表面且以不同的高宽比填充镶嵌开口。接着可执行移除工艺以移除导电材料的一些部分，直到露出层间介电层144的顶表面为止，使得在镶嵌开口中形成具有不同高宽比的内连线配线150。移除工艺可包括化学机械抛光(CMP)工艺、研磨工艺、刻蚀工艺、干式抛光工艺、一种或多种其他适用工艺或其组合。

在一些实施例中，内连线配线150中的第一内连线配线146穿透过层间介电层144及层间介电层138’以电连接到内连线配线136，且内连线配线150中的第二内连线配线穿透过层间介电层144以电连接到存储器器件142的第二电极142b。内连线配线146可各自包括通孔部分146a及配线部分146b。通孔部分146a设置在存储器器件142的第二电极142b上且电连接到第二电极142b。配线部分146b设置在通孔部分146a上且电连接到通孔部分146a。内连线配线146的通孔部分146a可垂直地传送电信号，且内连线配线146的配线部分146b可水平地传送电信号。内连线配线148可各自包括通孔部分148a及配线部分148b。通孔部分148a设置在内连线配线136上且电连接到内连线配线136。配线部分148b设置在通孔部分148a上且电连接到通孔部分148a。内连线配线148的通孔部分148a可垂直地传送电信号，且内连线配线148的配线部分148b可水平地传送电信号。

在形成内连线配线150之后，完成存储单元阵列的制作，所述存储单元阵列包括嵌置在层间介电层130中的驱动晶体管TR及嵌置在层间介电层138’及144中的存储器器件142。

参照图16，在层间介电层144之上形成层间介电层152及内连线配线154。内连线配线154嵌置在层间介电层152中且通过内连线配线136、146和/或148电连接到存储器器件142和/或驱动晶体管TR。层间介电层152及内连线配线154的制作可相似于层间介电层134及内连线配线136的制作。因此，省略与层间介电层152及内连线配线154的制作相关的详细说明。

如图16中所示，提供包括半导体衬底100、内连线结构INT及存储单元阵列A的半导体芯片C。半导体衬底100可包括形成在半导体衬底100中的逻辑电路，且逻辑电路可包括形成在半导体衬底100中及半导体衬底100上的晶体管(例如，FinFET、金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)或其他适用的晶体管)。内连线结构INT设置在半导体衬底100上且电连接到逻辑电路，且内连线结构INT包括堆叠的层间介电层130、134、138’、144及152以及嵌置在堆叠的层间介电层130、134、138’、144及152中的内连线配线136、146、148及154。存储单元阵列A嵌置在层间介电层130、134及144中。存储单元阵列A包括驱动晶体管TR及存储器器件142，且存储器器件142通过内连线配线136、140、146和/或148电连接到驱动晶体管TR。在一些实施例中，驱动晶体管TR包括设置在缓冲层122上的薄膜晶体管(例如，底部栅极薄膜晶体管、顶部栅极薄膜晶体管、双栅极薄膜晶体管或其他适用的薄膜晶体管)。驱动晶体管TR可包括具有各自的栅极绝缘图案126的薄膜晶体管。

在一些实施例中，存储单元阵列A包括字线、位线、驱动晶体管TR及存储器器件142，存储器器件142电连接到字线，且驱动晶体管TR的源极特征132S电连接到位线。在一些实施例中，驱动晶体管TR嵌置在第一层间介电层130中，且存储单元阵列A的存储器器件142嵌置在包括层138’及144的第二层间介电层中。第二层间介电层包括第一介电子层138’及覆盖第一介电子层138’的第二介电子层144，内连线配线包括第一通孔140及第二通孔146a，第一通孔140嵌置在第一介电子层138’中且电连接到存储器器件142的第一电极142a，存储器器件142及第二通孔146a嵌置在第二介电子层144中，且第二通孔146a电连接到存储器器件142的第二电极142b。

图17到图21是示意性地示出根据本公开各种实施例的各种半导体芯片的剖视图。

参照图16及图17，图17中所示的半导体芯片C1相似于图16中所示的半导体芯片C，不同的是驱动晶体管TR包括共享栅极绝缘层126a的薄膜晶体管。栅极绝缘层126a的材料可为或可包括二氧化硅(SiO

参照图16及图18，图18中所示的半导体芯片C2相似于图16中所示的半导体芯片C，不同的是半导体芯片C2还包括缓冲层122’及存储单元阵列A’，缓冲层122’设置在存储单元阵列A之上，且存储单元阵列A’设置在缓冲层122’上。在本实施例中，可在半导体芯片C2中形成两个或更多个堆叠的存储单元阵列。因此，可容易地在半导体芯片C2中制作具有高密度的存储单元阵列A及A’。

参照图18及图19，图19中所示的半导体芯片C3相似于图18中所示的半导体芯片C2，不同的是位于相同水平高度处的驱动晶体管TR包括共享栅极绝缘层126a的薄膜晶体管。栅极绝缘层126a的材料可为或可包括二氧化硅(SiO

参照图16及图20，图20中所示的半导体芯片C4相似于图16中所示的半导体芯片C，不同的是半导体芯片C4的存储单元阵列A及缓冲层122不直接形成在层间介电层116上。在缓冲层122与层间介电层116之间形成有附加的层间介电层156及内连线配线158。层间介电层156及内连线配线158的制作可相似于层间介电层152及内连线配线154的制作。因此，省略与层间介电层156及内连线配线158的制作相关的详细说明。

参照图20及图21，图21中所示的半导体芯片C5相似于图20中所示的半导体芯片C4，不同的是驱动晶体管TR包括共享栅极绝缘层126a的薄膜晶体管。栅极绝缘层126a的材料可为或可包括二氧化硅(SiO

由于存储单元阵列的至少一个层可被整合到通过后道工序(BEOL)的制造工艺形成的半导体芯片的内连线结构中，因此存储单元阵列的布局面积可显著增大。此外，对存储单元阵列中的存储器器件(例如，铁电电容器)的电容的调整可更灵活。因此，容易形成具有高容量和/或高密度的存储单元阵列。

在上述实施例中，在通过FEOL的制造工艺制作的逻辑器件、输入/输出器件及外围器件中实施NCFET，可增大NCFET的操作电流(I

根据本公开的一些实施例，提供一种包括半导体衬底、内连线结构及存储器器件的半导体芯片。所述半导体衬底包括第一晶体管，且所述第一晶体管是负电容场效晶体管。所述内连线结构设置在所述半导体衬底之上且电连接到所述第一晶体管，且所述内连线结构包括堆叠的层间介电层、内连线配线及嵌置在所述堆叠的层间介电层中的第二晶体管。所述存储器器件嵌置在所述堆叠的层间介电层中且电连接到所述第二晶体管。在一些实施例中，所述第二晶体管嵌置在所述堆叠的层间介电层中的第一层间介电层中，所述存储器器件嵌置在所述堆叠的层间介电层中的第二层间介电层中，且所述第二层间介电层覆盖所述第一层间介电层。在一些实施例中，所述半导体芯片还包括覆盖所述第一晶体管的介电层。在一些实施例中，所述半导体芯片还包括覆盖所述介电层的缓冲层，其中所述内连线结构及所述第二晶体管设置在所述缓冲层上。在一些实施例中，所述第二晶体管包括设置在所述缓冲层上的薄膜晶体管。在一些实施例中，所述存储器器件中的每一者包括第一电极、第二电极及位于所述第一电极与所述第二电极之间的存储层。在一些实施例中，所述负电容场效晶体管中的至少一者包括：栅极电极；栅极介电层；铁电层，设置在所述栅极电极与所述栅极介电层之间；一对间隔件元件；源极特征；以及漏极特征，其中所述栅极电极、所述栅极介电层及所述铁电层设置在所述一对间隔件元件之间，且所述源极特征与所述漏极特征分别设置在所述栅极电极的相对的侧处。在一些实施例中，所述栅极电极通过所述铁电层的第一部分而与所述一对间隔件元件在侧向上间隔开，所述栅极电极通过所述铁电层的第二部分而与所述栅极介电层间隔开，且所述铁电层的所述第一部分设置在所述铁电层的所述第二部分的相对的侧处。

根据本公开的一些其他实施例，提供一种包括半导体衬底、内连线结构及存储单元阵列的半导体芯片。所述半导体衬底包括鳍型场效晶体管，所述鳍型场效晶体管中的至少一者包括：鳍结构；栅极堆叠，覆盖所述鳍结构的一部分；以及外延结构，设置在所述栅极堆叠的相对的侧处，其中所述栅极堆叠包括整合在所述栅极堆叠中的铁电层。所述内连线结构设置在所述半导体衬底上且电连接到所述鳍型场效晶体管，且所述内连线结构包括堆叠的层间介电层及嵌置在所述堆叠的层间介电层中的内连线配线。所述存储单元阵列嵌置在所述堆叠的层间介电层中。所述存储单元阵列包括驱动晶体管及存储器器件，且所述存储器器件通过所述内连线配线电连接到所述驱动晶体管。在一些实施例中，所述存储单元阵列包括字线、位线、所述驱动晶体管及所述存储器器件，所述存储器器件电连接到所述字线，且所述驱动晶体管的源极电连接到所述位线。在一些实施例中，所述驱动晶体管嵌置在所述堆叠的层间介电层中的第一层间介电层中，且所述存储单元阵列的所述存储器器件嵌置在所述堆叠的层间介电层中的第二层间介电层中。在一些实施例中，所述半导体芯片还包括：介电层，覆盖所述鳍型场效晶体管；以及缓冲层，覆盖所述介电层，其中所述内连线结构及所述存储单元阵列设置在所述缓冲层上。在一些实施例中，所述驱动晶体管包括设置在所述缓冲层上的薄膜晶体管。在一些实施例中，所述驱动晶体管包括共享栅极绝缘层的薄膜晶体管。在一些实施例中，所述鳍型场效晶体管中的所述至少一者的所述栅极堆叠包括：栅极电极；以及栅极介电层，覆盖所述鳍结构的所述一部分，其中所述栅极电极通过所述铁电层而与所述栅极介电层间隔开。

根据本公开的一些其他实施例，提供一种包括半导体衬底、内连线结构及存储单元阵列的半导体芯片。所述半导体衬底包括负电容场效晶体管，其中所述负电容场效晶体管中的至少一者包括源极特征、漏极特征、栅极电极、栅极介电层及设置在所述栅极电极与所述栅极介电层之间的铁电层。所述内连线结构设置在所述半导体衬底上且电连接到所述负电容场效晶体管，且所述内连线结构包括堆叠的层间介电层及嵌置在所述堆叠的层间介电层中的内连线配线。所述存储单元阵列包括驱动电路及存储器器件。所述驱动电路包括嵌置在所述堆叠的层间介电层中的薄膜晶体管。所述存储器器件嵌置在所述堆叠的层间介电层中且通过所述内连线配线电连接到所述薄膜晶体管。在一些实施例中，所述驱动电路包括字线、位线及具有氧化物半导体沟道层的所述薄膜晶体管，其中所述存储器器件电连接到所述字线，且所述薄膜晶体管的源极电连接到所述位线。在一些实施例中，所述铁电层的厚度实质上等于或小于所述栅极介电层的厚度。在一些实施例中，所述铁电层与所述栅极介电层的厚度比介于从约0.1到约1的范围内。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。

[符号的说明]

100：半导体衬底

102：鳍结构

104：虚设栅极堆叠

104’：栅极堆叠

104a：虚设栅极介电层

104a’：栅极介电层

104b：虚设栅极电极

104b’：栅极电极

105:铁电层

106：间隔件元件

108：外延结构

110：刻蚀停止层

112：介电层

114、118a、118b：接触件

116：层间介电层

120：导电配线

122、122’：缓冲层

124：栅极

126：栅极绝缘图案

126a：栅极绝缘层

128：半导体沟道层

130：层间介电层

132D：漏极特征

132S：源极特征

134、138、152、156：层间介电层

136、148、150、154、158：内连线配线

136a、148a：通孔部分

136b、146b、148b：配线部分

138’：层间介电层

140：导通孔

142：存储器器件

142a：第一电极

142b：第二电极

142c：存储层

144：层间介电层

146：内连线配线

146a：通孔部分

A、A’：存储单元阵列

C、C1、C2、C3、C4、C5：半导体芯片

INT：内连线结构

FE：铁电材料

M：金属材料

TR：驱动晶体管