半导体器件、半导体器件的形成方法以及三维存储器

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件、半导体器件的形成方法以及三维存储器。

背景技术

随着集成电路制造技术的快速发展，人们对于集成电路的集成度和性能要求越来越高，对应半导体器件的特征尺寸也因此不断缩小。在现有集成电路中，半导体器件中的电连接通过互连结构实现，随着特征尺寸的不断缩小，互连结构的尺寸也随之变小，相应的，构成互连结构的互连线之间的距离也变近。

然而，当互连线之间的距离变近时，会造成介质层的与时间相关的介质击穿(TimeDependentDielectricBreakdown，TDDB)、和电压击穿(VoltageBreakdown，VBD)的性能满足不了要求，介质层击穿的几率增大。这会降低半导体器件的使用寿命和可靠性，而且，如果介质层击穿，介质层的绝缘隔离作用消失，可能造成半导体器件中的信号串扰，甚至短路，严重影响半导体器件的性能。

因此，现有技术存在缺陷，有待改进与发展。

发明内容

本发明提供了一种半导体器件、半导体器件的形成方法、以及三维存储器，有效地提升了现有半导体器件的可靠性。

第一方面，本发明提供一种半导体器件，包括：

基底；位于所述基底上的第一介质层，所述第一介质层中形成有开口；覆盖于所述开口的侧壁上的第二介质层，所述第二介质层的介电系数大于所述第一介质层的介电系数；填充于所述开口中的金属层。

其中，所述半导体器件还包括：位于所述第二介质层的表面以及所述开口的底面上的过渡层。

其中，所述开口包括相互连通的第一子开口和第二子开口；所述金属层包括位于所述第一子开口中的金属接触层以及位于所述第二子开口中的金属互连层。

第二方面，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上形成有第一介质层；在所述第一介质层中形成开口；在所述开口的侧壁上形成第二介质层，所述第二介质层的介电系数大于所述第一介质层的介电系数；在所述开口中填充金属层。

其中，所述在所述开口的侧壁上形成第二介质层，包括：在所述第一介质层的表面、所述开口的底面和侧壁沉积所述第二介质层；去除位于所述开口的侧壁上的第二介质层以外的多余第二介质层。

其中，所述去除位于所述开口的侧壁上的第二介质层以外的多余第二介质层，包括：沿所述基底的厚度方向来异向性刻蚀所述第二介质层，以去除位于所述第一介质层的表面以及所述开口的底面的所述多余第二介质层，并保留位于所述开口的侧壁上的第二介质层。

其中，所述开口包括第一子开口和第二子开口；所述在所述开口中填充金属层，包括：在所述开口中填充所述金属层，以分别在所述第一子开口和所述第二子开口中形成金属接触层和金属互连层。

其中，所述在所述开口中填充金属层包括：在所述第一介质层的表面和所述开口中形成所述金属层；采用平坦化工艺去除所述开口外的所述金属层。

其中，所述在所述开口的侧壁上形成第二介质层之后，还包括：在所述第二介质层的表面以及所述开口的底面形成过渡层。

第三方面给，本发明还提供一种三维存储器，所述三维存储器包括存储单元阵列和外围电路，其中，所述外围电路包括上述任一项所述的半导体器件。

本发明的有益效果为：区别于现有技术，本发明提供的半导体器件、半导体器件的形成方法、以及三维存储器，通过在第一介质层中形成开口，之后在开口的侧壁上形成第二介质层，再在开口中填充金属层，使得第二介质层与第一介质层复合后作为实际的绝缘隔离层，且由于第二介质层的介电系数大于第一介质层的介电系数，因此，绝缘隔离层对应的VBD和TDDB性能得到提升，从而使得半导体器件的可靠性得到提高。

附图说明

为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例所提供的一种半导体器件的形成方法流程图；

图2是本发明实施例所提供的另一种半导体器件的形成方法流程图；

图3是本发明实施例所提供的又一种半导体器件的形成方法流程图；

图4a～图4g是本发明实施例所提供的形成一种半导体器件的各个阶段的剖面结构示意图。

图5a～图5c是本发明实施例所提供的形成另一种半导体器件的各个阶段的剖面结构示意图。

图6是本发明提供的半导体器件的一种结构示意图；

图7是本发明实施例提供的三维存储器的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

请参阅图1，图1是本发明实施例所提供的半导体器件的形成方法的流程示意图，该形成方法的具体流程可以如下：

步骤S101：提供基底，该基底上形成有第一介质层。

其中，步骤S101完成后的剖面结构示意图如图4a所示。

具体的，该基底10的材料可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料，第一介质层11的材料可以为氧化物、氮化物，具体可以是氧化硅、氮化硅。具体地，当基底10的材料选择硅，第一介质层11的材料选择氧化硅时，第一介质层11在基底10上的形成工艺优选为化学气相沉积工艺(Chemical Vapor Deposition，CVD)，进一步地，在CVD工艺中，采用正硅酸乙酯(TEOS)/臭氧(O

步骤S102:在该第一介质层中形成开口。

其中，步骤S102完成后的剖面结构示意图如图4b所示。

具体的，该开口110的深宽比一般为3：1或4：1等高深宽比凹槽。在本实施例中，可以采用各向异性刻蚀的方法刻蚀形成开口110，例如采用干法刻蚀，又例如，等离子刻蚀、反应离子刻蚀等，由上至下刻蚀上述第一介质层11以形成该开口110，需要说明的是，在第一介质层11中形成开口110的同时，可以选择刻穿第一介质层11，使得基底10被暴露，此时在开口110中填充金属层的作用还在于与基底10中的源/漏极电连接。在其他实施例中，在该基底10上还形成有刻蚀阻挡层(图中未示出)，在形成开口110过程中，刻蚀阻挡层用于保护基底中的器件结构，刻蚀阻挡层的材料是SiN。

在本实施例中，当基底10上的第一介质层11为氧化硅时，采用三氟甲烷(CHF

步骤S103:在该开口的侧壁上形成第二介质层。

其中，步骤S103完成后的剖面结构示意图如图4d所示。

在本实施例中，由于第一介质层11的材料可以是氧化硅或者介电系数小于氧化硅介电系数K的材料，因此，选择第二介质层12为介电常数大于3.9的材料(也即高K介质层)，具体可以从HfO

请参阅图2，图2是本发明实施例所提供的另一种半导体器件的形成方法流程图，上述步骤S103还可以具体包括如下步骤：

S1031:在该第一介质层的表面、该开口的底面和侧壁沉积该第二介质层。

其中，步骤S1031完成后的剖面结构示意图如图4c所示。

具体的，在本实施例中，优选通过原子层沉积工艺在该第一介质层11和该开口110的底面和侧壁沉积该第二介质层12，与采用物理或化学气相沉积工艺相比，通过原子层沉积工艺可在第一介质层11上形成厚度更为均匀的第二介质层12。进一步优选的，沉积该第二介质层12的厚度范围为3nm～5nm。

步骤1032:去除位于该开口的侧壁上的第二介质层以外的多余第二介质层。

其中，步骤S1032完成后的剖面结构示意图如图4d所示。在本实施例中，第二介质层12所要起到的作用是增强第一介质层11对层间的金属互连线的隔离绝缘作用，因此，只需要开口110的侧壁上的第二介质层被保留，而除了该开口110的侧壁上的第二介质层12以外的多余第二介质层12需要被去除，避免位于该开口110底面的第二介质层12影响到该开口110后续填充的金属接触或金属互连的导电连接。其中，步骤S1032可以通过以下步骤来实现：沿所述基底的厚度方向来异向性刻蚀该第二介质层，以去除位于该第一介质层的表面以及该开口的底面的该多余第二介质层，并保留位于该开口的侧壁上的第二介质层。

如图4c所示，通过沿该基底10的厚度方向，也即图4c中的y方向来异向性刻蚀该第二介质层12，例如可采用干法刻蚀，又例如，等离子刻蚀、反应离子刻蚀等，由上至下刻蚀该第二介质层12，直到将该第一介质层11的表面和该开口110的底面112上的该第二介质层12被全部刻蚀。

需要说明的是，由于该第二介质层12是通过原子层沉积工艺均匀覆盖在该第一介质层11和该开口110的表面上，因此，该第二介质层12在沿该第一介质层11和该开口110表面上分布的厚度是相同的。而当通过沿该基底10的厚度方向来完全刻蚀掉该第一介质层11的表面和该开口110的底面112上的该第二介质层12时，由于该第二介质层12沿该基底10的厚度方向分布在该侧壁111上的深度远大于该第二介质层12在沿该第一介质层11表面和该底面112上分布的厚度，因此该侧壁111上的该第二介质层12得到保留。

步骤S105:在该开口中填充金属层。

其中，步骤S105完成后的剖面结构示意图如图4f所示。

具体的，在本实施例该金属层13为钨或铜材料其中的一种或者二者的组合。其中，当该金属层13为铜层时，可通过铜回流工艺在该开口中形成该金属层13，具体的可先在开口110的表面形成铜籽层，再在对该铜籽层加热，以使该铜籽层团聚在该开口110中形成金属层。

请参阅图2，其中，上述步骤S105还包括：

步骤S1051:在该第一介质层的表面和该开口中形成该金属层。

其中，步骤S1051完成后的剖面结构示意图如图4e所示。

步骤S1052:采用平坦化工艺去除该开口外的该金属层。

其中，该平坦化工艺为化学机械研磨或回刻蚀。通过平坦化工艺去除图4e中开口110以外的多于金属层13，以使金属层13的表面与第一介质层11的表面平齐，为下一互连层的制备作准备。

请参阅图3，图3是本实施例中提供的又一种半导体器件的形成方法流程图，如图3所示，在步骤103之后，还包括：

步骤S104:在该第二介质层的表面以及该开口的底面形成过渡层。

在本实施例中，考虑到金属的扩散效应，特别是基底10和第一介质层11为硅基材料时，当该金属层13选择为铜时，铜容易扩散到硅基材料中，从而破坏半导体器件的电学性能，因此，请参阅图4g，图4g是增加过渡层后形成的半导体器件的剖面结构示意图。如图4g所示，可在铜层与介质层之间设置过渡层14的作用在于防止铜在第一介质层11中的扩散，其中过渡层14的材料可以是氮化钽(TaN)和钽(Ta)的其中一种，且厚度优选在2nm-4nm之间，当过渡层14的厚度在优选范围时，能较好地起到阻挡铜扩散的作用，同时其电阻率也被控制在合适范围内，与铜形成低阻的欧姆接触，对半导体器件的电学特性影响较小。而当金属层13选择为钨时，过渡层14则采用钛(Ti)和氮化钛(TiN)的叠层结构。

另外，如图5a～图5c所示，该形成方法还适用于双镶嵌工艺，具体是指一种能同时在沟槽中形成互连线和在通孔中形成插塞(plug)的上下堆叠结构的方法，所谓上下堆叠结构是指在一条互连线与其下的一个或多个插塞电连接形成的堆叠结构，互连线和插塞用来电连接半导体器件中各层间的不同元件和导线，并通过周围的介质层与其他器件相互隔离。

如图5a所示，其中，该开口110包括相互连通的第一子开口1101和第二子开口1102，该第一子开口1101可以通孔，该第二子开口1102可以是沟槽。具体的，可先在第一介质层11上形成具有第二子开口1102的硬掩模层(图中未示出)，之后在该第二子开口1102之间的第一介质层11中形成第一子开口1101，该第一子开口1101的深度小于第一介质层11的厚度，该第一子开口1101位于该第二子开口1102的范围内，以该硬掩模层为掩模，刻蚀该第一介质层11形成通孔和沟槽。之后，如图5b所示，沿该基底的厚度方向异向性刻蚀该第二介质层12，以使该第一介质层11的表面和该第一子开口1101和第二子开口1102的底面上的该第二介质层12被全部刻蚀，并使第一子开口1101和第二子开口1102的侧壁上的该第二介质层被保留。如图5c所示，在该开口110中填充金属层13包括：在该开口中填充所述金属层，以分别在该第一子开口和该第二子开口中形成金属接触层和金属互连层。

该第一介质层11中形成有其他多层互连结构(图5a～5c中未示出)，其中，该金属接触层可以起到连接该金属互连层与其他多层互连结构的作用。

本发明的有益效果为：区别于现有技术，本发明提供的半导体器件的形成方法，通过在第一介质层中形成开口，之后在开口的侧壁上形成第二介质层，再在开口中填充金属层，使得第二介质层与第一介质层复合后作为实际的绝缘隔离层，且由于第二介质层的介电系数大于第一介质层的介电系数，因此，绝缘隔离层对应的VBD和TDDB性能得到提升，从而使得半导体器件的可靠性得到提高。

请参阅图4f，本发明还提供一种半导体器件，包括基底10、第一介质层11、第二介质层12以及金属层13。该第一介质层11位于该基底10上，且该第一介质层11中形成有开口110。该第二介质层12覆盖在该开口110的侧壁111上。金属层13填充于该开口110中。

具体的，该基底10的材料可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料，第一介质层11的材料可以为氧化物、氮化物，具体可以是氧化硅、氮化硅。具体地，当基底10的材料选择硅，第一介质层11的材料选择氧化硅时，第一介质层11在基底10的形成工艺优选为化学气相沉积工艺(Chemical Vapor Deposition，CVD)，进一步地，在CVD工艺中，采用正硅酸乙酯(TEOS)/臭氧(O

具体的，该开口110的深宽比一般为3：1或4：1等高深宽比凹槽。在本实施例中，可以采用各向异性刻蚀的方法刻蚀形成开口110，例如采用干法刻蚀，又例如，等离子刻蚀、反应离子刻蚀等，由上至下刻蚀上述第一介质层11以形成该开口110，需要说明的是，在第一介质层11中形成开口110的同时，可以选择刻穿第一介质层11，使得基底10被暴露，此时在开口110中填充金属层的作用还在于与基底10中的源/漏极电连接。在具体实施例中，在该基底10上还形成有刻蚀阻挡层(图中未示出)，在形成开口110过程中，刻蚀阻挡层用于保护基底中的器件结构，刻蚀阻挡层的材料是SiN。

在本实施例中，由于第一介质层11的材料可以是氧化硅或者介电系数小于氧化硅介电系数K的材料，因此，选择第二介质层12为介电常数大于3.9的材料(也即高K介质层)，具体可以从HfO

其中，该半导体器件还包括设置于该第一介质层11和该第二介质层12的表面以及该开口110的底面112的过渡层。

在本实施例中，考虑到金属的扩散效应，特别是基底10和第一介质层11为硅基材料时，当该金属层13选择为铜时，铜容易扩散到硅基材料中，从而破坏半导体器件的电学性能，因此，请参阅图4g，图4g是增加过渡层后形成的半导体器件的剖面结构示意图。如图4g所示，可在铜层与第一介质层11之间设置过渡层14的作用在于防止铜在第一介质层11中的扩散，其中过渡层14的材料可以是氮化钽(TaN)、钽(Ta)中的一种，且厚度优选在2nm-4nm之间，当过渡层14的厚度在优选范围时，能较好地起到阻挡铜扩散的作用，同时其电阻率也被控制在合适范围内，与铜形成低阻的欧姆接触，对半导体器件的电学特性影响较小。而当金属层13选择为钨时，过渡层14则采用Ti(钛)和TiN(氮化钛)的叠层结构。

另外，图5c所示，该半导体器件还适用于双镶嵌结构，具体是指一种能同时在沟槽中形成互连线和在通孔中形成插塞(plug)的上下堆叠结构，所谓上下堆叠结构是指在一条互连线与其下的一个或多个插塞电连接形成的堆叠结构，互连线和插塞用来电连接半导体器件中各层间的不同元件和导线，并通过周围的介质层与其他器件相互隔离。

其中，如图5a所示，该开口110包括相互连通的第一子开口1101和第二子开口1102，该第一子开口1101对应通孔的位置，该第二子开口1102对应沟槽的位置。如图5b所示，沿该基底10的厚度方向来异向性刻蚀该第二介质层12，以使该第一介质层11的表面和该第一子开口1101和第二子开口1102的底面上的该第二介质层12被全部刻蚀，并使第一子开口1101和第二子开口1102的侧壁上的该第二介质层12被保留。

如图5c所示，其中，在该第一子开口1101中填充的该金属层13作为金属接触层，在该第二子开口1102中填充的该金属层13作为金属互连层。

请参阅图6，图6示出了该第一介质层11以及基底10中形成的器件结构，如MOS晶体管，多层互连结构。其中，多层互连结构18不仅与图4f中所示出的金属层连接，还与基底10中的源/漏极区域连接。如图6所示，该第一介质层11中还形成有介电隔离层15以及多晶硅栅极17。其中，该多晶硅栅极17与多层互连结构18之间还形成有欧姆接触层16，同样的，位于该多晶硅栅极17两侧的源/漏极区域与多层互连结构18之间也设置有欧姆接触层，该欧姆接触层16选择为含镍材料，以减小多层互连结构18与基底10之间的欧姆接触。

本发明提供的半导体器件，通过使得第二介质层与第一介质层复合后作为实际的绝缘隔离层，且由于第二介质层的介电系数大于第一介质层的介电系数，因此，绝缘隔离层对应的VBD和TDDB性能得到提升，从而使得半导体器件的可靠性得到提高。

本发明还提供一种三维存储器，请参阅图7，图7是本发明实施例所提供三维存储器的结构示意图，其中，该三维存储器700包括存储单元阵列702和外围电路701，其中，该外围电路701包括上述的半导体器件。具体的，该三维存储器700可以是NAND芯片。

除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。

综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。