半导体结构的制备方法、三维存储器和存储系统

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构的制备方法、三维存储器和存储系统。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(即3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

三维存储器可以包括作为存储阵列的半导体结构、以及外围器件，如何提升上述半导体结构的制备良率是有待解决的问题。

发明内容

本公开的实施例提供一种半导体结构的制备方法、三维存储器和存储系统，旨在提升三维存储器中的半导体结构的制备良率。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构的制备方法。该制备方法包括：在衬底上形成电介质堆叠结构，所述电介质堆叠结构包括交替叠置的第一牺牲层和第二牺牲层。形成贯穿所述电介质堆叠结构的第一沟道结构，所述第一沟道结构包括存储层。形成贯穿所述电介质堆叠结构的栅极隔槽。经由所述栅极隔槽，去除所述第一牺牲层，形成第一间隙。经由所述第一间隙，对所述存储层的目标部位进行改性处理，形成阻隔部。所述存储层的目标部位为所述存储层的部分部位，所述目标部位包括：沿平行于所述衬底的方向，所述存储层中与所述第一间隙相对的至少部分部位。在所述第一间隙内形成栅极绝缘层。经由所述栅极隔槽，去除至少部分所述第二牺牲层，形成第二间隙。以及，在所述第二间隙内形成栅极层。

本公开实施例提供的半导体结构的制备方法，通过先去除第一牺牲层，形成第一间隙来对第一沟道结构内的存储层进行改性处理，得到多个存储部；之后，再形成栅极绝缘层和栅极层。这样，能够避免改性处理影响栅极绝缘层和栅极层，实现提升半导体结构的制备良率。

在一些实施例中，所述在所述第一间隙内形成栅极绝缘层之前，还包括：所述第一间隙的内壁上形成第一保护层。所述在所述第一间隙内形成栅极绝缘层之后，还包括：在所述栅极隔槽内形成第二保护层。所述第二保护层覆盖所述栅极绝缘层暴露在所述栅极隔槽内的侧面，且所述第二保护层与所述第一保护层彼此连接，以包围所述栅极绝缘层。

在一些实施例中，所述在所述栅极隔槽内形成第二保护层之前，还包括：去除所述栅极绝缘层中靠近所述栅极隔槽的端部，以使所述栅极绝缘层的侧面相对于所述第一保护层的侧面内缩，形成凹槽。所述在所述栅极隔槽内形成第二保护层，包括：形成第二保护膜，所述第二保护膜填充所述凹槽，且覆盖所述栅极隔槽的内壁；刻蚀所述第二保护膜，保留所述第二保护膜中位于所述凹槽内的部位，作为第二保护层。

在一些实施例中，在相同工艺条件下，所述第一保护层的刻蚀速率小于所述栅极绝缘层的刻蚀速率。所述去除所述栅极绝缘层中靠近所述栅极隔槽的端部，包括：采用刻蚀工艺，去除所述栅极绝缘层中靠近所述栅极隔槽的端部。

在一些实施例中，所述形成贯穿所述电介质堆叠结构的栅极隔槽之前，还包括：形成连接孔；所述连接孔由所述电介质堆叠结构远离所述衬底的一侧贯穿至目标第二牺牲层，且暴露目标第一牺牲层；所述目标第一牺牲层与所述目标第二牺牲层相邻。经由所述连接孔，对所述目标第一牺牲层暴露表面进行表面处理，形成第三保护层。在所述连接孔内形成连接结构。

在一些实施例中，所述表面处理包括氧化处理。

在一些实施例中，所述形成连接孔，包括：形成连接孔的主体部分，所述连接孔的主体部分由所述电介质堆叠结构远离所述衬底的一侧贯穿至目标第二牺牲层。在所述主体部分内形成隔离层。去除所述隔离层中位于所述主体部分底部的部位。去除所述目标第二牺牲层中位于所述主体部分下方及周围的部位，形成连接孔的延伸部分；所述延伸部分与所述主体部分连通，且所述主体部分在所述衬底上的正投影位于所述延伸部分在所述衬底上的正投影范围内。

在一些实施例中，所述电介质堆叠结构包括连接区和存储区。所述栅极隔槽包括位于所述连接区的第一子栅极隔槽，和位于所述存储区的第二子栅极隔槽。所述经由所述栅极隔槽，去除至少部分所述第二牺牲层，形成第二间隙，包括：形成位于所述第一子栅极隔槽中的第一牺牲图案；经由所述第二子栅极隔槽，去除所述第二牺牲层中位于所述存储区的部位；去除所述第一牺牲图案；经由所述第一子栅极隔槽，去除所述第二牺牲层中位于所述连接区且靠近所述第一子栅极隔槽的部位。

在一些实施例中，所述形成位于所述第一子栅极隔槽中的第一牺牲图案之前，还包括：在所述第一子栅极隔槽内，形成覆盖所述衬底的停止层；在相同工艺条件下，所述停止层的刻蚀速度小于所述第一牺牲图案的刻蚀速度；所述去除所述第二牺牲层中位于所述连接区且靠近所述第一子栅极隔槽的部位，还包括：去除所述第一子栅极隔槽内的所述停止层。

在一些实施例中，所述形成位于所述第一子栅极隔槽中的第一牺牲图案，包括：在所述栅极隔槽中填充牺牲材料；形成覆盖所述电介质堆叠结构和所述牺牲材料的硬掩膜层，所述硬掩膜层暴露位于第二子栅极隔槽中的牺牲材料；基于所述硬掩膜层，去除位于所述第二子栅极隔槽中的牺牲材料，保留在所述第一子栅极隔槽中的牺牲材料形成第一牺牲图案。

在一些实施例中，所述形成贯穿所述电介质堆叠结构的第一沟道结构，包括：形成贯穿所述电介质堆叠结构的沟道孔。所述形成贯穿所述电介质堆叠结构的沟道孔之后，所述制备方法还包括：形成覆盖所述沟道孔的第四保护层。其中，所述存储层位于所述第四保护层的内侧。

在一些实施例中，所述经由所述第一间隙，对所述存储层的目标部位进行改性处理之前，包括：经由所述第一间隙，去除所述第四保护层的目标部位，形成所述第四保护层的断口；所述第四保护层的目标部位包括：沿平行于所述衬底的方向，所述第四保护层中与所述第一间隙相对的至少部分部位。所述经由所述第一间隙，对所述存储层的目标部位进行改性处理，包括：经由所述第一间隙，穿过所述第四保护层的断口，对所述存储层的目标部位进行改性处理。

在一些实施例中，所述形成覆盖所述沟道孔的保护层之后，还包括：形成覆盖所述第四保护层的电介质层。其中，所述存储层位于所述电介质层的内侧。

在一些实施例中，所述对所述存储层的目标部位进行改性处理，形成阻隔部，包括：对所述存储层的目标部位进行氧化处理，形成阻隔部，所述存储层被所述阻隔部分隔成多个存储部。

又一方面，提供一种半导体结构。该半导体结构包括源极层、存储堆叠结构和第二沟道结构。其中，存储堆叠结构位于所述源极层上，所述存储堆叠结构包括交替叠置的栅极绝缘层和栅极层。多个保护薄膜中，一个保护薄膜包围一个所述栅极绝缘层。第二沟道结构贯穿所述存储堆叠结构，且延伸入所述源极层。所述第二沟道结构包括存储层；所述存储层包括相互间隔设置的多个存储部、以及位于相邻两个所述存储部之间的阻隔部；沿平行于所述源极层的方向，所述存储部与所述栅极层相对设置。第四保护层，包括相互间隔设置的多个保护部，一个所述保护部位于一个所述栅极绝缘层与一个所述阻隔部之间。

在一些实施例中，所述存储部靠近所述栅极层的一端在所述第二沟道结构的长度方向上的尺寸，小于所述存储部远离所述栅极层的一端在所述第二沟道结构的长度方向上的尺寸。和/或，所述阻隔部靠近所述栅极层的一端在所述第二沟道结构的长度方向上的尺寸，大于所述阻隔部靠近所述栅极层的一端在所述第二沟道结构的长度方向上的尺寸。

在一些实施例中，所述阻隔部靠近所述栅极层的一端在所述第二沟道结构的长度方向上的尺寸，大于所述阻隔部靠近所述栅极层的一端在所述第二沟道结构的长度方向上的尺寸。

在一些实施例中，在所述沟道结构的长度方向上，一个所述保护部分别与相邻的两个所述栅极层相接触。

在一些实施例中，三维存储器还包括连接结构。连接结构由所述存储堆叠结构远离所述源极层的一侧向所述源极层延伸，直至贯穿目标栅极层，且与所述目标栅极层电连接。

在一些实施例中，所述连接结构包括主体部分和延伸部分。主体部分贯穿部分所述存储堆叠结构；延伸部分与所述目标栅极层电连接。所述半导体结构还包括第三保护层。第三保护层位于所述延伸部分与目标栅极绝缘层之间；所述目标栅极绝缘层与所述目标栅极层相邻。

在一些实施例中，三维存储器还包括隔离层。沿平行于所述源极层的方向，所述隔离层包围所述连接结构的主体部分设置。

在一些实施例中，所述三维存储器还包括位于所述栅极层与所述存储层之间的电介质层。所述电介质层覆盖所述存储堆叠结构靠近所述存储层一侧的表面；或者，所述电介质层包括相互间隔设置的多个电介质部，所述电介质部位于所述存储部与所述栅极层之间。

在一些实施例中，所述保护薄膜和所述保护层中的至少一者的材料包括掺碳的氮化硅。

又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构电连接。

又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。

又一方面，提供一种电子设备，其特征在于，包括如上所述的存储系统。

可以理解地，本公开的上述实施例提供的半导体结构、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的制备方法的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程等的限制。

图1为根据一些实施例的三维存储器的剖视图；

图2为根据一些实施例的三维存储器中一个存储单元串的剖视图；

图3为图2中存储单元串的等效电路图；

图4为根据一些实施例的三维存储器中的半导体结构的局部结构图；

图5为根据一些实施例的三维存储器中的半导体结构在去除阵列互联层后的俯视图；

图6为沿图5中A-A’线形成的剖视图；

图7A为图6中FD区域放大后的一种结构图；

图7B为图6中FD区域放大后的另一种结构图；

图8为沿图5中B-B’线形成的剖视图；

图9A～图9Z’为根据一些实施例的半导体结构在不同制备阶段的局部结构图；

图10～图24为根据一些实施例的半导体结构的制备方法的流程图；

图25为根据一些实施例的存储系统的框图；

图26为根据另一些实施例的存储系统的框图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

在本公开实施例的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

在本公开实施例的内容中，“在一个方向上，A与B相对设置”的含义应当以最宽泛的方式解释，可以理解为：平行于该方向上的光线所造成的A在C上的正投影，与该方向上的光线所造成的B在C上的正投影，存在交叠。交叠例如可以是完全交叠，也可以是部分交叠。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。

图1为根据一些实施例的三维存储器的剖视图，图2为根据一些实施例的三维存储器的一个存储单元串的剖视图，图3为图2中存储单元串的等效电路图。

需要说明的是，在图1中，三维存储器10在X-Y平面中延伸，第一方向X和第二方向Y例如是半导体结构200所在平面(例如源极层SL所在平面)中的两个正交方向：第一方向X例如为字线WL的延伸方向，第二方向Y例如为位线BL的延伸方向。第三方向Z垂直于半导体结构200所在平面，即垂直于X-Y平面。

如本公开实施例所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向Z上位于半导体器件的最低平面中时，在第三方向Z上相对于半导体器件的衬底或源极层确定的。在整个本公开实施例的内容中，应用了相同的概念来描述空间关系。

其中，为了更清楚地示出器件的结构，在图1中，展示了存储区CA的视图和连接区SS的视图，存储区CA的视图基于左侧坐标系，连接区SS的视图基于右侧坐标系，即存储区CA的视图展示了沿Y方向的截面结构，连接区SS的视图展示了沿X方向的截面结构。

参见图1，本公开的一些实施例提供了一种三维存储器10。三维存储器10可以包括半导体结构200。半导体结构200可以包括源极层SL和阵列互联层290。三维存储器10还可以包括与半导体结构200耦接的外围器件100。外围器件100可以设置在阵列互联层290远离源极层SL的一侧。

源极层SL可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例性地，源极层SL可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层SL还可以包括非掺杂区。

半导体结构200可以包括阵列设置的存储单元晶体管串(在本文中被称为“存储单元串400”，例如NAND存储单元串)。源极层SL可以与多个存储单元串400的源端耦接。

在一些示例中，参见图2和图3，存储单元串400可以包括多个晶体管T，一个晶体管T(例如图3中的T1～T6)可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串。一晶体管T(例如每个晶体管T)可以由半导体沟道221和围绕该半导体沟道221的一条栅线G形成。其中，该栅线G被配置为控制该晶体管的导通状态。

需要说明的是，图1～图3中晶体管的数目仅是示意性的，本公开实施例提供的三维存储器的存储单元串还可以包括其他数量的晶体管，例如4、16、32、64。

进一步地，沿第三方向Z，多条栅线G中位于最下方的栅线(例如多个栅线G中最靠近源极层SL的栅线)被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串400中源端通道的导通状态。多个栅线G中位于最上方的栅线(例如多个栅线G中最远离源极层SL的栅线)被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串400中漏端通道的导通状态。多个栅线G中位于中间的栅线可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串400中各个存储单元(例如晶体管T)的数据写入、读取、和擦除。

继续参见图1，在一些实施例中，阵列互联层290可以与存储单元串400耦接。阵列互联层290可以包括存储单元串400的漏端(即位线BL)，漏端可以与至少一个存储单元串400中各个晶体管T的半导体沟道耦接。

阵列互联层290可以包括一个或多个第一层间绝缘层292，还可以包括通过这些第一层间绝缘层292相互绝缘的多个触点，触点例如包括位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅SGD耦接。阵列互联层290还可以包括一个或多个第一互联导体层291。第一互联导体层291可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线WL-CL。第一互联导体层291和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层292的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，或者也可以是其他合适的材料。

外围器件100可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件(例如半导体结构200)操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(ProgrammableLogic Device，简称PLD)或存储电路(例如静态随机存取存储器(Static Random-AccessMemory，简称SRAM))。

例如，在一些实施例中，外围器件100可以包括基板110、设置在基板110上的晶体管120以及设置在基板110上的外围互联层130。外围电路可以包括晶体管120。

其中，基板110的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。

外围互联层130与晶体管120耦接，以实现在晶体管120与外围互联层130之间传输电信号。外围互联层130可以包括一个或多个第二层间绝缘层131，还可以包括一个或多个第二互联导体层132。不同第二互联导体层132之间可以通过触点耦接。第二互联导体层132和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层131的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，或者也可以是其他合适的材料。

外围互联层130可以与阵列互联层290耦接，使得半导体结构200和外围器件100可以耦接。在一些示例中，由于外围互联层130与阵列互联层290耦接，因此，外围器件100中的外围电路可以与半导体结构100中的存储单元串耦接，以实现外围电路与存储单元串之间电信号的传输。在一些可能的实现方式中，在外围互联层130和阵列互联层290之间可以设置有粘结界面500，通过粘结界面500，外围互联层130和阵列互联层290可以相互粘接且耦接。

请参阅图4，图4为根据一些实施例的半导体结构的局部结构图。在一些实施例中，半导体结构00包括有源层01、存储堆叠结构02、沟道结构03。存储堆叠结构02形成于有源层01上方，沟道结构03贯穿存储堆叠结构02。其中，沟道结构03可以伸入部分有源层01内，也可以不伸入有源层01内，此处不作限定。

存储堆叠结构02包括沿垂直于有源层01的方向交替叠置的栅极层021和栅极绝缘层022。沟道结构03包括沟道层031、以及沿远离所述沟道层031的方向依次设置的隧穿层032、存储层033和阻挡层034。其中，存储层033包括多个相互分离的存储部0331，阻挡层034包括多个相互分离的阻挡部0341。一个存储部0331和一个阻挡部0341位于相邻的两个栅极绝缘层022之间。

本公开的发明人发现，图4所示的半导体结构，由于存储部0331位于沟道孔之外，扩大了沟道结构03的实际尺寸；又由于不同沟道结构03之间需要间隔一段距离，以防止存储部0341相互之间的干扰，导致在相同体积内能够设置的沟道孔/沟道结构03的数量减少，限制了半导体结构00中沟道结构03密度的提升。其中，半导体结构00中沟道结构03密度是指在单位体积的半导体结构00中，沟道结构03的设置数量。

基于此，本公开一些实施例提供一种三维存储器10。请参阅图5至图7B，其中，图5为根据一些实施例的三维存储器中的半导体结构在去除阵列互联层后的俯视图；图6为沿图5中A-A’线形成的剖视图；图7A和图7B分别为图6中FD区域放大后的两种结构图。三维存储器10中的半导体沟道结构200包括源极层SL、存储堆叠结构210和第二沟道结构220。其中，存储堆叠结构210和第二沟道结构220均位于源极层SL的上方。

其中，源极层SL的材料之前已经详细说明，此处不再赘述。

在一些实施例中，存储堆叠结构210可以与源极层SL直接接触。存储堆叠结构210包括多个栅极层211和多个栅极绝缘层212。栅极层211和栅极绝缘层212交替设置，例如：沿远离源极层SL的方向交替设置栅极绝缘层212和栅极层211，堆叠形成相互间隔的多个栅极绝缘层212和相互间隔的多个栅极层211。也可以理解为，一个栅极层211和一个栅极绝缘层212共同组成一个栅极结构对，存储堆叠结构210包括多个重复堆叠的栅极结构对。

其中，栅极层211和栅极绝缘层212的层数，可以是4、16、32、64、128、256等。栅极层211的厚度(即沿第三方向Z的尺寸)与栅极绝缘层212的厚度可以大致相等，也可以不同。例如：栅极绝缘层212的厚度大于栅极层211的厚度。

栅极层211可以包括栅导电层2111，栅导电层2111包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物中的一种或多种的组合，或者也可以是其他合适的材料。在一些示例中，栅极层211包括金属层，例如钨层。在一些示例中，栅极层211包括掺杂多晶硅层。可以利用任何合适的掺杂剂将多晶硅掺杂到期望的掺杂浓度，以变成可以用作栅极层材料的导电材料。

如图6和图7A所示，在一些实施例中，栅导电层2111还可以包括第一粘合层281。第一粘合层281可以覆盖栅导电层2111的至少部分表面。第一粘合层281被配置为提高栅导电层2111与接触的其他结构之间的粘合度，以提高三维存储器10中半导体结构200的可靠性。

第一粘合层281可以是导电材料，包括但不限于：金属(例如，钛(Ti)、钽(Ta)、铬(Cr)、钨(W)等)、金属化合物(例如，氮化钛(TiN

栅极绝缘层212可以包括绝缘材料，所述绝缘材料包括但不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiN

栅极层211的厚度(即沿第三方向Z的尺寸)可以在大约10nm～大约50nm之间，例如：10nm、15nm、18.3nm、20nm、25nm、27.7nm、30nm、35nm、40nm、45nm、50nm等。类似的，栅极绝缘层212的厚度(即沿第三方向Z的尺寸)可以在大约10nm～大约50nm之间，例如：10nm、15nm、18.3nm、20nm、25nm、27.7nm、30nm、35nm、40nm、45nm、50nm等。其中，栅极层211可以是围绕存储单元串400的栅线G，并且可以作为字线WL横向(即沿第一方向X)延伸。

上述第二沟道结构220可以位于上述存储区CA内，第二沟道结构220也可以位于部分连接区SS内。如图6所示，第二沟道结构220可以沿垂直于源极层SL的方向(即第三方向Z)贯穿存储堆叠结构210。即，第二沟道结构220贯穿全部的栅极层211和全部的栅极绝缘层212。另外，第二沟道结构220可以停止于源极层SL内部，即伸入部分源极层SL，以与源极层电接触。

第二沟道结构220可以大致为圆柱体结构，即第二沟道结构220不同部位在平行于源极层SL(即X-Y平面的)的方向的面积可以大致相等。第二沟道结构220也可以为圆台体结构，即第二沟道结构220不同部位在平行于X-Y平面的方向上的面积可以不等。例如：第二沟道结构220远离源极层SL的部位在平行于X-Y平面的方向上的面积大于第二沟道结构220靠近源极层SL的部位在平行于X-Y平面的方向上的面积。

在一些实施例中，第二沟道结构220可以包括沟道层221、以及位于所述沟道层221外侧的存储功能层222。其中，存储功能层222可以包括自远离沟道层221的方向依次设置的隧穿层223、存储层224和阻挡层225。

上述沟道层221由半导体材料制成。半导体材料包括但不限于非晶硅、多晶硅或单晶硅。通过栅线G提供的电压，可以控制沟道层221内的载流子(电子或空穴)移动或停止。

存储功能层222位于沟道层221外侧并部分包围沟道层221设置。沟道层221中的载流子可以通过隧穿层223隧穿到存储层224中，存储层224被配置为存储载流子，阻挡层225被配置为防止载流子溢出。

上述隧穿层223的材料可以包括但不限于氧化硅、氮氧化硅中的一种或多种的组合。在一些示例中，隧穿层223可以是单层电介质，例如：氧化硅层。在另一些示例中，隧穿层223可以是复合电介质层，例如：第一氧化硅层、第一氮氧化硅层、第二氮氧化硅层和第二氧化硅层的叠层结构。

上述阻挡层225的材料可以包括氧化硅、氮化硅、高介电常数材料中的一种或多种的组合。在一些示例中，阻挡层225可以是单层电介质，例如：氧化硅层。在另一些示例中，阻挡层225可以是复合电介质层，例如：氮化硅层和氧化铝层的叠层结构。

上述存储层224包括多个阻隔部2241、以及被多个阻隔部2241分隔的多个存储部2242。其中，存储部2242被配置为存储载流子，阻隔部2241不存储载流子。上述存储部2242的材料可以包括氮化硅，也可以包括其他合适的材料，此处不作限定。

如图6和图7A所示，多个阻隔部2241与多个存储部2242沿第三方向Z交替排列。其中，存储部2242沿平行于源极层SL的方向(例如第一方向X)，可以与栅极层211相对设置。类似的，阻隔部2241沿平行于源极层SL的方向，可以与栅极绝缘层212相对设置。

可以理解的是，存储部2242与栅极层211相对设置，是指平行于第一方向X的光所造成的存储部2242的正投影，至少部分位于栅极层211。类似的，阻隔部2241与栅极绝缘层212相对设置，设置平行于第一方向X的光所造成的阻隔部2241的正投影，至少部分位于栅极绝缘层212。

在一些示例中，存储部2242在第三方向Z上的尺寸可以小于栅极层211在第三方向Z上的尺寸。阻隔部2241在第三方向Z上的尺寸可以大于栅极绝缘层212在第三方向Z上的尺寸。

在一些示例中，存储部2242在第三方向Z上的尺寸可以大致等于栅极层211在第三方向Z上的尺寸。阻隔部2241在第三方向Z上的尺寸可以大致等于栅极绝缘层212在第三方向Z上的尺寸。

在一些示例中，存储部2242在第三方向Z上的尺寸可以大于栅极层211在第三方向Z上的尺寸。阻隔部2241在第三方向Z上的尺寸可以小于栅极绝缘层212在第三方向Z上的尺寸。

需要说明的是，由于实际制备工艺的误差，多个阻隔部2241在第三方向Z上的尺寸可以不同。类似的，多个存储部2242在第三方向Z上的尺寸可以不同。这样，半导体结构200也可能出现上述三种情况中的一种或多种的组合，此处不作限定。

在一些实施例中，阻隔部2241在第三方向Z上的尺寸与存储部2242在第三方向Z上的尺寸可以相等，也可以不相等。例如：阻隔部2241在第三方向Z上的尺寸大于存储部2242在第三方向Z上的尺寸；又例如：阻隔部2241在第三方向Z上的尺寸大致等于存储部2242在第三方向Z上的尺寸；还例如：阻隔部2241在第三方向Z上的尺寸小于存储部2242在第三方向Z上的尺寸。

如图6所示，在一些实施例中，三维存储器10的半导体结构200还包括第四保护层240。第四保护层240可以位于第二沟道结构220与存储堆叠结构210之间。

第四保护层240可以包括第三断口243(图中已被栅极层211占据)和保护部244。第一断口243贯穿第四保护层240，多个第三断口243将多个保护部244分离，使得多个保护部244相互间隔设置。

保护部244的材料可以包括掺碳的氮化硅，或者也可以是其他合适的材料，此处不作限定。其中，掺碳的氮化硅与氮化硅之间具有较高的刻蚀比，同时掺碳的氮化硅与氧化硅之间也具有较高的刻蚀比。即，在对氮化硅和氧化硅刻蚀的情况下，利用掺碳的氮化硅可以降低甚至防止刻蚀的影响，从而起到保护的作用。

如图6所示，第三断口243在第一方向X上与栅极层211相对设置。其中，第三断口243在第三方向Z上的尺寸与栅极层211在第三方向Z上的尺寸可以相等。

在一些示例中，第三断口243在第三方向Z上的尺寸小于栅极层211在第三方向Z上的尺寸。在一些示例中，第三断口243在第三方向Z上的尺寸大致等于栅极层211在第三方向Z上的尺寸。

在一些实施例中，保护部244靠近第二沟道结构220的侧面可以与阻挡层225直接接触，保护部244远离第二沟道结构220的侧面可以与栅极绝缘层212直接接触。

如图6所示，保护部244在第一方向X上与栅极绝缘层212相对设置。其中，保护部244在第三方向Z上的尺寸与栅极绝缘层212在第三方向Z上的尺寸可以相等，也可以不相等。

在一些示例中，栅极绝缘层212在第三方向Z上的尺寸小于保护部244在第三方向Z上的尺寸。在一些示例中，栅极绝缘层212在第三方向Z上的尺寸大致等于保护部244在第三方向Z上的尺寸。

如图6所示，在一些实施例中，相邻两个保护部244与位于相邻两个保护部244之间的栅极层211相连。在一些示例中，保护部244在第三方向Z上的尺寸小于栅极绝缘层212在第三方向Z上的尺寸，即栅极层211一部分伸入第二沟道结构222与栅极绝缘层212之间。

在一些示例中，保护部244在第三方向Z上的尺寸大致等于栅极绝缘层212在第三方向Z上的尺寸。栅极层211伸入第三断口243内，并与两个保护部244相对的两个表面相连，如图6所示。栅极层211靠近第二沟道结构222一侧的表面，相较于栅极绝缘层212靠近第二沟道结构220一侧的表面凸出，并伸入第三断口243内。

栅极层211伸入第三断口243内，即栅极层211在源极层SL上的正投影与保护部244在源极层SL上的正投影存在交叠。

如图7A所示，在一些实施例中，存储部2242靠近栅极层211的一端在第三方向Z上的尺寸d1小于存储部2242远离栅极层211的一端在第三方向Z上的尺寸d2。即，存储部2242与隧穿层223的接触面积大于存储部2242与阻挡层225的接触面积。这样，能够便于载流子从隧穿层223运动至存储部2242，同时增加存储部2242向阻挡层225泄露的难度，提高半导体结构200的可靠性。

在一些示例中，存储部2242与阻隔部2241相连的面可以是平面。如图7A所示，存储部2242的沿第三方向Z的截面为梯形结构。例如可以是等腰梯形、也可以直角梯形、还可以是其他梯形，此处不作限定。在一些示例中，存储部2242与阻隔部2241连接的面，为存储部2242在第三方向上的两个侧面。梯形结构的两个底边，表示存储部2242与阻挡部225和隧穿层223相连的两个面；梯形结构的两个腰，表示存储部2242与相邻两个阻隔部2241连接的两个面。

在一些示例中，存储部2242与阻隔部2241相连的面也可以是曲面，例如弧面。在一些示例中，存储部2242与阻隔部2241相连的不同面可以既包括平面，也包括曲面，此处不作限定。

如图6所示，在一些实施例中，第二沟道结构220还可以包括绝缘材料260。绝缘材料260位于沟道层221的内部，能够起到支撑的作用。上述绝缘材料260可以包括但不限于氧化硅、氮化硅、氮氧化硅中一种或多种的组合。在一些示例中，绝缘材料260内部还可以形成有空气间隙(图未示)。空气间隙能够缓冲半导体结构200在制备或使用过程中产生的结构应力，提高半导体结构200的可靠性。

在一些实施例中，如图7A所示，阻隔部2241靠近栅极层211的一端在第二沟道结构220的长度方向上的尺寸d3，大于阻隔部2241远离栅极层211的一端在第二沟道结构220的长度方向上的尺寸d4。

在一些示例中，阻隔部2241与存储部2242相连的面可以是平面。如图7A所示，阻隔部2241的截面为梯形结构。例如可以是等腰梯形、也可以直角梯形、还可以是其他梯形，此处不作限定。

在一些示例中，阻隔部2241与存储部2242相连的面也可以是曲面，例如弧面。在一些示例中，阻隔部2241与存储部2242相连的不同面可以既包括平面，也包括曲面，此处不作限定。

如图7A所示，在一些实施例中，在所述沟道结构的长度方向上，一个保护部244分别与相邻的两个栅极层211相接触。例如，保护部244在第二方向Y上的两个表面分别与相邻的两个栅极层211相接触。

另外，在栅极层211包括第一粘接层281的情况下，保护部244与第一粘接层281相接触。

在一些实施例中，如图6和图7A所示，半导体结构200还包括电介质层250。电介质层250可以位于栅极层211与第二沟道结构220之间。电介质层250能够防止电子泄露，提高半导体结构200的可靠性。

电介质层250的材料可以是高介电常数材料。在半导体工业中，高介电常数通常具有这样的含义：材料的介电常数k高于二氧化硅的介电常数k，即3.9。电介质层250的介电常数可以为4.0、4.6、5.2、5.5、6.0、6.3、6.7、7.2、8.5、9.1、9.8、10.4等等。电介质层250的材料包括但不限于氧化铝(Al

电介质层250可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)、热氧化、电镀、化学镀中一种或多种的组合。在一些实施方案中，可以使用ALD。ALD工艺形成的电介质层250具有高均匀性和高精度的优点。

在一些实施例中，电介质层250可以是整层结构，如图6和图7A所示。即电介质层250覆盖存储堆叠结构210靠近存储层224一侧的表面，或者，电介质层250覆盖阻挡层225的外表面。电介质层250在第一方向X上，既与栅极层211相对设置，又与栅极绝缘层212相对设置。

在一些实施例中，电介质层250可以包括第二断口251和电介质部252。如图7B所示，第二断口251贯穿电介质层250，多个第二断口251将多个电介质部252分离，使得多个电介质部252相互间隔设置。

如图7B所示，第二断口251在第一方向X上与栅极绝缘层212相对设置。其中，第二断口251在第三方向Z上的尺寸与栅极绝缘层212在第三方向Z上的尺寸可以大致相等，也可以不相等。

在一些示例中，第二断口251在第三方向Z上的尺寸小于栅极绝缘层212在第三方向Z上的尺寸。在一些示例中，第二断口251在第三方向Z上的尺寸大致等于栅极绝缘层212在第三方向Z上的尺寸。

在一些实施例中，电介质部252靠近第二沟道结构220的侧面可以与阻挡层225直接接触，电介质部252远离第二沟道结构220的侧面可以与栅极层211直接接触。电介质层250能够防止电子泄露，提高半导体结构200的可靠性。

电介质部252在第一方向X上可以与栅极层211相对设置。其中，电介质部252在第三方向Z上的尺寸与栅极层211在第三方向Z上的尺寸可以大致相等，也可以不相等。

在一些示例中，栅极层211在第三方向Z上的尺寸小于电介质部252在第三方向Z上的尺寸。在一些示例中，栅极层211在第三方向Z上的尺寸大致等于电介质部252在第三方向Z上的尺寸。

电介质层250设置于存储堆叠结构220靠近第二沟道结构210的一侧，能够提升存储堆叠结构220中栅极层211的填充率，提高存储堆叠结构220的导电性能。另外，栅极层211的填充率的升高，也能够便于将栅极层211小型化，进而提升半导体结构200的集成度。

如图8所示，在一些实施例中，半导体结构200还可以包括连接结构260。连接结构260可以位于上述连接区SA内。连接结构260可以被配置为与栅极层211电连接，以控制栅线G上的电信号(例如电压)。

连接结构260是从存储堆叠结构210远离源极层SL的一侧，向靠近源极层SL的方向延伸，直至贯穿目标栅极层211’。

其中，目标栅极层211’可以是存储堆叠结构210中的任一栅极层211。连接结构260的数量可以与存储堆叠结构210中栅极层211的数量相等。一个连接结构260与一个栅极层211电连接，不同连接结构260连接的栅极层211不同。也可以理解为，多个连接结构260与多个栅极层211一一对应。目标栅极层211’为对应与连接结构260电连接的栅极层211。

多个连接结构260可以是沿第一方向X排列。例如：多个连接结构260处于同一条直线上。又例如：多个连接结构260处于一条沿第一方向X延伸的折线上，此处不作限定。

在一些实施例中，连接结构260可以包括主体部分261和延伸部分262。其中，延伸部分262与目标栅极层211’连接，且与目标栅极层211’同层设置。主体部分261与延伸部分262相连，且贯穿存储堆叠结构210中位于目标栅极层211’远离源极层SL一侧的部位。

存储堆叠结构210中还包括目标栅极绝缘层212’。目标栅极绝缘层212’为在第三方向Z上与目标栅极层211’相邻的栅极绝缘层212。一个目标栅极层211’对应两个目标栅极绝缘层212’。

其中，延伸部分262与目标栅极层211’同层设置，可以认为延伸部分262位于两个目标栅极绝缘层212’之间，延伸部分262在第一方向X上与目标栅极层211’存在相对或接触的部分。

延伸部分262在第三方向Z上的尺寸可以与目标栅极层211’在第三方向Z上的尺寸大致相等。另外，主体部分261在第一方向X上的尺寸可以小于延伸部分262在第一方向X上的尺寸，即主体部分261在源极层SL上的正投影位于延伸部分262在源极层SL上的正投影内部。这样，能够便于延伸部分262与目标栅极层211’电连接，降低连接结构260与目标栅极层211’之间电连接的难度。

连接结构260的材料包括导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。

在一些实施例中，半导体结构200还包括隔离层280。隔离层280可以包围主体部分261在X-Y平面上的外表面设置，从而防止主体部分261与除目标栅极层211’之外的栅极层211耦接，避免其他栅线G的干扰，提高半导体结构200的可靠性。

隔离层280包括绝缘材料，绝缘材料包括但不限于氧化硅、氮化硅、掺碳的氮化硅、以及高介电常数绝缘材料中的一种或多种的组合。其中，在隔离层280包括掺碳的氮化硅的情况下，由于掺碳的氮化硅与氮化硅之间具有较高的刻蚀比，同时掺碳的氮化硅与氧化硅之间也具有较高的刻蚀比，因此在对氮化硅和氧化硅刻蚀的情况下，隔离层280能够保护连接结构260。

在一些实施例中，半导体结构200还可以包括第二粘合层282。第二粘合层282可以覆盖连接结构260的至少部分表面。第二粘合层282被配置为提高连接结构260与栅极层211之间的粘合度，提高半导体结构200的可靠性。

第二粘合层282可以是导电材料，包括但不限于：金属(例如，钛(Ti)、钽(Ta)、铬(Cr)、钨(W)等)、金属化合物(例如，氮化钛(TiN

在一些示例中，第二粘合层282可以位于主体部分261与隔离层280之间，从而提升主体部分261与隔离层280之间的结构紧密度。

在一些示例中，第二粘合层282可以位于延伸部分262的外表面，从而提升延伸部分262与目标栅极层211’之间的连接强度，提升连接结构与目标栅极层211’的连接可靠性。

如图8所示，在一些实施例中，半导体结构200还包括第三保护层270。第三保护层270位于延伸部分262与目标栅极绝缘层212’之间。第三保护层270的材料可以是绝缘材料，例如：氧化硅、氮氧化硅等合适的材料。

在一些示例中，第三保护层270可以位于延伸部分262靠近源极层SL一侧的表面，与延伸部分262下方的目标栅极绝缘层212’之间。在半导体结构200包括第二粘合层282的情况下，可以是第二粘合层282与第三保护层270直接接触。

在一些示例中，第三保护层270可以位于延伸部分262远离源极层SL一侧的表面，与延伸部分262上方的目标栅极绝缘层212’之间。在半导体结构200包括第二粘合层282的情况下，可以是第二粘合层282与第三保护层270直接接触。

综上所述，本公开实施例提供的半导体结构200，能够在沟道孔内部形成多个存储部2242，既可以通过多个存储部2242提高半导体结构200的性能，又不增加第二沟道结构220的尺寸，便于半导体结构200中第二沟道结构220密度的提升，提升三维存储器10的存储性能。

本公开一些实施例提供一种半导体结构的制备方法。请参阅图9A～图9Z’、以及图10～图25；其中，图9A～图9Z’为根据一些实施例的半导体结构在不同制备阶段的局部结构图，图10～图25为根据一些实施例的半导体结构的制备方法的流程图。该半导体结构的制备方法，如图10所示，包括步骤S1～步骤S8。

步骤S1：在衬底300上形成电介质堆叠结构310，电介质堆叠结构310包括交替叠置的第一牺牲层312和第二牺牲层311。

如图9A和图10所示，提供一衬底300，并在衬底300的上方(即第三方向Z)形成电介质堆叠结构310。其中，衬底300可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)和/或任何其他适当材料。在一些示例中，衬底300包括硅，例如：单晶硅、多晶硅。

上述电介质堆叠结构310包括沿第三方向Z交替叠置的多个第一牺牲层312和多个第二牺牲层311，如图9A所示。也可以理解为，相邻的一个第一牺牲层312和一个第二牺牲层311组成一个电介质牺牲对，电介质堆叠结构320包括沿第三方向Z重复叠置的多个电介质牺牲对。

第一牺牲层312和第二牺牲层311的层数可以是8、16、32、64……等适合的层数。

第一牺牲层312的材料和第二牺牲层311的材料为不同的两种材料，且在相同工艺条件下，第一牺牲层312的刻蚀速度与第二牺牲层322的刻蚀速度不同。在一些示例中，第一牺牲层312包括氮化物牺牲层(例如氮化硅)，第二牺牲层311包括氧化物牺牲层(例如氧化硅)。

如图9J所示，在一些实施例中，电介质堆叠结构310包括存储区CA和连接区SS。存储区CA和连接区SS沿第一方向X排列。其中，存储区CA在X-Y平面上的区域面积可以大于连接区SS在X-Y平面上的区域面积。

步骤S2：形成贯穿电介质堆叠结构310的第一沟道结构320，第一沟道结构320包括存储层224。

如图9E所示，在衬底300和电介质堆叠结构310内形成第一沟道结构320。第一沟道结构320可以贯穿电介质堆叠层310并伸入部分衬底300内。

在一些示例中，第一沟道结构320可以大致为圆柱体结构，即第一沟道结构320不同部位在平行于衬底300(即X-Y平面的)的方向的面积大致相等。第一沟道结构320也可以为圆台体结构，即第一沟道结构320不同部位在平行于X-Y的方向平面上的面积不等。例如：第一沟道结构320远离衬底300的部位在平行于X-Y的方向平面上的面积大于第一沟道结构320靠近衬底300的部位在平行于X-Y的方向平面上的面积。

如图9B所示，步骤S2可以包括在电介质堆叠结构310上形成沟道孔CH。沟道孔CH可以形成于存储区CA内，也可以形成于部分连接区SS内。

沟道孔CH可以通过任何适当的制造过程形成。例如，可以在电介质堆叠结构310上方形成图案化光致抗蚀剂层。图案化光致抗蚀剂层能够暴露电介质堆叠结构310中用于形成沟道孔CH的部分。可以执行适当的刻蚀工艺以去除电介质堆叠结构310中用于形成沟道孔CH的部分。例如，蚀刻工艺可以包括干法蚀刻工艺。

存储层224可以形成于沟道孔CH内部。

如图9E所示，在一些实施例中，第一沟道结构320还可以包括沟道层221、隧穿层223和阻挡层225。其中，存储层224可以位于隧穿层223和阻挡层225之间。沟道层221位于阻挡层225远离存储层224的一侧。

在一些示例中，可以沿沟道孔CH的内壁依次形成阻挡层225、存储层224和隧穿层223。例如使用包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)中一种或多种薄膜沉积工艺，沿沟道孔CH的内壁依次沉积诸如氧化硅层、氮化硅层和氧化硅层的电介质层，从而形成阻挡层225、存储层224和隧穿层223。

在一些示例中，可以采用共形涂覆工艺(诸如，ALD)来沉积阻挡层225、存储层224、隧穿层223和沟道层211中的任一者，使得阻挡层225、存储层224、隧穿层223和沟道层211中的任一者制成的膜层可以厚度均匀。在一些示例中，可以通过控制沉积速率和/或时间来将沟道层211的厚度控制为处于大约10nm至大约15nm之间，例如，9.8nm、10nm、11nm、12.2nm、13.5nm、14nm、14.6nm、15nm或15.3nm。

在阻挡层225、存储层224和隧穿层223制备完成后，可以使用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在氧化硅(隧穿层223)的内壁沉积一层半导体材料(诸如多晶硅)，从而形成沟道层221。

阻挡层225的具体结构和材料可以参考上述阻挡层225的具体结构和材料；存储层224的具体结构和材料可以参考上述存储层224的具体结构和材料；隧穿层223的具体结构和材料可以参考上述隧穿层223的具体结构和材料；沟道层221的具体结构和材料可以参考上述沟道层221的具体结构和材料；此处不再赘述。

步骤S3：形成贯穿电介质堆叠结构310的栅极隔槽GL。

如图9J所示，栅极隔槽GL在第一方向X上贯穿电介质堆叠结构310。多个栅极隔槽GL可以在第二方向Y上平行间隔排列。

栅极隔槽GL贯穿电介质堆叠结构310。栅极隔槽GL可以伸入部分衬底300内，底端暴露部分衬底300。

栅极隔槽GL可以通过任何适当的制造过程形成。例如，可以在电介质堆叠结构310上方形成图案化光致抗蚀剂层。图案化光致抗蚀剂层能够暴露电介质堆叠结构310中用于形成栅极隔槽GL的部分。可以执行适当的刻蚀工艺以去除电介质堆叠结构310中用于形成栅极隔槽GL的部分。蚀刻工艺可以包括干法蚀刻工艺。

栅极隔槽GL形成后，栅极隔槽GL内会暴露电介质堆叠结构310内的第一牺牲层312和第二牺牲层311。

步骤S4：经由栅极隔槽GL，去除第一牺牲层312，形成第一间隙G1，如图9J～图9L所示。

结合图9J和图9K所示，经由栅极隔槽GL，可以通过刻蚀工艺(例如湿法刻蚀工艺)去除在栅极隔槽GL内暴露的第一牺牲层312。

在一些示例中，通过选择对应第一牺牲层312的材料的刻蚀液，在该刻蚀液创造的刻蚀条件下，第一牺牲层312的刻蚀速率大于第二牺牲层311的刻蚀速率。去除第一牺牲层312的过程中，可以去除轻微的第二牺牲层311，也可以保留全部的第二牺牲层311。

如图9K和图9L所示，去除第一牺牲层312后，形成第一间隙G1。第一间隙G1即为第一牺牲层312去除前原本所在空间，第一间隙G1位于相邻两个第二牺牲层311之间。

第一间隙G1在第一方向X上可以与沟道孔CH连通。

如图9K所示，在一些示例中，存储区CA内的第一牺牲层312被去除，在第一沟道结构320周围形成多个第一间隙G1。

如图9L所示，在一些示例中，连接区SS内的第一牺牲层312被去除，在连接结构260之间形成多个第一间隙G1。

步骤S5：经由第一间隙G1，对存储层224的目标部位Q1进行改性处理，形成阻隔部2241。存储层224的目标部位Q1为存储层224的部分部位，目标部位Q1包括：沿平行于衬底300的方向，存储层224中与第一间隙G1相对的至少部分部位。

如图9K所示，在一些示例中，存储层224的目标部位Q1在第三方向Z上的尺寸可以小于第一间隙G1在第三方向Z上的尺寸。在一些示例中，存储层224的目标部位Q1在第三方向Z上的尺寸可以大致等于第一间隙G1在第三方向Z上的尺寸。在一些示例中，存储层224的目标部位Q1在第三方向Z上的尺寸可以大于第一间隙G1在第三方向Z上的尺寸。

其中，改性处理只针对存储层224的目标部位Q1，目标部位Q1形成阻隔部2241，存储层224中未被改性处理的部位形成存储部2242。一个阻隔部2241将相邻两个存储部2242分隔。

改性处理可以是氧化工艺，也可以是其他合适的改变物体性质的工艺，其中，经过改性处理后的物体能够阻挡载流子的流通。通过对存储层224的目标部位Q1进行改性处理，能够使得阻隔部2241阻隔相邻两个存储部2242的载流子的相互流通。

通过在栅极层211和栅极绝缘层212形成之前，利用第一间隙G1对存储层224的目标部位Q1进行改性处理，能够避免改性处理对栅极层211和栅极绝缘层212的影响，提高半导体结构200的制备良率。

另外，通过第一间隙G1制备多个存储部2242，能够使得存储部2242均位于沟道孔CH内部，不会增加第二沟道结构220的关键尺寸，便于提高第二沟道结构220之间的集成密度。

如图9M所示，在一些实施例中，阻隔部2241在第三方向Z上的尺寸与存储部2242在第三方向Z上的尺寸可以相等，也可以不相等。例如：阻隔部2241在第三方向Z上的尺寸大于存储部2242在第三方向Z上的尺寸；又例如：阻隔部2241在第三方向Z上的尺寸大致等于存储部2242在第三方向Z上的尺寸；还例如：阻隔部2241在第三方向Z上的尺寸小于存储部2242在第三方向Z上的尺寸。

在一些实施例中，请结合图7A所示，阻隔部2241靠近第一间隙G1的一端在第三方向Z上的尺寸d3，大于阻隔部2241远离第一间隙G1的一端在第三方向Z上的尺寸d4。

在一些示例中，阻隔部2241与存储部2242相连的面可以是平面。阻隔部2241的截面和存储部2242的截面为梯形结构，可以是等腰梯形、也可以直角梯形、还可以是其他梯形，此处不作限定。在一些示例中，存储部2242与阻隔部2241连接的面，为存储部2242在第三方向上的两个侧面。其中，梯形结构的两个底边，表示存储部2242与阻挡部225和隧穿层223相连的两个面；梯形结构的两个腰，表示存储部2242与相邻两个阻隔部2241连接的两个面。

在一些示例中，阻隔部2241与存储部2242相连的面也可以是曲面，例如弧面。在一些示例中，阻隔部2241与存储部2242相连的不同面可以既包括平面，也包括曲面，此处不作限定。

在一些实施例中，请结合图7A所示，存储部2242靠近第一间隙G1的一端在第三方向Z上的尺寸d1小于存储部2242远离第一间隙G1的一端在第三方向Z上的尺寸d2。即，存储部2242与隧穿层223的接触面积大于存储部2242与阻挡层225的接触面积。这样，能够便于载流子从隧穿层223运动至存储部2242，同时增加存储部2242向阻挡层225泄露的难度，提高半导体结构200的可靠性。

经过步骤S5之后，第一沟道结构320转变为第二沟道结构220。

步骤S6：在第一间隙G1内形成栅极绝缘层212。

在一些实施例中，可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在第一间隙G1的内壁沉积绝缘材料，形成栅极绝缘层212，如图9O所示。

绝缘材料包括但不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiNxOy)、以及高介电常数绝缘材料中的一种或多种的组合，或者也可以是其他合适的材料。

需要说明的是，上述第一间隙G1的内壁，即包括与第一间隙G1相邻的两个第二牺牲层311相对的表面、以及第二沟道结构220中正对第一间隙G1的表面。

步骤S7：经由栅极隔槽GL，去除至少部分第二牺牲层311，形成第二间隙G2，如图9R和图9W所示。

经由栅极隔槽GL，可以通过刻蚀工艺(例如湿法刻蚀工艺)去除在栅极隔槽GL内暴露的第二牺牲层311。

在一些示例中，通过选择对应第二牺牲层311的材料的刻蚀液，在该刻蚀液创造的刻蚀条件下，第二牺牲层311的刻蚀速率大于栅极绝缘层212的刻蚀速率。去除第二牺牲层311的过程中，可以去除轻微的栅极绝缘层212，也可以保留全部的栅极绝缘层212。

去除第二牺牲层311后，形成第二间隙G2，如图9R所示。第二间隙G2即为被去除的至少部分第二牺牲层311去除前原本所在空间，第二间隙G2位于相邻两个栅极绝缘层212之间。

在一些示例中，第二间隙G2在第一方向X上可以与沟道孔CH连通。

如图9U所示，在一些实施例中，第二牺牲层311分布于存储区CA和连接区SS。其中，步骤S7去除的至少部分第二牺牲层311，包括第二牺牲层311位于存储区CA的部位。在另一些实施例中，第二牺牲层311分布于存储区CA，也可以包括连接区SS的部分部位，此处不作限定。

步骤S8：在第二间隙G2内形成栅极层211，如图9Z所示。

在一些实施例中，可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在第二间隙G2的内壁沉积导电材料，形成栅极层211。导电材料包括但不限于钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。

需要说明的是，上述第二间隙G2的内壁，即包括与第二间隙G2相邻的两个栅极绝缘层212相对的表面、以及第二沟道结构220中正对第二间隙G2的表面。

在一些示例中，沉积导电材料以形成栅极层211的过程中，导电材料可以覆盖栅极隔槽GL侧壁和堆叠结构的表面，如图9Y所示。通过去除导电材料除第二间隙G2之外的部位，从而在第二间隙G2内形成栅极层211，如图9Z所示。

通过在第一间隙G1内形成栅极绝缘层212替换第一牺牲层312，在第二间隙G2内形成栅极层211替换第二牺牲层311，使得电介质堆叠结构320被替换为存储堆叠结构220。

其中，利用栅极隔槽GL去除第一牺牲层312、以及利用栅极隔槽GL去除第二牺牲层311，均利用了第一牺牲层312和第二牺牲层311在栅极隔槽GL内暴露面积多的特点，能够增加初始刻蚀面积，提高刻蚀效率。

类似地，利用栅极隔槽GL在第一间隙G1内形成栅极绝缘层212、以及利用栅极隔槽GL在第二间隙G2内形成栅极层211，均利用了第一间隙G1和第二间隙G2在栅极隔槽GL内暴露面积多的特点，能够增加沉积面积，提高沉积效率。

另外，在一些实施例中，先制备栅极层再制备栅极绝缘层，由于栅极层本身结构应力较高，在后续制备栅极绝缘层时会受到应力的影响，降低制备效率和良率。本公开实施例的半导体结构制备方法中，先制备栅极绝缘层212，再制备栅极层211，能够避免栅极层本身结构应力影响栅极绝缘层制备，提高半导体结构200的制备效率和良率。

在一些实施例中，在步骤S8可以包括在第二间隙G2内形成第一粘合层281；以及，在第二间隙G2中的第一粘合层281内形成栅极导电层2111。

例如:可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在第一间隙G1的内壁沉积粘合材料，形成第一粘合层281。其中，粘合材料之前已经详细说明，此处不再赘述。

第一粘合层281可以覆盖栅极导电层2111的至少部分表面，如图9Y所示。第一粘合层281被配置为提高栅极导电层2111与接触的其他结构之间的粘合度，提高半导体结构200的可靠性。

综上所述，本公开实施例提供的半导体结构的制备方法，通过先去除第一牺牲层312，形成第一间隙G1来对第一沟道结构310内的存储层224进行改性处理，得到多个存储部2242；之后，再形成栅极绝缘层212和栅极层211。这样，能够避免改性处理过程中，影响栅极绝缘层212和栅极层211，实现提升半导体结构的制备良率。

另外，通过第一间隙G1对沟道孔CH内部的存储层224进行改性处理，形成位于的沟道孔CH内部多个存储部2242。这样，既能够提高半导体结构的性能，又能便于半导体结构中第二沟道结构220密度的提升。

如图11所示，在一些实施例中，在步骤S6之前，还可以包括步骤S9。

步骤S9：在第一间隙G1的内壁上形成第一保护层331。

第一保护层331可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺，在第一间隙G1的内壁沉积保护材料形成。其中，保护材料可以是掺碳的氮化硅、以及其他合适的材料，此处不作限定。

如图9P所示，第一保护层331可以是经由栅极隔槽GL沉积于第一间隙G1的内壁。例如：在形成第一保护层331的同时，还包括沉积覆盖于栅极隔槽GL内的保护材料。第一保护层331位于第一间隙G1的部位形成一个具有开口的容纳腔。

如图9P所示，步骤S6经由容纳腔的开口，在容纳腔内形成栅极绝缘层212。

并且，如图9Q和图12所示，在步骤S6之后，还可以包括步骤S10。

步骤S10：在栅极隔槽GL内形成第二保护层332，第二保护层332覆盖栅极绝缘层212暴露在栅极隔槽GL内的侧面，且第二保护层332与第一保护层331彼此连接，以包围栅极绝缘层212。

第二保护层332可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在栅极绝缘层212暴露在栅极隔槽GL内的侧面沉积保护材料形成。其中，保护材料可以是掺碳的氮化硅、以及其他合适的材料，此处不作限定。

如图9Q所示，第二保护层332可以是经由栅极隔槽GL沉积于栅极绝缘层212暴露在栅极隔槽GL内的侧面。例如：在形成第二保护层332的同时，还包括沉积覆盖于栅极隔槽GL内的保护材料。

第一保护层331与第二保护层332连接，即将容纳腔的开口封闭，从而实现对栅极绝缘层212的包围，形成包围栅极绝缘层212的保护薄膜230。

在相同工艺条件下，保护薄膜230的刻蚀速率小于栅极绝缘层212的刻蚀速率。通过保护薄膜230包围栅极绝缘层212，能够防止栅极绝缘层212暴露，保护栅极绝缘层212不被后续的刻蚀工艺去除。

在一些实施例中，第一保护层331的材料和第二保护层332的材料相同，例如掺碳的氮化硅，也可以是均为其他合适的材料，此处不作限定。

如图12所示，在一些实施例中，在步骤S10之前，还可以包括步骤S11。

步骤S11：去除栅极绝缘层212中靠近栅极隔槽GL的端部，以使栅极绝缘层212的侧面相对于第一保护层331的侧面内缩，形成凹槽212’，如图9P所示。

这样，凹槽212’的槽底即为栅极绝缘层212靠近栅极隔槽GL的侧面，凹槽212’的槽口由两侧的第一保护层331靠近栅极隔槽GL的侧面形成。

后续步骤S10形成的第二保护层332包括位于凹槽212’的部分，即可以覆盖栅极绝缘层212靠近栅极隔槽GL的侧面，并与第一保护层331连接。

通过去除栅极绝缘层212中靠近栅极隔槽GL的端部，形成凹槽以容纳第二保护层332，有利用在实现第一保护层331与第二保护层332连接、以共同包围栅极绝缘层212，保护栅极绝缘层212不被后续的刻蚀工艺去除。另外，实现第二保护层332靠近栅极隔槽GL的侧面与第一保护层331靠近栅极隔槽GL的侧面齐平，为后续沉积工艺提供便利，提高半导体结构200的制备良率。

在一些实施例中，在相同工艺条件下，第一保护层331的刻蚀速率小于栅极绝缘层212的刻蚀速率。如图13所示，步骤S11可以是：采用刻蚀工艺，去除栅极绝缘层212中靠近栅极隔槽GL的端部。栅极绝缘层212靠近栅极隔槽GL的端部，可以经由栅极隔槽GL采用刻蚀工艺去除。例如：利用湿法刻蚀工艺，通过控制刻蚀时间来调整栅极绝缘层212靠近栅极隔槽GL的端部的刻蚀长度(在第一方向X上的长度)，即形成凹槽212’的深度。

利用刻蚀工艺去除栅极绝缘层212中靠近栅极隔槽GL的端部，工艺简单且能够便于控制凹槽212’的深度。

如图14所示，在一些实施例中，步骤S10可以包括步骤S101和步骤S102。

步骤S101：形成第二保护膜，第二保护膜填充凹槽212’，且覆盖栅极隔槽GL的内壁。

第二保护膜可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在栅极隔槽GL内壁沉积保护材料形成。其中，保护材料填充位于栅极隔槽GL侧壁上的凹槽212’。保护材料可以是掺碳的氮化硅、以及其他合适的材料，此处不作限定。

在一些示例中，第二保护膜覆盖第二牺牲层311靠近栅极隔槽GL的侧面、第一保护层331靠近栅极隔槽GL的侧面、栅极绝缘层212靠近栅极隔槽GL的侧面、以及衬底300暴露于栅极隔槽GL的表面。

步骤S102：刻蚀第二保护膜，保留第二保护膜中位于凹槽212’内的部位，作为第二保护层332，如图9Q所示。

通过刻蚀工艺，去除第二保护膜中位于凹槽212’之外的部位，保留位于凹槽212’内的部位，形成第二保护层332。刻蚀工艺可以是干法刻蚀工艺，也可以是湿法刻蚀工艺。

如图15所示，在一些实施例中，在步骤S3之前，还包括步骤S12～步骤S14。

步骤S12：形成连接孔SH。连接孔SH由电介质堆叠结构310远离衬底300的一侧贯穿至目标第二牺牲层311’，且暴露目标第一牺牲层312’。其中，目标第一牺牲层312’与目标第二牺牲层相邻311’。

如图9H所示，连接孔SH贯穿目标第二牺牲层311’、以及目标第二牺牲层311’远离衬底300一侧的电介质堆叠结构310(第一牺牲层312和第二牺牲层311)。

需要说明的是，目标第二牺牲层311’可以是电介质堆叠结构310中的任一第二牺牲层311。连接孔SH的数量可以与电介质堆叠结构310中第二牺牲层311的数量相等。一个连接孔SH贯穿至一个目标第二牺牲层311’，不同连接孔SH贯穿至的目标第二牺牲层311’不同；可以理解为，多个连接孔SH与多个目标第二牺牲层311’一一对应。目标第二牺牲层311’为对应与连接孔SH形成过程中最终贯穿的第二牺牲层311。

连接孔SH贯穿第一牺牲层312和第二牺牲层311的方式，可以包括但不限于干法刻蚀工艺、湿法刻蚀工艺中一种或多种的组合，也可以是其他合适的孔形成工艺，此处不作限定。

如图9J所示，多个连接孔SH可以是沿第一方向X排列。例如：多个连接孔SH处于同一条直线上；又例如：多个连接孔SH处于一条沿第一方向X延伸的折线上，此处不作限定。

如图9H所示，目标第一牺牲层312’为在第三方向Z上与目标第二牺牲层311’相邻的两个第一牺牲层312。目标第一牺牲层312’的部分表面暴露于连接孔SH内。

步骤S13：经由连接孔SH，对目标第一牺牲层312’暴露表面进行表面处理，形成第三保护层270。

如图9H所示，可以经由连接孔SH内部，对目标第一牺牲层312’在连接孔SH内暴露的表面进行表面处理，改变暴露表面的性质，形成第三保护层270。在一些示例中，目标第一牺牲层312’在连接孔SH内暴露的表面，暴露于连接孔SH的延伸部分SH2内。

在一些实施例中，表面处理可以是增加暴露表面与目标第一牺牲层312’的刻蚀比。例如，在相同工艺条件下，第三保护层270的刻蚀速率小于目标第一牺牲层312’的刻蚀速率。

在一些实施例中，目标第一牺牲层312’的材料包括非氧化物，例如氮化硅。表面处理可以包括氧化处理，即将目标第一牺牲层312’的氮化物表面氧化为氧化物表面。

在一些实施例中，第三保护层270可以与目标第二牺牲层311’暴露于连接孔SH的表面相连，形成包围连接孔SH的延伸部分SH2的整体结构，从而保护后续在连接孔SH内形成的连接结构260与后续形成的第一间隙G1之间分隔，避免后续通过第一间隙G1进行的改性处理改变连接结构260的性质，提高三维存储器中半导体结构的可靠性。

步骤S14：在连接孔SH内形成连接结构260，如图9I所示。

连接结构260可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在连接孔SH内沉积导电材料，形成连接结构260。导电材料包括但不限于钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。

其中，第三保护层270位于连接结构260与目标第一牺牲层312’之间。

在一些实施例中，在步骤S14之前，还可以在连接孔SH内形成第二粘合层282。例如:可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在连接孔SH的内壁沉积粘合材料，形成第二粘合层282。其中，粘合材料之前已经详细说明，此处不再赘述。

步骤S14可以理解为：在连接孔SH中的第二粘合层282内形成连接结构260，如图9I所示。第二粘合层282可以覆盖连接结构260的至少部分表面。第二粘合层282被配置为提高连接结构260与接触的其他结构之间的粘合度，提高半导体结构200的可靠性。

在一些实施例中，在形成连接结构260之后，还可以通过化学机械研磨(ChemicalMechanical Polish，CMP)的方式平坦化连接结构260的表面。例如使连接结构260的上表面与电介质堆叠结构310的上表面齐平。

在一些实施例中，在形成连接结构260之后，可以在连接区SS沉积一层保护材料。在一些示例中，保护材料也可以覆盖存储区CA。例如一层保护层同时覆盖连接结构260和第一沟道结构310。

步骤S5中对第一沟道结构310的存储层224改性处理发生于存储区CA内，不会影响到连接区SS的连接结构，因此可以在步骤S5之前在连接区SS内先形成连接结构260。

如图16所示，在一些实施例中，步骤S12可以包括步骤S121～步骤S124。

步骤S121：形成连接孔SH的主体部分SH1。连接孔SH的主体部分SH1由电介质堆叠结构310远离衬底300的一侧贯穿至目标第二牺牲层311’。

本实施例中，连接孔SH通过两次孔形成工艺完成。

第一次孔形成工艺，可以包括但不限于干法刻蚀工艺、湿法刻蚀工艺中一种或多种的组合，也可以是其他合适的孔形成工艺，此处不作限定。

如图9F所示，第一次孔形成工艺形成的主体部分SH1贯穿目标第二牺牲层311’远离衬底300一侧的电介质堆叠结构310(第一牺牲层312和第二牺牲层311)、以及部分目标第二牺牲层311’。

在其他的一些实施例中，步骤S121也可以不去除部分目标第二牺牲层311’，即仅暴露出目标第二牺牲层311’。

即，主体部分SH1的底端，暴露第一次孔形成工艺未去除的部分目标第二牺牲层311。

步骤S122：在主体部分SH1内形成隔离层280。

隔离层280可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在主体部分SH1内沉积隔离材料，形成隔离层280。隔离材料可以包括掺碳的氮化硅，也可以为其他合适的材料，此处不作限定。

如图9G所示，隔离层280覆盖主体部分SH1的侧壁、以及主体部分SH1底部(即第一次孔形成工艺未去除的部分目标第二牺牲层311’的上表面)。

另外，在形成隔离层280的同时，还可以包括沉积覆盖于电介质堆叠结构310上表面的隔离材料，此处不作限定。

步骤S123：去除隔离层280中位于主体部分SH1底部的部位。

可以通过刻蚀工艺去除隔离层280中位于主体部分SH1底部的部位，刻蚀工艺可以是干法刻蚀，也可以是湿法刻蚀，还可以是其他合适的刻蚀工艺。

在形成隔离层280的同时还可以包括沉积覆盖于电介质堆叠结构310上表面的隔离材料的情况下，在去除隔离层280中位于主体部分SH1底部的部位的同时，还可以去除主体部分SH1之外的隔离材料。

在步骤S123之后，主体部分SH1内保留有位于主体部分SH1侧壁的隔离层280，如图9H所示。

步骤S124：去除目标第二牺牲层311’中位于主体部分SH1下方及周围的部位，形成连接孔SH的延伸部分SH2。延伸部分SH2与主体部分SH1连通，且主体部分SH1在衬底300上的正投影位于延伸部分SH2在衬底300上的正投影范围内。

第二次孔形成工艺，可以包括但不限于干法刻蚀工艺、湿法刻蚀工艺中一种或多种的组合，也可以是其他合适的孔形成工艺，此处不作限定。

如图9H所示，第二次孔形成工艺形成的延伸部分SH2贯穿第一次孔形成工艺未去除的部分目标第二牺牲层311’。以第二次孔形成工艺为湿法刻蚀工艺为例：可以通过延长刻蚀时长，去除目标第二牺牲层311’中位于主体部分SH1周围的部分，形成在X-Y平面上孔径扩大的延伸部分SH2。

其中，保留于主体部分SH1侧壁上的隔离层280，能够防止第二次孔形成工艺对主体部分SH1的刻蚀，防止主体部分SH1在X-Y平面的孔径扩大。因此，主体部分SH1在X-Y平面的孔径小于延伸部分SH2在X-Y平面的孔径，即主体部分SH1在衬底300上的正投影位于延伸部分SH2在衬底300上的正投影范围内。

另外，隔离层280还可以防止后续形成的连接结构260中位于主体部分SH1的部位与后续形成的栅极层212耦接，提高半导体结构200的可靠性。

延伸部分SH2在X-Y平面上尺寸的增加，能够使得后续形成的连接结构260中位于延伸部分SH2的部位更好地与后续形成的栅极层211电连接，提高半导体结构200的可靠性。

如图17所示，在一些实施例中，步骤S2可以包括，步骤S21：形成贯穿电介质堆叠结构310的沟道孔CH。步骤S21之后，还可以包括步骤S15。

步骤S15：形成覆盖沟道孔CH的第四保护层240，如图9C所示。

第四保护层240可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在沟道孔CH内沉积保护材料，形成第四保护层240。保护材料可以包括掺碳的氮化硅，也可以为其他合适的材料，此处不作限定。

第四保护层240覆盖沟道孔CH的侧壁及底壁。在一些示例中，所述第四保护层240覆盖第一牺牲层312靠近沟道孔CH的侧面、第二牺牲层311靠近沟道孔CH的侧面、以及衬底300暴露于沟道孔CH的表面。

另外，在形成第四保护层240的同时，还可以包括沉积覆盖于电介质堆叠结构310上表面的保护材料，此处不作限定。

在步骤S15之后，步骤S2还可以包括，步骤S22：形成位于第四保护层240内侧的存储层224。

后续依次形成的阻挡层225、存储层224、隧穿层223和沟道层211均形成于第四保护层240的内侧。阻挡层225、存储层224、隧穿层223和沟道层211的形成方式之前已详细说明，此处不再赘述。

第四保护层240能够在步骤S4去除第一牺牲层312的过程中，保护第一沟道结构240的结构不被破坏，提高半导体结构200的制备良率。

如图17所示，在一些实施例中，在步骤S2之后还包括步骤S15的情况下，即如图9C所示，沟道孔CH内还形成有第四保护层240的情况下。步骤S5之前，还可以包括步骤S16。

步骤S16：经由第一间隙G1，去除第四保护层240的目标部位Q2，形成第四保护层240的第一断口241。第四保护层240的目标部位Q2包括：沿平行于衬底300的方向，第四保护层240中与第一间隙G1相对的至少部分部位。

如图9K所示，在一些示例中，第四保护层240的目标部位Q2在第三方向Z上的尺寸可以小于第一间隙G1在第三方向Z上的尺寸。例如：第一间隙G1和第一断口241形成的通道，在第一断口241处缩小。

在一些示例中，第四保护层240的目标部位Q2在第三方向Z上的尺寸可以大致等于第一间隙G1在第三方向Z上的尺寸。例如：第一间隙G1和第一断口241形成的通道，在第一断口241处保持。

第一断口241的去除方式，可以包括但不限于干法刻蚀工艺、湿法刻蚀工艺中一种或多种组合。

图9M所示，第四保护层240被多个第一断口241分隔为多个第一保护部242，多个第一保护部242相互间隔设置。在一些实施例中，第一保护部242靠近存储部224的侧面可以与阻挡层225直接接触，第一保护部242远离存储部224的侧面可以与第二牺牲层311直接接触。

基于此，步骤S5可以理解为：经由第一间隙G1，穿过第一断口241，对存储层224的目标部位Q1进行改性处理，如图9M所示。对存储层224的目标部位Q1进行改性处理的过程之前已经详细说明，此处不再赘述。

通过在第四保护层240中形成第一断口241，能够使得第一间隙G1与沟道孔CH内的第一沟道结构310连通，从而能够通过第一间隙G1对第一沟道结构310中的存储层224的目标部位Q1进行改性处理，得到多个存储部2242。

如图18和图19所示，在一些实施例中，在步骤S15之后且步骤S22之前，半导体的制备方法还包括步骤S17。

步骤S17：形成覆盖第四保护层240的电介质层250，如图9D所示。

电介质层250可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在沟道孔CH内沉积电介质材料，形成电介质层250。保护材料可以包括但不限于:氧化铝(Al

电介质层250覆盖第四保护层240的内表面。另外，在形成电介质层250的同时，还可以包括沉积覆盖于电介质堆叠结构310上表面的电介质材料，此处不作限定。

后续依次形成的阻挡层225、存储层224、隧穿层223和沟道层211均形成于电介质层250的内侧，如图9E所示。阻挡层225、存储层224、隧穿层223和沟道层211的形成方式之前已详细说明，此处不再赘述。

电介质层250能够防止载流子从后续形成的第二沟道结构220泄露，提高半导体结构200的可靠性。

另外，电介质层250设置于沟道孔CH内，能够提升去除第二牺牲层311的工艺窗口，且提升栅极层211填充的工艺窗口，从而提升后续形成的存储堆叠结构220中栅极层211的填充率，提高存储堆叠结构220的导电性能。另外，栅极层211的填充率的升高，也能够便于将栅极层211小型化，进而提升半导体结构200的集成度。

如图18所示，在一些实施例中，在步骤S15之后还包括步骤S17的情况下，即如图9D所示，沟道孔CH内还形成有电介质层250的情况下。步骤S16之后，还可以包括步骤S18。

步骤S18：经由第一间隙G1，穿过第一断口241，去除电介质层250的目标位置T3，形成电介质层250的第二断口251。电介质层250的目标部位Q3包括：沿平行于衬底300的方向，电介质层250中与第一间隙G1相对的至少部分部位。

如图9K所示，在一些示例中，电介质层250的目标部位Q3在第三方向Z上的尺寸可以小于第一间隙G1在第三方向Z上的尺寸。例如：第一间隙G1、第一断口241和第二断口251形成的通道，在第二断口251处缩小。

在一些示例中，电介质层250的目标部位Q3在第三方向Z上的尺寸可以等于第一间隙G1在第三方向Z上的尺寸。例如：第一间隙G1、第一断口241和第二断口251形成的通道，在第二断口251处保持。

第二断口251的去除方式，可以包括但不限于湿法刻蚀工艺、气体刻蚀工艺中一种或多种组合。

图9M’所示，电介质层250被多个第二断口251分隔为多个电介质部252，多个电介质部252相互间隔设置。在一些实施例中，电介质部252靠近存储部224的侧面可以与阻挡层225直接接触，电介质部252远离存储部224的侧面可以与第一保护部242直接接触。

基于此，步骤S5可以理解为：经由第一间隙G1，依次穿过第一断口241和第二断口251，对存储层224的目标部位Q1进行改性处理，如图9M’所示。对存储层224的目标部位Q1进行改性处理的过程之前已经详细说明，此处不再赘述。

通过在电介质层250中形成第二断口251，能够使得第一间隙G1与沟道孔CH内的第一沟道结构310连通，从而提高通过第一间隙G1对第一沟道结构310中的存储层224的目标部位Q1进行改性处理的效果，得到多个存储部2242。

如图19所示，在一些实施例中，在步骤S15之后还包括步骤S17的情况下，即如图9D所示，沟道孔CH内还形成有电介质层250的情况下，也可以没有步骤S18。

即，电介质层250为连续、完整的膜层结构，如图9N所示。

基于此，步骤S5可以理解为：经由第一间隙G1，依次穿过第一断口241，并透过电介质层250的目标部位Q3，对存储层224的目标部位Q1进行改性处理。对电介质层250的目标部位Q3的说明、以及存储层224的目标部位Q1进行改性处理的过程之前已经详细说明，此处不再赘述。

虽然电介质层250阻隔第一间隙G1与沟道孔CH之间的连通，但是不影响通过第一间隙G1对第一沟道结构310中的存储层224的目标部位Q1进行改性处理，得到多个存储部2242的效果；同时，还能够节省形成第二断口251的制备工序，提高半导体结构200的制备效率。

如图20所示，在一些实施例中，步骤S5包括：对存储层224的目标部位Q1进行氧化处理，形成阻隔部2241，存储层224被阻隔部分2241隔成多个存储部2242。

在一些示例中，存储层224的材料包括氮化物，例如氮化硅。改性处理可以包括氧化处理，即将存储层224的氮化物氧化为氧化物。氧化处理具体可以是远程等离子体氧化(Remote Plasma Oxidation，RPO)。

通过氧化处理对存储层224的目标部位Q1进行改性，工艺简单，能够降低半导体结构200的制备难度。

结合图9J所示，在一些实施例中，电介质堆叠结构310包括连接区SS和存储区CA。栅极隔槽GL包括位于连接区SS的第一子栅极隔槽GL1，和位于存储区CA的第二子栅极隔槽GL2。

基于此，如图21所示，步骤S7可以包括步骤S71～步骤S74。

步骤S71：形成位于第一子栅极隔槽GL1中的第一牺牲图案391，如图9U所示。

第一牺牲图案391可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在第一子栅极隔槽GL1中沉积牺牲材料，形成第一牺牲图案391。牺牲材料可以为与第二牺牲层311具有高刻蚀比的材料，以使在相同工艺条件下，第一牺牲图案391的刻蚀速率小于第二牺牲层311的刻蚀速率。

在一些示例中，多晶硅和氧化硅是具有高蚀刻选择比的材料对。例如：氧化硅作为第二牺牲材料层311的材料，多晶硅作为第一牺牲图案391的材料。

在步骤S71之后，第一子栅极隔槽GL1被第一牺牲图案391填充，如图9U所示。第二牺牲层311中位于连接区SS的部位被保护，第二子栅极隔槽GL2暴露第二牺牲层311中位于存储区CA的部位。

步骤S72：经由第二子栅极隔槽GL2，去除第二牺牲层311中位于存储区CA的部位，如图9R和图9V所示。

第二牺牲层311中位于存储区CA的部位，可以经由第二子栅极隔槽GL2，从在第二子栅极隔槽GL2暴露的部位开始，通过湿法刻蚀工艺进行去除。

第二牺牲层311中位于存储区CA的部位被去除后，在第二牺牲层311原本所在的位置，形成第二间隙G2中位于存储区CA的部位，如图9V所示。

如图9V所示，在一些实施例中，连接区SS包括触点区SS1、以及过渡区SS2。在第一方向X上，过渡区SS2位于触点区SS1与存储区CA之间。连接结构260位于触点区SS1。

在通过湿法刻蚀工艺去除第二牺牲层311中位于存储区CA的部位的过程中，由于是各向同性刻蚀，刻蚀液会从存储区CA去除的第二牺牲层311的部位流向过渡区SS2，从而一同去除第二牺牲层311位于过渡区SS2的部位。

步骤S73：去除第一牺牲图案391，如图9W所示。

第一牺牲图案391可以通过湿法刻蚀工艺进行去除。去除第一牺牲图案391后，第一子栅极隔槽GL1暴露第二牺牲层311中位于连接区SS的部位。

步骤S74：经由第一子栅极隔槽GL1，去除第二牺牲层311中位于连接区SS且靠近第一子栅极隔槽GL1的部位，如图9X。

去除第二牺牲层311中位于连接区SS且靠近第一子栅极隔槽GL1的部位，可以经由第一子栅极隔槽GL1，从在第一子栅极隔槽GL1暴露的部位开始，通过湿法刻蚀工艺进行去除。

其中，步骤S74中针对第二牺牲层311中位于连接区SS且靠近第一子栅极隔槽GL1的部位的刻蚀时长，可以小于步骤S72中针对第二牺牲层311中位于存储区CA的部位的刻蚀时长。通过配置不同的刻蚀时长，可以调节对第二牺牲层311的刻蚀深度。其中，刻蚀深度是指在平行于X-Y平面的方向上垂直于栅极隔槽GL的刻蚀尺寸。

在一些实施例中，去除第二牺牲层311中位于连接区SS且靠近第一子栅极隔槽GL1的部位，可以直至暴露位于连接区SS中的连接结构260后才停止去除第二牺牲层。在另一些实施例中，去除第二牺牲层311中位于连接区SS且靠近第一子栅极隔槽GL1的部位，可以在暴露位于连接区SS中的连接结构260一段时间后才停止去除第二牺牲层。实际应用中。可以根据产品的实际需求调整刻蚀深度/时长，此处不作限定。

由于存储区CA与连接区SS中需要去除第二牺牲层311的深度不同，本实施例中利用第一牺牲图案391，实现对去除深度较深的存储区CA单独进行一次去除，再对去除深度较浅的连接区SS单独进行一次去除，能够便于控制存储区CA和连接区SS的刻蚀深度，提高半导体结构200的制备精度，进而提升半导体结构200的制备良率。

如图22所示，在一些实施例中，在步骤S71之前，还可以包括步骤S75。

步骤S75：在第一子栅极隔槽GL1内，形成覆盖衬底300的停止层380，如图9S所示。在相同工艺条件下，停止层380的刻蚀速度小于第一牺牲图案391的刻蚀速度。

停止层380可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在第一子栅极隔槽GL1中沉积停止材料，形成停止层380。停止材料可以为与第一牺牲图案391具有高刻蚀比的材料，以使在相同工艺条件下，停止层380的刻蚀速率小于第一牺牲图案391的刻蚀速率。

在一些实施例中，栅极隔槽GL伸入部分衬底300。第一牺牲图案391的材料与衬底300的材料具有接近的刻蚀比，例如：第一牺牲图案391的材料与衬底300的材料相同。在刻蚀第一牺牲图案391的过程中，容易破坏衬底300。

本实施例中，通过在衬底300与第一牺牲图案391之间增设停止层380，能够在刻蚀第一牺牲图案391的过程中防止对衬底300的破坏，提高半导体结构200的可靠性。

如图23所示，在一些实施例中，步骤S74还包括：去除第一子栅极隔槽GL1内的停止层380。即，在去除第二牺牲层311中位于连接区SS且靠近第一子栅极隔槽GL1的部位的同时，去除第一子栅极隔槽GL1内的停止层380。

本实施例中，停止层380的材料与第二牺牲层311的材料具有相同或相近的刻蚀比，即在相同工艺条件下，停止层380的刻蚀速率与第二牺牲层311的刻蚀速率相同或相近。

在一些示例中，停止层380的材料与第二牺牲层311的材料相同，例如停止层380的材料和第二牺牲层311的材料均为氧化硅，或其他合适的材料，此处不作限定。刻蚀相同的材料，能够节约选材的成本，同时便于刻蚀时长的控制。

这样，可以省去额外再去除停止层380的工序，提高半导体结构200的制备效率。

如图24所示，在一些实施例中，步骤S71，可以包括步骤S711～步骤S713。

步骤S711：在栅极隔槽GL中填充牺牲材料390，如图9T所示。

牺牲材料390可以通过采用包括但不限于PVD、CVD、ALD中一种或多种薄膜沉积工艺在栅极隔槽GL中沉积牺牲材料得到。牺牲材料可以为与第二牺牲层311具有高刻蚀比的材料，以使在相同工艺条件下，牺牲材料390的刻蚀速率小于第二牺牲层311的刻蚀速率。

在一些实施例中，在步骤S711之后，还可以通过化学机械研磨(ChemicalMechanical Polish，CMP)的方式平坦化牺牲材料390的表面。例如使牺牲材料390的上表面与电介质堆叠结构310的上表面齐平。

步骤S712：形成覆盖电介质堆叠结构310和牺牲材料390的硬掩膜层370，硬掩膜层370暴露位于第二子栅极隔槽GL2中的牺牲材料390，如图9U所示。

在一些实施例中，硬掩膜层370可以在电介质堆叠结构310和牺牲材料390上通过沉积工艺形成一层掩膜层。再利用光刻工艺对掩膜层图案化，形成硬掩膜层370，如图9U所示。在一些示例中，利用光刻工艺对掩膜层图案化的过程中，去除了掩膜层遮盖存储区CA的部位，使得硬掩膜层370暴露位于第二子栅极隔槽GL2中的牺牲材料390。

掩膜层的材料可以是氧化物层(例如氧化硅)，或者也可以是其他合适的材料，此处不作限定。

步骤S713：基于硬掩膜层370，去除位于第二子栅极隔槽GL2中的牺牲材料390，保留在第一子栅极隔槽GL1中的牺牲材料390，形成第一牺牲图案391，如图9U所示。

利用硬掩膜370刻蚀位于第二子栅极隔槽GL2中的牺牲材料390，保留被硬掩膜370遮盖的在第一子栅极隔槽GL1中的牺牲材料390，并将在第一子栅极隔槽GL1中的牺牲材料390作为第一牺牲图案391。

本实施例中，通过硬掩膜层370将栅极隔槽GL内的牺牲材料390制备为第一牺牲图案391，制备方式简单，能够降低半导体结构200的制备难度。

在上述实施例的步骤之后，还可以去除栅极隔槽GL中的牺牲材料，并在栅极隔槽GL中填充栅极隔离结构。

在一些实施例中，如图9R所示在形成第二间隙G2之后，还可以经由第二间隙G2去除部分包围栅极绝缘层212设置的保护薄膜230，暴露栅极绝缘层212，如图9R’所示。

其中，保护薄膜230被去除的部位，包括保护薄膜230中靠近第二间隙G2的部位，形成第三断口243。其中，第三断口243与第二间隙G2相连通。保护薄膜230中位于栅极绝缘层212与电介质层250之间的部位作为保护部244被保留。

通过去除部分保护薄膜230能够扩大第二间隙G2的空间，从而便于后续在第二间隙G2内栅极层211的形成。后续栅极层211经由第二间隙G2填充第三断口243，能够增加栅极层211的填充率，进而提升制备得到三维存储器的半导体结构200的导电性能。

示例性地，如图9Z’所示，在步骤S7之后还去除部分保护薄膜230且栅极层211包括第一粘合层281的情况下，第一粘合层281直接与栅极绝缘层212接触并填充第三断口243，能够增加栅极层211在第二间隙G2内的填充率，进而提升制备得到三维存储器的半导体结构200的导电性能。

此外，该半导体的制备方法还可以包括以下步骤：去除底部的衬底300，暴露出第四保护层240延伸入衬底300中的部位；依次去除第四保护层240延伸入衬底300中的部位、电介质层250延伸入衬底300中的部位、存储功能层222延伸入衬底300中的部位，以暴露沟道层210；再形成源极层(如图6所示的源极层SL)，使源极层覆盖存储堆叠结构210底部，并与沟道层210电接触。

综上所述，本公开实施例提供的半导体结构的制备方法，通过先去除第一牺牲层312，形成第一间隙G1来对第一沟道结构310内的存储层224进行改性处理，得到多个存储部2242；之后，再形成栅极绝缘层212和栅极层211。这样，能够避免改性处理影响栅极绝缘层212和栅极层211，实现提升半导体结构的制备良率。

另外，通过栅极隔槽GL和第一间隙G1对存储层224的目标部位Q1进行改性处理，得到多个存储部2242，能够使得存储部2242均位于沟道孔CH内部，不会增加第二沟道结构220的关键尺寸，便于提高第二沟道结构220之间的集成密度。

需要说明的是，图9S～图9Z中在第二方向Y上位于左侧的半导体结构的左侧剖面，由于剖面位置的原因，会暴露栅极层211。另外，图9X～图9Z中在第二方向Y上位于左侧的半导体结构，在第三方向Z的上方去除了顶部一栅极绝缘层212及其上方的结构，从而暴露出第一粘合层281、连接结构260和部分第二沟道结构220。

图25为根据一些实施例的存储系统的框图。图26为根据另一些实施例的存储系统的框图。

请参见图25和图26，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器20耦合至三维存储器10，以控制三维存储器10存储数据。

其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。

在一些实施例中，参见图25，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到存储器卡中。

其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。

在另一些实施例中，参见图26，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(Solid State Drives，简称SSD)中。

在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。

在另一些实施例中，控制器20被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器,20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。

当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。

需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。

本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。

电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。