等离子体蚀刻技术

相关申请的交叉引用

本申请要求2021年2月9日提交的美国非临时申请号17/171,742的权益，该美国非临时申请通过引用以其全文并入本文。

技术领域

本披露总体上涉及半导体制造，并且在某些实施例中，涉及等离子体蚀刻技术。

背景技术

集成电路(IC)制造业努力增加器件密度以改善速度、性能和成本。为了继续缩小到更小的节点尺寸，器件架构已经从二维(2D)平面结构发展到三维(3D)竖直结构，诸如具有纳米线或竖直取向的晶体管。栅极电位对导电沟道的控制不足推动对这种改变的期望。短沟道效应(SCE)可随着栅极尺寸按比例缩小而变得过于显著并且当没有电压施加到栅极(I

发明内容

在某些实施例中，用于处理半导体衬底的方法包括接收包括膜堆叠体的半导体衬底。该膜堆叠体包括第一硅层、第二硅层以及位于该第一硅层与该第二硅层之间的第一含锗层。该方法进一步包括通过将该膜堆叠体暴露于包括氟剂、氮剂和氢剂的等离子体来选择性地蚀刻该第一含锗层。该等离子体蚀刻该第一含锗层，并且使得在该第一硅层和该第二硅层的暴露表面上形成钝化层以在该膜堆叠体暴露于该等离子体期间抑制该第一硅层和该第二硅层的蚀刻。

在某些实施例中，用于处理半导体衬底的方法包括将半导体衬底定位在等离子体工具的等离子体室中。半导体衬底包括膜堆叠体，该膜堆叠体具有呈交替堆叠布置的硅层和含锗层，具有至少两个硅层和至少两个含锗层。方法进一步包括在等离子体工具的等离子体室中产生包括氟剂、氮剂和氢剂的等离子体。等离子体由包括含氟气体、含氮气体、含氢气体和惰性气体的气体产生。方法进一步包括在等离子体工具的等离子体室中将膜堆叠体暴露于等离子体。等离子体使得在硅层的暴露表面上形成氮化物钝化层，并且选择性地蚀刻含锗层的相反暴露端以相对于硅层的相反暴露端在含锗层中形成凹进。氮化物钝化层抑制等离子体对硅层的蚀刻。

在某些实施例中，用于处理半导体衬底的方法包括将半导体衬底定位在等离子体工具的等离子体室中。半导体衬底包括膜堆叠体，该膜堆叠体具有呈交替堆叠布置的第一材料的第一层和第二材料的第二层。第一材料是包括约百分之十至约百分之五十浓度的锗的含锗材料。方法进一步包括产生用于选择性地蚀刻第一材料的第一层的等离子体。产生等离子体包括将含有氟气、氮气、氢气和惰性气体的气体引入等离子体室，并且维持等离子体室中的压力小于约50毫托。方法进一步包括在等离子体室中将膜堆叠体暴露于等离子体一段时间。等离子体选择性地蚀刻第一材料的第一层的相反暴露端以相对于第二材料的第二层的相反暴露端在第一材料的第一层中形成凹进。

附图说明

为了更完整地理解本披露以及其优点，参考结合附图进行的以下描述，在附图中：

图1A-1D展示根据本披露的某些实施例的在用于处理半导体衬底的示例工艺期间的示例半导体衬底的截面图；

图2展示根据本披露的某些实施例的用于处理半导体衬底的示例方法；

图3展示根据本披露的某些实施例的用于处理半导体衬底的示例方法；

图4展示根据本披露的某些实施例的包括具有凹陷的交替膜堆叠体的衬底的示例器件；以及

图5展示根据本披露的某些实施例的示例等离子体工具的框图。

具体实施方式

存在尝试相对于一种材料选择性地蚀刻另一种材料的多种技术。在一些情况下，两种材料的化学性质足够不同，以允许使用对蚀刻材料中的一种有选择性的等离子体而不用担心蚀刻另一种材料。在其他情况下，确定用于选择性蚀刻的适当蚀刻方案更加困难，因为材料的化学性质可能相似，或者可用的蚀刻工艺可受到其他因素的限制。某些材料存在更困难的选择性挑战，其中期望蚀刻一种材料而几乎不蚀刻另一种材料。这种类型的选择性蚀刻的常规工艺可不能够实现一种材料相对于另一种材料的选择性蚀刻，或者可能达不到工艺要求，诸如选择性、蚀刻轮廓(例如，局部均匀性和/或表面粗糙度)等。

在形成纳米线或纳米片以充当半导体器件诸如全环绕栅极(GAA)器件的3D竖直结构中的沟道区时，可出现选择性挑战。形成此类纳米线可涉及在基底层上形成膜堆叠体，膜堆叠体包括以交替堆叠布置的Si和Ge或Si-Ge(SiGe)合金层。此工艺的一部分可包括在膜堆叠体中在Ge或含Ge层的相反端蚀刻凹进，同时使硅(Si)层的蚀刻降至最低，以暴露Si层的端部以供稍后用作导电器件。由于各种挑战，部分包括膜堆叠体的表面上存在的天然氧化物层(NOL)和/或其他残余物(例如，反应离子蚀刻(RIE)残余物)，常规蚀刻技术可能是不令人满意的。

当含Ge层包括相对低浓度的Ge诸如小于或等于约30％Ge，并且在特定示例中，小于或等于约15％时，蚀刻含Ge层同时还使Si层的蚀刻降至最低可能特别具有挑战性。此挑战可能至少部分是由于含Ge层(例如，SiGe层)的化学组成，以及当使用具有较低Ge浓度的含Ge层时，Si层变得更加相似。

在执行等离子体蚀刻以在膜堆叠体中形成凹进之前，一些常规技术使用湿法或干法工艺去除NOL。可以使用稀氟化氢(HF)酸或形成氟硅酸铵的化学氧化物去除工艺来处理膜堆叠体。然而，去除Si层和含Ge层二者的表面上的NOL可以降低后续凹进等离子体蚀刻工艺(例如，使用常规氟基蚀刻工艺，如下所述)在对Si层的蚀刻最小到没有的情况下蚀刻含Ge层的选择性。

一些常规技术将Si层和含Ge层二者的表面(例如，沿膜堆叠体的侧壁)暴露于含氟化学品(例如，氟气(F

以下描述的实施例提供选择性蚀刻的各种技术。例如，实施例可用于选择性地蚀刻衬底的(例如，包括呈交替堆叠布置的Si层和含Ge层的)膜堆叠体的部分。可能期望在含Ge层的边缘部分中选择性地蚀刻凹进(或者可能完全去除含Ge层)以形成Si纳米线层的接触柄，并且即使在含Ge层中低Ge浓度(例如，小于约50％Ge、小于约30％Ge、小于约25％Ge，并且在特定实施例中小于约15％Ge)的情况下也可以提供对Si层的改善的选择性。

某些实施例使用等离子体在包括呈交替堆叠布置的Si层和含Ge层的膜堆叠体中形成凹进区或凹陷。等离子体可以由包括含氟气体、含氢气体和载气(例如惰性气体，诸如Ar和He)的气体产生，并且等离子体可以包括氟剂、氢剂和氮剂。等离子体可以使得在Si层的暴露表面上形成钝化层(例如，氮化物钝化层，诸如氮化硅钝化层)，当等离子体中的蚀刻剂(例如，氟剂)蚀刻含Ge层时，该钝化层可以用作Si层的暴露表面上的蚀刻停止层。在将衬底暴露于等离子体之前，可以使用合适的干法或湿法蚀刻工艺从膜堆叠体的暴露表面基本上去除阻挡层(例如，NOL)。

图1A-1D展示根据本披露的某些实施例的在用于处理衬底102的示例工艺100期间的示例衬底102的截面图。在某些实施例中，工艺100包括使用适合于蚀刻衬底102的膜堆叠体的某些层(例如，含Ge层)的部分的等离子体，同时在膜堆叠体的其他层(例如，Si层)的暴露部分上形成保护钝化层，导致衬底102在执行工艺100之后具有凹进的膜堆叠体。

如图1A所示，衬底102为包括设置在基底层106上的膜堆叠体104的半导体衬底。膜堆叠体104包括呈交替堆叠布置的含Ge层108和Si层110。膜堆叠体104可具有任何合适的形状，并且包括任何合适数量的层。作为示例，单个含Ge层108和Si层110的竖直厚度可以各自是约5nm至约25nm，并且作为特定示例，可以是约10nm或约20nm。此外，含Ge层108可以具有相同的厚度或者可以相对于彼此厚度不同，Si层110可以具有相同的厚度或者可以相对于彼此厚度不同，并且含Ge层108和Si层110可以具有相同的厚度或者可以相对于彼此厚度不同。在特定示例中，含Ge层108和Si层110都具有基本上相同的厚度。

例如，含Ge层108的材料可以是纯Ge或SiGe合金。作为特定示例，对于给定应用的期望蚀刻特性或对于部分使用工艺100形成的所得半导体器件的期望性能，含Ge层108可包括适当比率(例如，Si

例如，Si层110的材料可以是纯Si。在某些实施例中，所有Si层110包括相同的材料；然而，如果期望，那么Si层110可以包括不同的材料。尽管在此特定示例中，Si层110主要被描述为纯Si，但是应当理解，在某些实施例中，对蚀刻含Ge层(例如，含Ge层108)具有选择性的材料可以包括另一种合适的材料，诸如氮化硅(SiN)。

基底层106可以是任何合适的材料，并且在一个示例中是或包括Si。在特定示例中，通过在基底层106顶上生长Ge或SiGe(例如，含Ge层108)和Si(例如，Si层110)的交替异质外延层来形成膜堆叠体104。

任选的硬掩模112可包括在膜堆叠体104的顶部上。例如，在先前的蚀刻工艺中，可使用硬掩模112来形成膜堆叠体104的结构。在某些实施例中，硬掩模112是SiN(例如氮化硅(Si

阻挡层114在膜堆叠体104(包括硬掩模112)上形成，并且在此示例中在基底层106上形成。阻挡层114可由施加到衬底102的先前制造步骤(例如，RIE)产生，或者由衬底102的其他处置(例如，当在处理工具之间转移时暴露于环境空气)产生。作为特定示例，阻挡层114可包括NOL、RIE残余物或两者。NOL可以是例如约1.0nm至约2.0nm厚的SiO

阻挡层114可具有与位于阻挡层114下面的层不同的蚀刻特性。尽管示出为在膜堆叠体104(包括硬掩模112)和基底层106上具有大致均匀的覆盖，但是阻挡层114可以具有或可以不具有均匀的覆盖。

如所示的，当从截面视角观察时，膜堆叠体104中的每一层在相反端都有一对暴露表面。也就是说，每个含Ge层108具有(相反)暴露表面116，并且每个Si层110具有(相反)暴露表面118。此外，在图1A所示的状态下，因为衬底102包括阻挡层114，所以含Ge层108的暴露表面116和Si层110的暴露表面118包括阻挡层114。

如图1B所示，蚀刻阻挡层114，以从含Ge层108的暴露表面116、Si层110的暴露表面118以及基底层106和硬掩模112的暴露表面去除阻挡层114的一些或全部。阻挡层114可使用任何合适的工艺去除，包括任何合适的湿法蚀刻或干法蚀刻工艺。在某些实施例中，使用稀HF酸或化学氧化物去除工艺来处理衬底102，以去除阻挡层114的一些或全部。用于蚀刻阻挡层114的工艺可以去除或可以不去除硬掩模112一些或全部，但是出于此示例的目的，硬掩模112被示出为不被去除或以其他方式蚀刻。然而，从含Ge层108的暴露表面116和Si层110的暴露表面118去除阻挡层114可以降低后续常规氟基凹进等离子体蚀刻工艺尝试在对Si层110的蚀刻最小到没有的情况下蚀刻含Ge层108的选择性。

如图1C所示，在工艺100的等离子体步骤120中，衬底102暴露于等离子体122以选择性地蚀刻含Ge层108。例如，衬底102可以暴露于等离子体122以选择性地蚀刻含Ge层108的暴露表面116，以在膜堆叠体104中形成凹进136，其中含Ge层108的相反端部相对于相邻的Si层110处于去除/蚀刻的中间状态。在某些实施例中，等离子体步骤120为各向同性蚀刻工艺。

等离子体步骤120可在等离子体工具的等离子体室123中执行。等离子体工具可为任何合适类型的等离子体工具，包括电感耦合等离子体(ICP)工具、电容耦合等离子体(CCP)工具、表面波等离子体(SWP)工具等。下面参考图5描述一种示例等离子体工具。

在衬底102暴露于等离子体122期间并且为了促进含Ge层108的选择性蚀刻，等离子体122可以使得在Si层110的暴露表面118上形成钝化层124。等离子体122可以通过在Si层110的暴露表面118去除和替换或以其他方式修改Si层110的部分来使得在Si层110的暴露表面118上形成钝化层124。在某些实施例中，钝化层124也可以在基底层106的暴露表面上形成，诸如当基底层106是纯Si或者是氮化硅时。

在衬底102暴露于等离子体122期间，在Si层110的暴露表面118上(以及在所示示例中，在基底层106的暴露表面上)的钝化层124抑制Si层110(以及在所示示例中，基底层106)的蚀刻。换句话说，等离子体122至少部分地由于钝化层124在Si层110的暴露表面118上(以及在基底层106的暴露表面上)的形成和存在而选择性地蚀刻含Ge层108，钝化层124充当Si层110的暴露表面118上(以及基底层106的暴露表面上)的蚀刻停止层。在某些实施例中，抑制Si层110(以及在所示示例中，基底层106)的蚀刻的钝化层124包括防止Si层110的一些或全部的蚀刻、减少Si层110的一些或全部的蚀刻、减缓Si层110的一些或全部的蚀刻等的钝化层124。

尽管钝化层124可以具有任何合适的厚度，但在某些实施例中，钝化层124相对较薄，诸如2nm或更小。钝化层124可为例如单层。在某些实施例中，钝化层124是氮化物，诸如氮化硅(例如，Si

随着等离子体122蚀刻含Ge层108，暴露Si层110的额外表面138。也就是说，由于含Ge层108的选择性蚀刻，随着在膜堆叠体104中形成凹进136或凹陷，暴露Si层110的额外表面138。等离子体122可继续在额外表面138上形成钝化层124。在额外表面138上形成的钝化层124也可以是氮化物，诸如氮化硅(例如，Si

等离子体122可包括氟剂126、氢剂128和氮剂130。氟剂126可以主要充当用于在含Ge层108的暴露表面116处蚀刻含Ge层108的蚀刻剂。氢剂128可以充当还原剂，促进在氟剂126存在的情况下在含Ge层108的暴露表面116处蚀刻含Ge层108。此外，如果适用，那么取决于用于产生等离子体122的气体，氢剂128可以进一步分解氟和氮的某些化合物以产生氟剂126和氮剂130，并且促进在Si层110的表面118上钝化层124(例如，氮化物，诸如氮化硅)的形成和/或含Ge层108的蚀刻。氮剂130与Si层110的暴露表面118处的Si反应，以在暴露表面118处形成氮化物层(例如，氮化硅层，诸如Si

尽管氟剂126、氢剂128和氮剂130主要被示出和描述为单独的元素，但本披露考虑氟剂126、氢剂128和氮剂130是单独的，或者氟剂126、氢剂128和氮剂130的一些或全部是等离子体122内一种或多种化合物的一部分。例如，等离子体122可以包括NH物种、HF物种、NF物种或其他合适的物种中的一种或多种。应当理解，在本披露全文中对氟剂126、氢剂128和氮剂130的提及考虑这些试剂作为单独的元素，并且考虑这些试剂作为等离子体122的一种或多种化合物的一部分。

在某些实施例中，等离子体122可以由包括含氟气体、含氢气体、含氮气体和惰性气体的气体产生。含氟气体可以充当蚀刻剂，含氢气体可以充当还原气体，并且惰性气体可以充当载气。作为几个示例，用于产生等离子体122的含氟气体可以包括NF

尽管被单独示出，但是含氮气体可以被单独提供(例如，作为氮气(N

作为特定示例，用于产生等离子体122的气体可以包括NF

可以优化等离子体步骤120的各种工艺参数，以促进氟剂126的形成，用于有效蚀刻含Ge层108，同时产生足够的氢剂128和氮剂130，用于在Si层110的暴露表面118和额外表面138处形成钝化层124(例如，氮化物钝化层，诸如氮化硅)。在其中用于产生等离子体122的气体包括NF

适当的比率(或比率范围)可以取决于各种因素，包括其他工艺参数和Si层110中的Ge浓度。氢气(H

用于产生等离子体122的其他工艺参数包括气体流速、压力、等离子体源功率、等离子体偏置功率、时间和温度。用于形成等离子体122的气体可以任何合适的流速提供。在某些实施例中，蚀刻剂源气体流速是含氟气体(例如，NF

在某些实施例中，等离子体步骤120可以在相对低的压力(例如，小于约100毫托、小于约50毫托，并且在一个示例中为约15毫托至约25毫托)和相对低的源功率(例如，小于约400W、小于约100W，并且在一个示例中为约100W的高频源功率和约0W的低频偏置功率)下执行。等离子体步骤120的暴露时间可为任何合适的时间。在某些实施例中，暴露时间可以少至约五秒或更少、十五秒或更少、二十五秒或更少、三十秒或更少或45秒或更少。适当的暴露时间可以取决于其他参数，使得确定参数的最佳组合以实现期望的选择性水平(或其他适当的目标)。在某些实施例中，等离子体步骤120在大约-40℃至大约20℃的温度下执行，并且在一个示例中，在约0℃下执行。

等离子体步骤120的一个示例配方包括以下项：压力为约15毫托至约25毫托；源功率(电感耦合等离子体)为100W；偏置功率为0W；晶片处理温度为0℃；并且NF

应当理解，对于本文描述的所有参数，特定的值和范围仅仅是为了示例目的而提供的。

在某些实施例中，等离子体步骤120是无氧等离子体蚀刻步骤，以蚀刻衬底102的膜堆叠体的某些层的部分，导致在执行工艺100之后衬底102具有凹进或凹陷的膜堆叠体。应当理解，无氧并不一定意味着从等离子体步骤120中消除所有的氧，而是反映含氧气体并不是作为等离子体步骤120的一部分而故意引入的。从等离子体室123中去除所有氧气可能是困难的或不可能的，因此在等离子体步骤120期间，一些氧气可以仍然存在于等离子体室123中。

图1D展示等离子体步骤120之后的衬底102。在图1D所示的状态下，膜堆叠体104包括凹进136(标记其中两个示例)。此外，由于凹进136的形成，可以形成Si层110的暴露端141(标记其中一个示例)。

图1D示出所得衬底102的某些测量，诸如暴露端间距142和蚀刻宽度144。例如，通过测量从膜堆叠体104的第一侧上的第一暴露表面116到膜堆叠体104的第二侧上的相反第二暴露表面116的每个含Ge层108，暴露端间距142示出含Ge层108的剩余宽度(每个此截面)。在某些实施例中，暴露端间距142可以小于约20nm，并且在一个实施例中在约2nm与约20nm之间。暴露端间距也可指代在蚀刻之前暴露端的间距。蚀刻宽度144可以测量从特定含Ge层108的特定端去除多少特定含Ge层108。换句话说，蚀刻宽度144可以测量含Ge层108的凹进136的量。在某些实施例中，蚀刻宽度144为约5nm至约50nm。然而，取决于给定的应用，暴露端间距142和蚀刻宽度144可在这些范围之外。

然后可在衬底102上执行后续处理。例如，等离子体步骤120可以集成到用于将Si层110形成为半导体器件诸如GAA或其他3D器件的沟道区的相应纳米线的工艺中。在此类器件中，后续处理可以包括用绝缘体填充凹进136、去除含Ge层108的剩余部分、在Si层110周围提供栅极氧化物以及其他相关联的步骤，所有这些仅仅是为了示例目的而提供的。在此类器件中，Si层110的暴露端141可以用作到在膜堆叠体104的区域中形成的沟道区的导电触点。

工艺100可提供一个或多个技术优势。用于尝试对Si层110选择性蚀刻含Ge层108的一些常规技术将Si层110的表面(例如，暴露表面118和额外表面138)和含Ge层108的表面(例如，暴露表面116)(例如，沿膜堆叠体104的侧壁)暴露于含氟化学品(例如，F

例如，如果Si层110的蚀刻发生在Si层110的拐角处，那么Si层110的蚀刻可以导致拐角变圆。此外，Si层110的竖直厚度可以减少不期望的量，特别是朝向暴露表面118，在含Ge层108的暴露表面116被向内蚀刻以形成凹进136时，该暴露表面118暴露于蚀刻剂最长时间。此外，在含Ge层108中相对低的Ge浓度(例如，在特定示例中≤约30％，和≤约15％)下，Si层110和含Ge层108对含氟蚀刻剂的反应性的差异可以显著减小，这可能导致差的选择性(例如，小于约20:1(含Ge层的蚀刻速率:Si层的蚀刻速率))。

此外，常规氟基等离子体可以蚀刻半导体衬底上的其他材料，诸如二氧化硅(SiO

根据工艺100的实施例，等离子体步骤120可以包括在Si层110上形成钝化层124(例如氮化物，诸如氮化硅)。钝化层124抑制Si层110(例如，暴露表面118和额外表面138)的蚀刻，同时等离子体122的蚀刻剂(例如，氟剂126)蚀刻含Ge层108以在膜堆叠体104中形成凹进136。在某些实施例中，尽管含Ge层108中的Ge的浓度可能低(例如，在特定示例中，小于约50％、小于约30％、小于约25％并且小于约15％)，并且部分取决于含Ge层108中Ge的浓度，含Ge层108:Si层110的选择性(如通过各自的蚀刻速率测量的)大于或等于约50:约1、大于或等于约70:约1、或者大于或等于约100:约1。应当理解，可以以任何合适的方式来确定各自的蚀刻速率。

此外，至少部分由于等离子体122对Si层110的高选择性，其本身可以至少部分由于在Si层110的暴露表面118和额外表面138上钝化层124的快速形成，膜堆叠体104可以具有改善的蚀刻轮廓。改善的蚀刻轮廓可以包括在等离子体步骤120之后沿含Ge层108的表面116(在含Ge层108未被完全去除的程度上)，并且特别是沿Si层110的暴露表面118和剩余表面138的表面粗糙度的减小。此外或可替代地，与常规技术可能的情况相比，改善的蚀刻轮廓可以包括在等离子体步骤120之后Si层110的暴露端141的改善的锐度边缘和相对方形的轮廓。在某些实施例中，包括使用等离子体122的等离子体步骤120提供沿含Ge层108的表面116的相对直的蚀刻前沿(在含Ge层108未被完全去除的程度上)以及关于从膜堆叠体104的每个含Ge层108去除的材料量的良好局部均匀性。

氮化物(例如，氮化硅)钝化层124可以不溶于水，允许钝化层124充当O

此外，某些实施例可以提供可以在3D器件(诸如可以适用于GAA器件、3D NAND或其他存储器器件、逻辑器件或任何其他合适类型的半导体器件)中使用的改善的结构。

图2展示根据本披露的某些实施例的用于处理衬底102的示例方法200。方法200从步骤202开始。在步骤204，接收衬底102。衬底102具有膜堆叠体104，该膜堆叠体包括呈交替堆叠布置的含Ge层108和Si层110。也就是说，膜堆叠体104可以包括交替的含Ge层108和Si层110(例如，如图1A所示)。阻挡层114(例如，NOL)可以存在于膜堆叠体104的表面上，诸如存在于含Ge层108的暴露表面116、Si层110的暴露表面118、以及基底层106和硬掩模112的暴露表面上。

在步骤206，蚀刻膜堆叠体104的表面上的阻挡层114，以从例如含Ge层108的暴露表面116、Si层110的暴露表面118以及基底层106和硬掩模112的暴露表面去除阻挡层114。可以使用任何合适的工艺(例如湿法蚀刻或干法蚀刻工艺)来去除阻挡层114。

在步骤208，通过将衬底102(包括膜堆叠体104)暴露于等离子体122来选择性地蚀刻含Ge层108。等离子体122可包括氟剂126、氢剂128和氮剂130。等离子体122蚀刻含Ge层108，并且使得在Si层110的暴露表面118上形成钝化层124以在半导体器件102(包括膜堆叠体104)暴露于等离子体122期间抑制Si层110的蚀刻。在某些实施例中，步骤208为各向同性蚀刻工艺。

在某些实施例中，等离子体122由包括NF

选择性地蚀刻含Ge层108可以包括选择性地蚀刻含Ge层108的端部，以在膜堆叠体104中在Si层110上方、下方或之间形成凹进136。随着选择性地蚀刻含Ge层108，暴露Si层110的额外表面138，并且等离子体122在额外表面138上形成钝化层124。在某些实施例中，选择性地蚀刻含Ge层108包括选择性地去除基本上所有的含Ge层108，使得释放Si层110。

在某些实施例中，含Ge层108中的一个或多个是包括约百分之五十或更少的Ge的SiGe层。在更具体的实施例中，含Ge层108中的一个或多个包括小于或等于约百分之十五的Ge，并且一个或多个含百分之十五的Ge的层108:Si层110的选择性(如通过各自的蚀刻速率测量的)大于或等于约70:1。

在步骤210，执行额外的制造步骤。上文参考图1D描述的潜在额外处理步骤的论述通过引用并入。例如，在某些实施例中，步骤208被集成到用于将Si层110形成为半导体器件诸如GAA器件的沟道区的相应纳米线的工艺中。在步骤212，方法结束。

图3展示根据本披露的某些实施例的用于处理衬底102的示例方法300。方法300从步骤302开始。在步骤304，将衬底102定位在等离子体工具的等离子体室123中。衬底102具有膜堆叠体104，该膜堆叠体包括呈交替堆叠布置的含Ge层108和Si层110(例如，如图1A所示)。

在步骤306，在等离子体工具的等离子体室123中产生等离子体122。等离子体122包括氟剂126、氢剂128和氮剂130。等离子体122可由包括含氟气体诸如NF

在某些实施例中，等离子体122由包括至少一种惰性气体诸如Ar、He或Kr的气体产生。作为特定示例，等离子体122可以由包括以下的气体组合产生：NF

在步骤308，衬底102(包括膜堆叠体104)在等离子体室123中暴露于等离子体122。等离子体122使得在Si层110的暴露表面118和额外表面138上形成可以是氮化物层的钝化层124。在某些实施例中，钝化层124包括氮化硅(Si

在步骤310，执行额外的制造步骤。上文参考图2的步骤210描述的潜在额外处理步骤的论述通过引用并入。在步骤312，方法结束。

图4展示根据本披露的某些实施例的包括具有凹陷的交替膜堆叠体的衬底的示例器件400。器件400的至少一部分可使用如本文所述的工艺和方法中的任一种形成。

器件400包括衬底402，该衬底包括沟道材料404(例如，Si或SiGe)和栅极材料406(例如，Ge或SiGe)。在工艺100之后的某个时刻，沟道材料404可以对应于衬底102的Si层110。器件400可为如本文所示的GAA器件，或者可为任何其他器件，诸如鳍式场效应晶体管(FinFET)。器件400还可包括隔离区408。在某些实施例中，隔离区408为浅沟槽隔离(STI)。

器件400可通过首先形成凹陷的交替膜堆叠体410(其可对应于工艺100之后的膜堆叠体104，可以具有额外后续工艺)并且然后在凹陷的交替膜堆叠体410上沉积额外栅极材料406来制造。具体地，器件400可以通过交替的Si和Ge或SiGe层的异质外延生长来形成，然后将其图案化并且竖直凹陷以横向暴露Si层。

本文所述的实施例的应用可有利地为针对5nm节点、3nm节点或更低节点的最佳解决方案。例如，GAA器件架构可适合于超过7nm节点缩放。GAA器件架构可通过将栅极缠绕在整个沟道周围而不是仅仅三个侧面来解决在一些FinFET架构中发现的短沟道效应。这可减少或消除发生在FinFET的栅极下的电流泄漏，从而减少非有功功率损失。

图5展示根据本披露的某些实施例的示例等离子体工具500的框图。尽管展示和描述了特定的等离子体工具500，但是可使用任何合适类型的等离子体工具。等离子体工具500可以用于执行参考图1A-1D和图2-4描述的等离子体步骤120。

等离子体工具500包括等离子体室123，其中使用等离子体(例如，等离子体122)处理半导体衬底(例如，衬底102)。等离子体室123包括被配置成在处理期间支撑衬底102的衬底台502。在某些实施例中，衬底102在图1B所示的状态下，例如在去除阻挡层114之后，定位在衬底台502上，用于使用等离子体122执行等离子体步骤120。通过等离子体工具500的喷头504注入等离子体(例如，等离子体122)，在等离子体室123内选择性地蚀刻衬底102的膜堆叠体104的含Ge层108的材料(例如，上面参考图1A-1D描述的)。喷头504可包括填充有混合以形成等离子体122的前体气体、混合气体和载气的单个混合反应腔，以及用于朝向衬底102分配等离子体122的一组出口孔。

等离子体室123包括和/或以其他方式耦合到真空泵506，该真空泵耦合到真空管线508以从等离子体室123中清除残余前体气体，并且在某些实施例中，还可包括和/或以其他方式耦合到压力系统以维持目标压力。等离子体室123可进一步包括机械工具，诸如加热器510和温度传感器512，其用于加热衬底102并且控制等离子体室123内和/或衬底102的温度。

等离子体工具500包括耦合到喷头504的前体气体管线514、混合气体管线516和载气管线518。在某些实施例中，通过前体气体管线514供给的前体气体可以包括氟基前体，诸如NF

在某些实施例中，等离子体工具500可包括用于控制气体流量(例如，质量流速)的质量流量控制器和传感器系统。因此，等离子体工具500可包括第一流量控制器520、第二流量控制器522、第三流量控制器524、真空泵506、加热器510、温度传感器512、电压-电流(V-I)传感器526和衬底传感器528、530、532和534(528-534)。前体气体管线514、混合气体管线516和载气管线518分别耦合到第一流量控制器520、第二流量控制器522和第三流量控制器524并且由其控制。

等离子体工具500可包括控制器536以控制等离子体步骤120的方面。可以任何合适的方式实现控制器536。例如，控制器536可为计算机。作为另一个示例，控制器536可包括被编程为提供本文所描述的功能的一个或多个可编程IC。在特定示例中，一个或多个处理器(例如，微处理器、微控制器、中央处理单元等)、可编程逻辑器件(例如，复杂可编程逻辑器件、现场可编程门阵列等)和/或其他可编程IC使用软件或其他编程指令进行编程，以实现本文针对控制器536描述的功能。可将软件或其他编程指令存储在一个或多个非暂态计算机可读介质(例如，存储器存储器件、闪存、动态随机存取存储器、可重编程存储器件、硬盘驱动器、软盘、DVD、CD-ROM等)中，并且软件或其他编程指令当由可编程IC执行时使可编程IC执行本文所描述的操作。

机器部件诸如等离子体室123的加热器510和温度传感器512以及流量控制器520、522和524、真空泵506和等离子体室123外部的其他部件耦合到控制器536并且由其控制。

设备传感器测量设备参数，诸如衬底台502的温度、加热器电流、真空泵速度和温度，并且提供信号以确保设备正常运行。各种工艺传感器测量工艺参数，诸如工艺温度、工艺压力、等离子体密度、气体流速和气体组成，并且提供信号以确保工艺正常运行。来自设备和工艺传感器的数据在整个等离子体步骤120中连续向控制器536提供反馈。控制器536可实时进行调节，以保持设备和工艺接近规格的中心。

控制器536从传感器接收数据，并且基于传感器数据控制等离子体室123的工艺参数。控制器536可分析由传感器收集的数据，确定何时修改或结束等离子体步骤120的一个或多个步骤，并且提供反馈以控制等离子体室123的部件的工艺参数。

控制器536可连接到V-I传感器526和衬底传感器528-534，以在衬底102暴露于等离子体122时监测等离子体122，从而实时提供等离子体122的状态以及任选的组成和厚度数据。此反馈数据可由控制器536用于在使用等离子体122选择性地蚀刻衬底102时连续调节等离子体步骤120，并且例如，用于在达到目标凹进(例如，蚀刻宽度144)时关闭等离子体步骤120。

具体地，来自衬底传感器528-534和温度传感器512的测量数据可由控制器536接收，同时控制器536产生发送到第一流量控制器520、第二流量控制器522、第三流量控制器524、真空泵506和加热器510的控制信号。

控制器536可从衬底传感器528-534接收在衬底102上的多个点处获取的测量或计量数据，以原位和实时地测量工艺均匀性和钝化层124(由衬底102暴露于等离子体122而形成)的厚度和组成、暴露端间距142和/或目标凹进(例如，蚀刻宽度144)。例如，多衬底等离子体工具中的多个跨衬底传感器可用于监测和调整钝化层124(由衬底102暴露于等离子体122而形成)的厚度和组成、暴露端间距142和/或从衬底102的顶部到底部的目标凹进(例如，蚀刻宽度144)。单个衬底等离子体工具中的多个跨衬底传感器可用于监测和调整钝化层124(由衬底102暴露于等离子体122而形成)的厚度和组成、暴露端间距142和/或从衬底102的中心到衬底102的边缘的目标凹进(例如，蚀刻宽度144)。

衬底传感器528-534可耦合到等离子体室123和/或位于其内，用于监测衬底102、等离子体工具500和/或等离子体步骤120的各种参数。衬底传感器528-534可包括各种类型的传感器，包括但不限于光学传感器(诸如相机、激光器、光、反射计、光谱仪、椭圆偏振仪等)、电容传感器、超声波传感器、气体传感器或可监测衬底102、等离子体122和/或等离子体工具500的状态的其他传感器。在某些实施例中，一个或多个光学传感器可以用于实时(在等离子体步骤120期间)测量Si层110的表面118和基底层106的表面(例如，正在形成钝化层124的地方)处的材料的厚度和折射率、暴露端间距142和/或蚀刻宽度144a(或另一种合适的测量)。作为另一个示例，光谱仪可以用于实时(在等离子体步骤120期间)测量Si层110的表面118和基底层106的表面(例如，正在形成钝化层124的地方)处的材料的膜厚度、暴露端间距142和/或蚀刻宽度144a(或另一种合适的测量)。在又另一个实施例中，残余气体分析仪(RGA)可用于实时(在等离子体步骤120期间)检测前体分解，用于实时化学反应完成检测。

控制器536可接收用户输入的工艺参数，包括例如基于标准等离子体蚀刻参数的(例如，钝化层124的)蚀刻速率、保形性、轮廓和沉积速率，该标准等离子体蚀刻参数为诸如室压、室温、RF源功率、RF偏置功率、RF波形(例如，连续波RF、脉冲RF、方形脉冲、锯齿脉冲等)、蚀刻时间以及各种工艺气体和载气的组成和流速。有利地，允许用户调整等离子体122以满足目标局部临界尺寸均匀性(LCDU)。

基于来自衬底传感器528-534的数据和用户输入的工艺参数，控制器536产生到温度传感器512和加热器510的控制信号，以调节等离子体室123内的热量。当加热器510加热等离子体室123时，控制器536持续地或周期性地监测温度传感器512以跟踪等离子体室123的温度，以将控制信号发送到加热器510以维持等离子体室123中的温度。

一旦控制器536基于由温度传感器512提供的数据确定已经达到等离子体室123的目标温度，控制器536就产生控制信号和数据信号以激活第一流量控制器520、第二流量控制器522和第三流量控制器524，并且基于用户输入的工艺参数，向第一流量控制器520提供前体气体的目标流速、向第二流量控制器522提供混合气体的目标流速，并且向第三流量控制器524提供载气的目标流速。一旦控制器536确定建立对应的流速，控制器536就向等离子体室123提供功率，以通过偏置电极和源电极向等离子体122提供功率。基于来自V-I传感器526的测量值，可调节供应给偏置电极和源电极的功率。第一流量控制器520、第二流量控制器522和第三流量控制器524各自可为连接到流速传感器和可调节比例阀的闭环控制系统，其允许每个流量控制器经由流速传感器和可调节比例阀持续地或周期性地监测并且在内部维持每种气体的目标流速。

在某些实施例中，一旦控制器536基于用户输入的数据确定已经满足蚀刻工艺时间，控制器536就产生控制信号以停用第一流量控制器520、第二流量控制器522和第三流量控制器524，这些控制器可在相同或不同的时间停用，视情况而定。

控制器536可使用或分析衬底传感器数据，以确定何时结束等离子体步骤120。例如，控制器536可从残余气体分析仪接收数据，以检测等离子体步骤120的终点。在另一个示例中，控制器536可以使用椭圆偏振光谱法来检测在等离子体步骤120期间钝化层124的平均膜厚度、Si层110的暴露端141和/或暴露端间距142，并且指示在等离子体步骤120期间的改变。在另一个示例中，控制器536可以使用椭圆偏振光谱法来检测在等离子体步骤120期间Si层110的表面118和基底层106的表面(例如，正在形成钝化层124的地方)处的材料的折射率，并且指示在等离子体步骤120期间的膜组成改变。控制器536可在实现暴露端间距142和/或蚀刻宽度144a(或另一种合适的测量)目标时自动结束等离子体步骤120。在某些实施例中，控制器536可以例如在等离子体步骤120期间自动调节一个或多个参数，诸如NF

尽管针对形成用于GAA器件的纳米线/纳米片的特定应用进行了描述，但是本披露可用于对含Ge层具有选择性的Si的任何类型的各向同性蚀刻。此外，尽管所执行的蚀刻主要被描述为用于通过去除含Ge层108的相反端的部分来在膜堆叠体104中形成凹进，但是工艺100和400可以用于去除含Ge层108的基本上所有部分，这可被称为释放Si层110。

尽管本披露将特定工艺/方法步骤描述为以特定的顺序发生，但是本披露考虑以任何合适的顺序发生的工艺步骤。尽管已参考说明性实施例描述了本披露，但是此描述并非旨在以限制性的意义来解释。在参考描述下，说明性实施例以及本披露的其他实施例的各种修改和组合对于本领域技术人员将是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改或实施例。