一种抗总剂量辐射的双介质屏蔽栅MOSFET

技术领域

本发明涉及半导体场效应晶体管领域，尤其涉及一种抗总剂量辐射的双介质屏蔽栅MOSFET。

背景技术

碳化硅(SiC)由于其优良的物理性质，例如：高的临界击穿场强(3MV/cm)，宽禁带(3.26eV)以及优良的导热性，再加上其极高的原子位移能(21.8-45eV)，因此具有更强的耐辐射性能。目前SiC已经应用于高温、高压、高功率等极端环境功率器件领域。SiC金属-氧化物-半导体场效应晶体管(MOSFET)是发展最快的开关器件，已广泛应用于车载以及高功率电输运等领域。目前，SiC MOSFET器件逐渐延伸至航空、航天等电力电子应用领域，业界对SiC器件在空天辐射环境下可靠性极为关注。

然而，当前SiC MOSFET仍有很多缺点：首先由于JFET区的存在，使得导通电阻很大；其次，传统高温热氧化会在栅氧和界面引入大量陷阱，这些缺陷将严重影响器件的性能，同时也为总剂量辐射提供了陷阱态。业界常使用含氮气氛退火来消除缺陷，这能够有效提升器件性能。但N元素的引入本身会增加栅氧内部空穴陷阱，从而为总剂量辐射提供空穴陷阱，在总剂量辐射作用下将形成固定电荷，使得总剂量效应更为严重，具体表现为：阈值电压的漂移、器件常开、栅氧形成导电路径和阻断能力下降等等，对器件耐辐射能力有极大威胁。因此，如何提高器件耐辐射能力，又兼顾优化器件性能，是当前比较棘手的一个问题。而即便解决了工艺上的问题，SiO

发明内容

本发明的目的在于解决现有技术中的上述问题，提供一种抗总剂量辐射的双介质屏蔽栅MOSFET，将高k介质氮化铝(AlN)栅和氮氧化铝(AlON)栅结合，代替传统热氧二氧化硅，使得器件在保持辐射环境下阈值电压的稳定的同时，也能够使得栅介质保持较强的耐压。

为达到上述目的，本发明采用如下技术方案：

一种抗总剂量辐射的双介质屏蔽栅MOSFET，包括源电极(1)、P+基区(2)、N+源区(3)、AlN沟道区(4)、AlON耐压区(5)、栅电极(6)、P沟道区(7)、多晶硅屏蔽电极(8)、SGT区(9)、N-漂移区(10)、N+衬底(11)、漏电极(12)、源电极接触(13)、栅电极接触(14)、钝化层(15)、金属pad区域(16)；

其中，所述漏电极(12)设于底部，所述源电极(1)设于顶部，所述N+衬底(11)和N-漂移区(10)依次设于漏电极(12)的上表面，所述SGT区(9)设于N-漂移区(10)内，且SGT区(9)内设有所述多晶硅屏蔽电极(8)；所述P沟道区(7)设于N-漂移区(10)的上层，所述P+基区(2)和N+源区(3)设于P沟道区(7)上方，且P+基区(2)位于N+源区(3)的外侧，所述AlN沟道区(4)设于P沟道区(7)和N+源区(3)的内部，所述AlON耐压区(5)设于AlN沟道区(4)的内部，所述栅电极(6)设于AlON耐压区(5)内；所述钝化层(15)设于AlN沟道区(4)、AlON耐压区(5)和栅电极(6)的上方，且接触面设有栅电极接触(14)；所述源电极接触(13)设于P+基区(2)、N+源区(3)的上方、源电极(1)的内部；所述金属pad区域(16)设于源电极(1)的上表面。

所述AlN沟道区(4)，厚度为1～20nm，沟道长度为0.1～2μm。

所述AlON耐压区(5)，厚度为5～200nm。

所述SGT区(9)所使用栅介质为高k的AlON。

所述SGT区(9)的深度为1～20μm，宽度为1～40μm。

所述多晶硅屏蔽电极(8)为两个或者更多个。

所述多晶硅屏蔽电极(8)的宽度为SGT区(9)宽度的1/10～1/2，长度不大于SGT区(9)的高度，并且位置与栅电极(6)两边相对应。

所述的一种抗总剂量辐射的双介质屏蔽栅MOSFET的制备方法，包括以下步骤：

1)将4H-SiC n型外延片清洗，通过离子注入形成N+源区(3)、P+基区(2)和P沟道区(7)，并进行1500～1800℃退火激活；

2)刻蚀得到沟槽，并通过物理或者化学气相沉积方式得到SGT区(9)结构；然后在SGT区(9)刻蚀沟槽，在沟槽中生长多晶硅得到多晶硅屏蔽电极(8)；

3)生长AlON和AlN栅介质并在800～1000℃氮气氛围下退火1～3min结晶，再次对准刻蚀形成AlN沟道区(4)，并沉积或者溅射形成栅电极(6)；

4)利用溅射或者电子束蒸发手段，分别形成漏电极(12)和源电极接触(13)，然后通过氮气或者氩气氛围下900～1100℃快速退火形成欧姆接触。

相对于现有技术，本发明技术方案取得的有益效果是：

1、采用SGT结构取代传统的VDMOS结构，避免引入JFET区电阻，使得导通电阻降低。同时，承压位置由沟道区转移至屏蔽栅结构分压区域，可有效避免沟道处击穿。

2、采用与4H-SiC晶格匹配度较好的AlN作为沟道处栅介质，即AlN沟道区，从而可以减小沟道处界面态密度，使得器件迁移率提高。而AlON耐压区的AlON具有较大的电离阈值能，以及更高的介电常数(9.3)，因此在总剂量辐射下引入最少的固定电荷。使得器件的阈值电压更为稳定。在栅的内部引入相同数目的固定电荷，发现高k的栅介质情况下，器件阈值电压漂移较小。

3、在屏蔽栅区域使用AlON，从而保证一定的击穿能力。同时高k的材料，也能抑制栅介质内部高场的形成，抑制总剂量辐射形成固定电荷。在阻断状态下，使用传统热氧化SiO

4、本发明由于在SGT区以及AlON耐压区处采用了多晶硅屏蔽电极分压的方式，从而避免沟道处高电场的形成，从而避免沟道处击穿，提升了器件耐压能力。

附图说明

图1为本发明MOSFET器件的结构示意图；

图2为传统SiO

图3为在栅介质中引入1e12/cm

图4为本发明MOSFET器件的制作流程图；

图5～19为本发明MOSFET器件的制作过程示意图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本发明做进一步详细说明。

参见图1，为本发明一种抗总剂量辐射的双介质屏蔽栅MOSFET的结构示意图，包括源电极(1)、P+基区(2)、N+源区(3)、AlN沟道区(4)、AlON耐压区(5)、栅电极(6)、P沟道区(7)、多晶硅屏蔽电极(8)、SGT区(9)、N-漂移区(10)、N+衬底(11)、漏电极(12)、源电极接触(13)、栅电极接触(14)、钝化层(15)、金属pad区域(16)；

其中，所述漏电极(12)设于底部，所述源电极(1)设于顶部，所述N+衬底(11)和N-漂移区(10)依次设于漏电极(12)的上表面，所述SGT区(9)设于N-漂移区(10)内，且SGT区(9)内设有所述多晶硅屏蔽电极(8)；所述P沟道区(7)设于N-漂移区(10)的上层，所述P+基区(2)和N+源区(3)设于P沟道区(7)上方，且P+基区(2)位于N+源区(3)的外侧，所述AlN沟道区(4)设于P沟道区(7)和N+源区(3)的内部，所述AlON耐压区(5)设于AlN沟道区(4)的内部，所述栅电极(6)设于AlON耐压区(5)内；所述钝化层(15)设于AlN沟道区(4)、AlON耐压区(5)和栅电极(6)的上方，且接触面设有栅电极接触(14)；所述源电极接触(13)设于P+基区(2)、N+源区(3)的上方、源电极(1)的内部；所述金属pad区域(16)设于源电极(1)的上表面。

所述AlN沟道区(4)，厚度为1～20nm。所述AlON耐压区(5)，厚度为5～200nm。所述SGT区(9)所使用栅介质为高k的AlON。所述SGT区(9)的深度为1～20μm，宽度为1～40μm。所述多晶硅屏蔽电极(8)为两个或者更多个。所述多晶硅屏蔽电极(8)的宽度为SGT区(9)宽度的1/10～1/2，长度不大于SGT区(9)的高度，并且位置与栅电极(6)两边相对应。N+衬底(11)的掺杂浓度为1×10

图2为传统SiO

本发明采用与4H-SiC晶格匹配度较好的AlN作为沟道处栅介质，即AlN沟道区(4)，从而可以减小沟道处界面态密度，使得器件迁移率提高。而AlON耐压区(5)的AlON具有较大的电离阈值能，以及更高的介电常数(9.3)，因此在总剂量辐射下引入最少的固定电荷。使得器件的阈值电压更为稳定，如图2所示。在栅的内部引入相同数目的固定电荷，发现高k的栅介质情况下，器件阈值电压漂移较小。

图3为在栅介质中引入1e12/cm

参见图4～19，具体介绍本发明MOSFET器件的制备。

1、步骤s1：离子注入形成P沟道区(7)。根据本发明实例，取4H-SiC n型外延片并对样品进行RCA标准清洗，并在清洗后进行BOE腐蚀，去除表面的自然氧化层。然后通过化学气相沉积或者磁控溅射等方法沉积一层二氧化硅或者氮化硅，厚度1.5μm～2.5μm，作为离子注入掩膜。光刻对准后，使用等离子体刻蚀等方式刻蚀P沟道区(7)上面的掩膜，作为注入窗口。随后进行P型离子注入，掺杂源可以为铝等P型掺杂源，如图5所示。

2、步骤s2：离子注入形成N+源区(3)。根据本发明实例，利用BOE腐蚀等方法去除离子注入掩膜。然后通过化学气相沉积或者磁控溅射等方法沉积一层二氧化硅或者氮化硅，厚度为1.5μm～2.5μm，作为离子注入掩膜。通过自对准工艺，将N+源区(3)给画出。接下来进行N型离子注入，掺杂源可以是氮或者磷等N型掺杂元素，以形成N+源区(3)。具体见图6。

3、步骤s3：离子注入形成P+基区(2)。根据本发明实例，利用BOE腐蚀等方法去除离子注入掩膜。然后沉积一层二氧化硅或者氮化硅等掩膜材料，厚度约1.5μm～2.5μm。通过自对准工艺，形成P+注入窗口，进行一次P型离子注入，掺杂源可以为铝或其它P型掺杂元素，形成P+基区(2)。再用BOE腐蚀等方法除去掩膜。注入之后进行1500～1800℃氮气或者其它保护气氛下退火，以激活杂质，见图7。

4、步骤s4：沟槽刻蚀。根据本发明实例，通过化学气相沉积或者磁控溅射等方法沉积一层二氧化硅或者氮化硅等材料，厚度约1.5μm～2.5μm，作为阻挡层。进行光刻胶旋涂，并通过对准工艺确定沟槽刻蚀区域，进行沟槽结构刻蚀。刻蚀深度为AlN沟道区(4)与SGT区(9)之和，约2～50μm，宽度为2～40μm。具体刻蚀方法包括以CF

5、步骤s5：SGT区(9)介质生长。根据本发明实例，通过等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)等方式，在沟槽中生长AlON栅介质，所述的AlON生长厚度视沟槽具体深度而定，例如1～40μm。然后进行退火结晶，所述退火的条件为800～1000℃，气体氛围为氮气或者氩气等保护气体，得到结果如图9所示。

6、步骤s6：多晶硅屏蔽电极(8)沟槽刻蚀。根据本发明实例，通过涂胶并光刻确定多晶硅屏蔽电极(8)位置，电极宽度应该为预设计的栅电极(6)宽度的1/10～1/2，并且要与栅电极(6)的两边对应。然后以CF

7、步骤s7：多晶硅屏蔽电极(8)电极生长。根据本发明实例，通过化学气相沉积(CVD)等物理化学方法在沟槽中沉积多晶硅，厚度必须严格控制，为预设计的多晶硅屏蔽电极(8)高度，例如2～10μm。结果如图11所示。

8、步骤s8：回刻SGT区(9)沟槽。根据本发明实例，以CF

9、步骤s9：二次沟槽刻蚀。根据本发明实例，通过等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)等方式，在沟槽中生长AlON栅介质，然后回刻，刻蚀AlN沟道区(4)、AlON耐压区(5)、栅电极(6)所在的沟槽。刻蚀的深度必须严格控制，保证栅电极(6)的底部与多晶硅屏蔽电极(8)顶部之间深度差在0.1～1μm。结果如图13所示。

10、步骤s10：AlN沟道区(4)介质生长。根据本发明实例，通过等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)等方式，在沟槽中生长AlN栅介质。所述AlN介质厚度为预设计的AlN沟道区(4)长度，为0.1～2μm。然后进行退火结晶，退火条件为800～1000℃，气体氛围为氮气或者氩气等保护气体，时间为10～3min，得到结果如图14所示。

11、步骤s11：AlN沟道区(4)区域刻蚀。根据本发明实例，利用BOE腐蚀等方式，去除阻挡层步骤s4所形成的阻挡层。然后进行光刻图形化，通过以CF

12、步骤s12：栅电极(6)生长。根据本发明实例，首先进行光刻图形化，以确定栅电极(6)位置。然后通过以CF

13、步骤s13：光刻制作源极金属接触。根据本发明施例，进行光刻图形化，并用BOE或者其它腐蚀方式去除P+基区(2)、N+源区(3)处的氧化层。然后通过电子束蒸发或者磁控溅射等方法，在源极依次生长20～40nm Ti、50～100nm Ni。作为选择，其它适用的欧姆接触金属也可。剥离形成源电极接触(13)。如图17所示。

14、步骤s14：制造漏极金属接触。根据本发明施例，正面涂胶保护，背面使用BOE或者其它腐蚀方式去除氧化层。通过电子束蒸发或者磁控溅射等方法，在源极依次生长20～40nm Ti、50～100nm Ni。作为选择，其它适用的欧姆接触金属也可。如图18所示。

15、步骤s15：快速热退火形成欧姆接触。根据本发明施例，在氮气或者氩气等保护气体的氛围下，进行950～1100℃快速热退火，时间为1～3min。

16、步骤s16：钝化并金属互连。根据本发明实例，利用物理气相沉积或化学气相沉积等其他沉积方法，于栅电极接触(14)、源电极接触(13)之上淀积1.5～2μm的SiO

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。