一种半导体结构及其制备方法

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制备方法。

背景技术

近年来，随着半导体结构单元密度不断增大，半导体结构的结构单元间相互影响，容易产生电容漏电、电耦合(Coupling)、行锤效应(Row Hammer)等现象，导致DRAM等半导体结构的性能下降。

因此，如何降低半导体结构内部的电容耦合效应，从而改善半导体结构的性能，是当前亟待解决的技术问题。

发明内容

本公开实施例提供了一种半导体结构的制备方法，包括：

衬底，包括呈阵列排布的多个晶体管；

位于所述衬底内部的隔离结构，所述隔离结构位于相邻的任意两排所述晶体管之间；

其中，所述隔离结构包括第一子部、第二子部和第三子部，所述第一子部和所述第三子部位于所述第二子部的两侧，其中，所述第一子部的下表面和所述第三子部的下表面低于所述第二子部的下表面。

在一些实施例中，所述衬底包括多个字线，所述第一子部和所述第三子部的下表面低于所述字线的下表面。

在一些实施例中，沿所述字线延伸的方向，所述隔离结构的长度大于所述字线的长度，或所述隔离结构的长度小于所述字线的长度。

在一些实施例中，所述隔离结构的材料包括导电材料。

在一些实施例中，还包括：位于所述衬底背面的通孔，所述第一子部或所述第三子部从所述通孔暴露；至少部分位于所述通孔内的隔离引出结构，所述隔离引出结构与所述第一子部或所述第三子部电连接。

在一些实施例中，所述衬底包括虚设晶体管，所述隔离引出结构还与相邻两侧的所述虚设晶体管的导电沟道连接。

在一些实施例中，所述隔离引出结构接地或外接电源。

在一些实施例中，所述隔离结构与所述隔离引出结构由相同的导电材料构成。

本公开实施例还提供了一种半导体结构的制备方法，包括：

提供衬底，所述衬底包括呈阵列排布的多个晶体管；

在所述衬底内部形成隔离结构，所述隔离结构位于相邻的任意两排所述晶体管之间；其中，所述隔离结构包括第一子部、第二子部和第三子部，所述第一子部和所述第三子部位于所述第二子部的两侧，其中，所述第一子部的下表面和所述第三子部的下表面低于所述第二子部的下表面。

在一些实施例中，形成所述隔离结构之后，所述方法还包括：

刻蚀所述衬底的背面形成通孔，所述第一子部或所述第三子部从所述通孔内暴露；

填充所述通孔形成所述隔离引出结构，所述隔离引出结构与所述第一子部或所述第三子部电连接。

在本公开实施例中，利用设置于晶体管之间的隔离结构隔离相邻晶体管，并通过隔离引出结构将相邻晶体管之间的耦合电荷引出半导体结构，能够有效减小存储单元间的相互影响，降低行锤效应(Row Hammer)及电耦合(Coupling)现象发生的概率，提高半导体结构的可靠性。

本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例的半导体结构的俯视图；

图2为本公开一实施例的隔离结构的结构示意图；

图3至图5为本公开一实施例的半导体结构的细节示意图，其中，图3为沿图1中的b-b’线的垂直剖面示意图，图4为沿图1中的a-a’线的垂直剖面示意图，图5为沿图1中的c-c’线的垂直剖面示意图；

图6为本公开一实施例的半导体结构在制造过程中的流程图；

图7至图12为本公开一实施例的半导体结构在制造过程中的结构示意图，其中，图7为本公开一实施例的半导体结构在制造过程中的俯视图，图8至图10中的(2)图为沿图1中的b-b’线的垂直剖面示意图，图8至图10中的(1)图、图11、图12为沿图1中的a-a’线的垂直剖面示意图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

近年来，随着半导体芯片不断向高集成度方向发展，半导体结构的存储单元密度不断增大，导致同一行内存存储单元在短时间内被连续读取很多次时(这种行为名为“锤击(hammering)”)，该行内存单元中的电荷容易泄露到相邻的行，改变这些相邻行中存储单元的值，这种现象被称为比特位翻转，进而造成存储芯片中的信息错误，这种现象不仅会影响半导体结构的可靠性，也会影响半导体存储芯片的性能与价值。

基于此，本公开实施例提供了一种半导体结构，如图1-2所示，包括：

衬底100，包括呈阵列排布的多个晶体管101；

位于衬底100内部的隔离结构110，隔离结构110位于相邻的任意两排晶体管101之间；

其中，隔离结构110包括第一子部111、第二子部112和第三子部113，第一子部111和第三子部113位于第二子部112的两侧，其中，如附图2所示，第一子部111的下表面和第三子部113的下表面低于第二子部112的下表面。

在本公开实施例中，利用设置于晶体管101之间的隔离结构110隔离相邻晶体管101，能够有效减小存储单元间的相互影响，隔离结构110中第一子部111和第三子部113的设置能够便于后续将隔离结构110引出，从而降低行锤效应(Row Hammer)及电耦合(Coupling)现象发生的概率，提高半导体结构的可靠性。

下面结合附图对本公开实施例提供的半导体结构再作进一步详细的说明。

如附图1所示，半导体结构包括衬底100，衬底100中包括呈阵列排布的多个晶体管101，多个晶体管101在衬底100上按列方向和行方向间隔阵列排布。这里，多个晶体管101可以是如附图3所示的垂直栅极晶体管(Vertical Gate Transistor，VGT)，也可以是平面(Planar)晶体管、填埋式沟道晶体管(Buried Channel Array Transistor，BCAT)等。

衬底100可以为半导体衬底，具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底100为硅衬底。

沿图1中的b-b’线形成垂直剖面示意图3，沿图1中的a-a’线形成垂直剖面示意图4。

参见附图3-4，本实施例中采用垂直栅极晶体管，该结构能够缩小晶体管结构的面积，从而提高半导体器件的存储密度。

其中，每个晶体管101中均包含导电沟道102，各个晶体管101的导电沟道102呈阵列分布(如附图1所示)，且沟道沿垂直于衬底100的方向延伸。晶体管101的栅极氧化层103及栅极导电层104位于导电沟道102的一侧，栅极氧化层103位于导电沟道102和栅极导电层104之间，各个导电沟道102延伸方向的两端分别具有源极106和漏极107，漏极107可以从衬底背面100a引出，形成位线(图中未示出)。

栅极氧化层103可以采用氧化硅、高k介电材料或它们的组合。栅极导电层104的材料可以包括多晶硅和/或金属电极(比如钨)等。导电沟道102的材料可以包括但不限制于硅、碳化硅、氮化镓、IGZO材料中的一种或多种。

继续参见附图1，于衬底100内部设置隔离结构110，隔离结构110位于相邻的任意两排晶体管101之间，这样设置隔离结构110能够将相邻的晶体管101间隔开，防止晶体管101中的漏电荷相互影响，提升半导体芯片性能。

需要说明的是，如图3所示，本实施例中的晶体管101呈对称分布，对称的两个晶体管101之间由衬底100或绝缘材料间隔开，相邻的两对晶体管101之间具有隔离结构110(即附图3中的第二子部112)，隔离结构110与任意晶体管101之间电绝缘。在实际操作中，隔离结构110可以位于任意的两个晶体管101之间。

其中，如图2所示，隔离结构110包括第一子部111、第二子部112和第三子部113，第一子部111和第三子部113位于第二子部112的两侧，其中，第一子部111的下表面和第三子部113的下表面低于第二子部112的下表面，隔离结构110的材料可以包括导电材料，例如金属材料，金属硅化物材料等。将隔离结构110设置成如附图2所示的“π”型，有利于在后续隔离引出结构122设置时降低工艺难度，方便隔离结构110的引出，并且能够允许提前规划出隔离引出结构122的位置，便于与后续隔离引出结构122连接。

具体的，对于第一子部111下表面、第三子部113下表面低于第二子部112下表面的尺寸范围不做具体限定，该尺寸以实际操作中实现相邻晶体管之间的隔离效果为准。

在一实施例中，参见附图1、附图5，半导体结构还包括位于衬底背面100a的通孔121，第一子部111或第三子部113从通孔121暴露，至少部分位于通孔121内的隔离引出结构122与第一子部111或第三子部113电连接。通常，衬底100具有相对的两个表面，衬底正面100b可以用于形成半导体元件，衬底背面100a为相对于衬底正面100b的平面，隔离引出结构122设置于衬底背面100a的通孔121内，一端与隔离结构110电连接，另一端可以接地或外接电源(图中未示出)，以此实现隔离结构110的引出。

当然，隔离引出结构122可以同时与第一子部111和第三子部113电连接，即每个隔离结构110连接两个隔离引出结构122。

需要注意的是，附图1中的隔离引出结构122实际位于衬底背面100a，且其中隔离结构110位于衬底100内部，附图仅为更好地展示本公开实施例中的内容。

综上，本实施例中的半导体结构通过隔离结构110隔离相邻的晶体管101，并通过与隔离结构110电连接的隔离引出结构122将相邻晶体管101之间的耦合电荷或漏电荷引出半导体结构，如此，可以减小存储单元间相互影响，降低行锤效应或电干扰现象发生的概率，提升半导体结构的可靠性。

在一实施例中，如附图1、附图4所示，衬底100包括多个字线105，字线105沿着垂直于附图4平面的方向延伸，并由多个晶体管101的栅极导电层104连接形成，第一子部111和第三子部113的下表面低于字线105的下表面，即如图4所示，第三子部113的下表面要低于晶体管101的栅极导电层104的下表面，第一子部111的结构同理，以便于后续隔离引出结构122的设置，防止在设置隔离引出结构122时破坏晶体管101的字线105。

在一具体的实施例中，参见附图1，沿字线105延伸的方向，隔离结构110的长度大于字线105的长度，此时，隔离结构110可以延伸至衬底100边缘或者外围区(图中未示出)，隔离引出结构112相应的可以位于衬底100的边缘或者外围区，远离晶体管101，从而防止隔离引出结构122的设置破坏晶体管101，减小晶体管101与隔离引出结构112之间的电干扰，提升半导体结构的性能。

可选的，如附图1所示，沿字线105延伸的方向，隔离结构110的长度可以小于字线105的长度，隔离结构110的长度并不影响本实施例中隔离结构110的隔离效果，隔离结构110的长度小于字线105的长度，能够降低隔离结构110形成的工艺难度。

在一实施例中，如附图12所示，衬底100中包括虚设晶体管108，隔离引出结构122与相邻两侧的虚设晶体管108的导电沟道102连接，虚设晶体管108可以位于衬底100的边缘，即晶体管阵列的边缘。

上述半导体结构中包括多个晶体管101，多个晶体管101按照使用功能可以被分为用作存储的晶体管101以及用作支撑的虚设晶体管108。其中，虚设晶体管108的导电沟道102没有可用于存储功能的自由电荷，因此，可以在虚设晶体管108的相邻区域设置隔离引出结构122，并且隔离引出结构122可以与虚设晶体管108的导电沟道102连接，从而增大隔离引出结构122的设置空间，减小隔离引出结构122设置时的工艺难度。

可以理解的是，此时隔离结构110的第一子部111或第三子部113也相应的位于虚设晶体管108的相邻区域，使得隔离引出结构122能够与隔离结构110电连接。

在一些实施例中，隔离引出结构122与隔离结构110由相同的导电材料构成，例如金属材料、合金材料或其他导电材料。隔离引出结构122与隔离结构110由相同的导电材料构成，在将电荷引出半导体结构时，能够减少由于导电材料不同而产生的电干扰，从而有效提高半导体结构的稳定性。

如图6所示，本实施例还提供了一种半导体结构的制备方法，包括：

步骤S101，提供衬底100，所述衬底100包括呈阵列排布的多个晶体管101；

步骤S102，在衬底100内部形成隔离结构110，隔离结构110位于相邻的任意两排晶体管101之间；其中，隔离结构110包括第一子部111、第二子部112和第三子部113，第一子部111和第三子部113位于第二子部112的两侧，其中，第一子部111的下表面和第三子部113的下表面低于第二子部112的下表面。

下面结合具体实施例对本公开提供的半导体结构的制造方法再作进一步详细的说明。

首先，参见附图7，执行步骤S101，提供衬底100，所述衬底100包括呈阵列排布的多个晶体管101，多个晶体管101在行方向和列方向上间隔排布，形成晶体管阵列。

在实际操作中，如附图8所示，晶体管101可以是通过已知半导体制造工艺制备的任何类型的晶体管101。形成晶体管101可以包括在衬底100中或者衬底100上形成多个栅极导电层104、形成多个栅极氧化层103、形成源极106和漏极107等，在实际操作中，还可以在衬底100上形成层间介电(ILD)层、互连布线层、电容或电感等等。

形成栅极导电层104、形成栅极氧化层103等均包含刻蚀、沉积及其他多种工艺，形成源极106和漏极107也包括离子注入等多种工艺，在此不做赘述。

参见附图1，执行步骤S102，在衬底100内部形成隔离结构110，隔离结构110位于相邻的任意两排晶体管101之间；其中，隔离结构110包括第一子部111、第二子部112和第三子部113，第一子部111和第三子部113位于第二子部112的两侧，其中，如附图2所示，第一子部111的下表面和第三子部113的下表面低于第二子部112的下表面。

在一实施例中，如附图8-10所示，形成隔离结构110的方法包括：

首先，在相邻的任意两排晶体管101之间刻蚀形成第一沟槽132；

接着，在第一沟槽132的两侧刻蚀形成第二沟槽133，第二沟槽133的下表面深于第一沟槽132的下表面；

最后，填充第一沟槽132和第二沟槽133，形成隔离结构110。

需要说明的是，如附图8所示，第二沟槽133和第一沟槽132之间具有一定深度差，这里的深度差可以是在制程工艺当中自然形成的深度差，也可以通过特定工艺形成。

以下结合附图8-10对通过特定工艺形成隔离结构110再作进一步详细的说明。具体的如图8中的(2)图所示，刻蚀形成第一沟槽132的方法包括：在半导体衬底100上形成第一掩膜层(图中未示出)，第一掩膜层中具有平行分布的若干第一掩膜开口；以第一掩膜层为掩膜，沿第一掩膜开口刻蚀半导体衬底100至一定深度，形成第一沟槽132，形成第一沟槽132可以采用各向异性刻蚀工艺，例如等离子体刻蚀工艺。

如附图7所示，在第一沟槽132的两侧刻蚀形成第二沟槽133，第二沟槽133的下表面深于第一沟槽132的下表面，如附图8所示。

在一实施例中，参见附图9，刻蚀形成第二沟槽133的方法包括：

刻蚀第一沟槽132的两侧至与第一沟槽132的下表面平齐，形成过渡槽(图中未示出)；

然后，在半导体衬底100上形成第二掩膜层142，第二掩膜层142覆盖除过渡槽的其余区域，包括第一沟槽132；

接着，以第二掩膜层142为掩膜，沿第二掩膜开口142a继续刻蚀过渡槽形成第二沟槽133，第二沟槽133的下表面深于第一沟槽132的下表面。

这里，形成过渡槽、形成第二沟槽133可以采用各向异性刻蚀工艺，例如等离子体刻蚀工艺。

在实际操作中，形成第一沟槽132和形成过渡槽在同一步工艺中进行，这样不仅使得半导体制造的工艺得到简化，同时减少了掩膜的使用频率，进而达到降低成本的目的。

在另一实施例中，刻蚀形成第二沟槽133的方法包括：在形成第一沟槽132后，在半导体衬底100上形成第三掩膜层(图中未示出)，第三掩膜层中具有平行分布的若干第三掩膜开口；以第三掩膜层为掩膜，沿第三掩膜开口刻蚀半导体衬底100在第一沟槽132的两侧直至刻蚀的深度深于第一沟槽132的下表面，形成第二沟槽133。

最后，如附图10所示，填充第一沟槽132和第二沟槽133，形成隔离结构110。形成隔离结构110的工艺可以包括化学气相沉积、溅镀、电镀、或其他适合的工艺。

在实际操作中，如附图7所示，衬底100包括多个字线105，字线105由多个晶体管101的栅极导电层104连接形成，如图8所示，为防止后续隔离引出结构122设置时破坏晶体管101的栅极导电层104，第一子部111和第三子部113的下表面要低于字线105的下表面，即在刻蚀形成第二沟槽133时，需注意第二沟槽133的下表面要低于字线105的下表面。

另外，参见附图7，沿字线105延伸的方向，隔离结构110的长度可以大于字线105的长度，也可以小于字线105的长度，即在刻蚀形成第一沟槽132、第二沟槽133时，沿字线105延伸的方向，第一沟槽132和第二沟槽133的总的长度可以大于字线105的长度，也可以小于字线105的长度，具体的可以根据实际操作中的工艺参数等进行调整，在此不做具体限制。

需要注意的是，形成隔离结构110之后，方法还包括形成绝缘层145，绝缘层145能够将隔离结构110填埋于绝缘材料之中，如附图10所示。绝缘层145的材料可以包括氮化硅(SiN)、氧化硅(SiO

形成绝缘层145可以采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种。必要时，在填充绝缘材料形成绝缘层145之后还可以进行表面平坦化处理(CMP)，使得填充后的绝缘层145的上表面与衬底正面100b的表面齐平。

在一实施例中，如附图11所示，形成隔离结构110之后，方法还包括：

首先，刻蚀衬底背面100a形成通孔121，第一子部111(图中未示出，其结构同第三子部113)或第三子部113从通孔121内暴露，其中，形成通孔121需要先在衬底背面100a形成第四掩膜层(图中未示出)，第四掩膜层中具有平行分布的若干第四掩膜开口，第四掩膜开口在垂直于衬底100方向上的投影应当覆盖隔离结构110的第一子部111的部分或第三子部113的部分，然后沿第四掩膜开口刻蚀半导体衬底100直至暴露第一子部111或第三子部113，形成通孔121。

在衬底背面100a刻蚀形成通孔121可以采用等离子体刻蚀(Plasma Etching)、反应离子刻蚀(Reactive Ion Etching)、激光烧蚀(Laser Ablation)、湿法刻蚀或光刻中的一种或多种。

接着，如附图4所示，填充通孔121形成隔离引出结构122，隔离引出结构122与第一子部111(图中未示出，结构同第三子部113)或第三子部113电连接，填充通孔121的工艺可以包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种，填充材料可以包括导电材料，例如金属材料、合金材料或其他导电材料。具体的，例如包括但不限于钨、铜、硅、锗等。

在另一实施例中，如附图12所示，隔离引出结构122还可以与相邻虚设晶体管108的导电沟道102接触，即在上述刻蚀形成通孔121时，第四掩膜开口在垂直于衬底100方向上的投影覆盖导电沟道102的部分，此时以第四掩膜开口刻蚀衬底100形成的通孔121暴露部分导电沟道102。需要注意的是，这里的晶体管是指虚设晶体管108，即未用于存储数据的晶体管，这样设置的目的在于：一方面，能够增大隔离引出结构122的设置空间，降低刻蚀工艺及后续工艺的难度；另一方面，能够增大隔离结构110与隔离引出结构122的接触面积，使得电荷能够更好地被引出半导体结构，从而提高半导体结构的性能。

需要说明的是，在形成隔离引出结构122之后，可以通过表面平坦化工艺，例如化学机械抛光(Chemical Mechanical Polishing，CMP)将衬底背面100a多余的绝缘材料和导电材料去除。

当然，图8至图12所示的实施例仅作为一种可行的具体实施方式，并不构成对本公开的限制，也可以采用其他可实现制备该半导体结构的工艺方案。

综上，本公开实施例提供的半导体结构及其制备方法，可以有效减少半导体结构的电干扰及行锤效应发生的概率，提高半导体结构可靠性。

此外，本公开实施例提供的半导体结构及其制备方法，还可以在提升半导体芯片性能的同时提升产品良率。

需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。