一种源极沟槽集成SBD与HK介质SiC UMOS及制备方法

技术领域

本发明涉及半导体技术领域，具体涉及一种源极沟槽集成SBD与HK介质SiC UMOS及制备方法。

背景技术

第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。相对于其它第三代半导体(如GaN)而言，碳化硅能够较方便的通过热氧化形成二氧化硅。SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。而SiC功率器件具有输入阻抗高、开关速度快、工作频率高耐高压等一系列优点，在开关稳压电源、高频以及功率放大器等方面取得了广泛的应用。

使用碳化硅材料制作的MOS场效应晶体管功率器件比Si器件能够承受更高的电压和更快的开关速度。对于常规Si MOS而言，其体二极管开启电压仅为0.7V左右，因此常用作MOSFET反向偏置下的续流通道。但是SiC材料禁带更宽，SiC MOSFET体二极管开启电压过高（2.7-3.0V），在反向偏置下难以起到续流保护MOSFET的作用。在现有技术中，SiC MOSFET通常通过反并联肖特基二极管或JFET短路体二极管来增强器件续流能力，但两种方法均会占用额外的面积，使得芯片面积增大，或者通过分裂栅极在SiC MOS反向时控制续流通道开启，但是会导致栅极可靠性降低，工艺复杂生产成本高以及电流密度低等问题。

发明内容

本发明的目的是提供一种源极沟槽集成SBD与HK介质SiC UMOS及制备方法，该SiCUMOS将肖特基二极管反并联在源极沟槽底部的两侧壁，肖特基二极管的开启电压远小于体二极管，在SiC UMOS处于反向状态时肖特基二极管能够在较低的压降下开启，在不增加芯片面积的情况下起到反向续流作用，并且在源极沟槽下方设置了HK介质层用于避免沟槽底部漏电，还能够改善电场分布，防止电场线集中损毁SiC UMOS，显著地提高了SiC UMOS的电气性能。

一种源极沟槽集成SBD与HK介质SiC UMOS，包括：HK介质层和肖特基金属；

所述HK介质层位于源极沟槽与衬底之间，并与衬底和N-drift层邻接；

所述肖特基金属位于N-drift层与源极之间，用于提供从源极到漏极的导电通道。

优选地，所述肖特基金属与所述N-drift层和所述源极邻接。

优选地，还包括：CSL层；

所述CSL层位于P-well层与所述N-drift层之间；

所述CSL层与所述肖特基金属、所述P-well层和所述N-drift层邻接。

优选地，所述HK介质层的介电常数为100-300。

优选地，所述CSL层的掺杂浓度为10

优选地，所述HK介质层的宽度比源极沟槽的宽度大0.1-0.2um。

优选地，所述CSL层的厚度为0.4-0.6um。

优选地，还包括：源极、漏极、栅极、衬底、N-drift层、P-well层、P+区和N+区；

所述漏极位于所述衬底下方；

所述衬底位于所述HK介质层和所述N-drift层下方；

所述N-drift层位于所述P-well层下方；

所述P-well层位于所述N+区下方；

所述N+区位于所述源极下方；

所述P+区位于所述源极下方并与所述N+区、所述P-well层和所述N-drift层邻接；

所述源极位于所述栅极、所述N+区和所述P+区上方；

所述栅极位于所述N+区、所述N-drift层和所述P+区两侧。

一种源极沟槽集成SBD与HK介质SiC UMOS制备方法，包括：

在衬底上方外延形成HK介质层、N-drift层、P-well层和N+区；

在所述N+区和所述P-well层中离子注入形成P+区；

蚀刻所述N+区、所述P-well层和所述N-drift层的两侧，在所述P+区和N-drift层上蚀刻通孔，在所述HK介质层上层蚀刻沟槽，所述沟槽与所述通孔连接；

在所述N+区、所述P-well层和所述N-drift层的两侧沉积栅极，在所述N+区、P+区和N-drift层上方沉积ILD层；

沉积肖特基金属、源极和漏极。

优选地，所述在衬底上方外延形成HK介质层、N-drift层、P-well层和N+区还包括：

在形成所述P-well层和所述N+区之前，在N-drift层和HK介质层上方外延形成CSL层。

本发明在P+区中向N-drift层方向开设了源极沟槽，源极沟槽替代了部分P+区和N-drift层，源极沟槽底部的两侧壁面上沉积了肖特基金属，相较于现有技术中在器件表面上反并联肖特基二极管具有更小的芯片面积，并且源极两侧的肖特基金属比源极单侧的肖特基金属的反向电流更大，由于源极沟槽下方的电场强度大，本发明在源极沟槽下方设置了HK介质层，用于屏蔽源极和漏极之间的通道，减小漏电，并且HK介质层能够改善N-drift层内的电场分布，缓解源极沟槽下方的电场尖峰，防止SiC UMOS被提前击穿，显著提高了SiC UMOS的可靠性。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的SiC UMOS结构示意图；

图2为本发明的SiC UMOS制备流程方法示意图；

图3为本发明的SiC UMOS制备流程结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

使用碳化硅材料制作的MOS场效应晶体管功率器件比Si器件能够承受更高的电压和更快的开关速度。对于常规Si MOS而言，其体二极管开启电压仅为0.7V左右，因此常用作MOSFET反向偏置下的续流通道。但是SiC材料禁带更宽，SiC UMOSFET体二极管开启电压过高（2.7-3.0V），在反向偏置下难以起到续流保护MOSFET的作用。在现有技术中，SiCUMOSFET通常通过反并联肖特基二极管或JFET短路体二极管来增强器件续流能力，但两种方法均会占用额外的面积，使得芯片面积增大，或者通过分裂栅极在SiC UMOS反向时控制续流通道开启，但是会导致栅极可靠性降低，工艺复杂生产成本高以及电流密度低等问题。

本发明在P+区中向N-drift层方向开设了源极沟槽，源极沟槽替代了部分P+区和N-drift层，源极沟槽底部的两侧壁面上沉积了肖特基金属，相较于现有技术中在器件表面上反并联肖特基二极管具有更小的芯片面积，并且源极两侧的肖特基金属比源极单侧的肖特基金属的反向电流更大，由于源极沟槽下方的电场强度大，本发明在源极沟槽下方设置了HK介质层，用于屏蔽源极和漏极之间的通道，减小漏电，并且HK介质层能够改善N-drift层内的电场分布，缓解源极沟槽下方的电场尖峰，防止SiC UMOS被提前击穿，显著提高了SiC UMOS的可靠性。

实施例1

一种源极沟槽集成SBD与HK介质SiC UMOS，参考图1，包括：HK介质层（High-k）和肖特基金属（Schottky）；

HK介质层位于源极沟槽与衬底之间，并与衬底和N-drift层邻接；

HK介质层的材料为高K介质，K为介电常数，高K介质与半导体接触具有很大的势垒高度，具备良好的绝缘性，可以看作绝缘层，在高K材料的选用上，本发明选取具有良好的热稳定性，当SiC UMOS正常工作时会散发热量，良好的热稳定性能够保证SiC UMOS正常工作性能；与碳化硅晶格匹配度高，在晶体与晶体之间，晶格匹配度如果不高，就会造成晶格扭曲和结构杂乱，晶格匹配度高界面质量也会提升，SiC UMOS的电气性能也会相应提升，一般选用氮化物和金属氧化物作为HK介质层的材料。

肖特基金属位于N-drift层（漂移层）与源极（S）之间，用于提供从源极到漏极的导电通道。

金属与半导体的接触面分为肖特基接触和欧姆接触两种类型。欧姆接触是当半导体掺杂浓度很高时，掺杂浓度高的半导体与金属接触时，形成低势垒层，电子可借隧道效应穿过势垒，从而形成低阻值的欧姆接触，例如N+区与源极形成的就是欧姆接触。欧姆接触的特点是接触面的电流-电压特性是线性的，并且接触电阻相对于半导体的体电阻可以忽略不计，当有电流通过时产生的电压降比器件上的电压降要小。

肖特基接触也是利用金属-半导体(M-S)接触特性制成的，由于金属-半导体接触的电流运输主要是依靠多数载流子(电子)，其电子迁移率高，且肖特基结可以在亚微米尺度上精确制造加工，使得肖特基势垒二极管能运用到亚毫米波、太赫兹波频段。肖特基二极管是贵金属(金、银、铝、铂等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的半导体中向浓度低的金属中扩散。金属中没有空穴，也就不存在空穴自金属向半导体的扩散运动。随着电子不断从半导体扩散到金属，半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为半导体→金属。但在该电场作用之下，金属中的电子也会产生从金属→半导体的漂移运动，从而消弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。典型的肖特基整流管的内部电路结构是以N型半导体为基片，在上面形成用砷作掺杂剂的N-外延层。阳极使用钼或铝等材料制成阻档层。用二氧化硅(SiO

金属的功函数为Wm=E

在本发明实施例中，肖特基金属采用钛（Ti），镍（Ni），铬（Cr），金（Au）等高功函数的金属与N型的碳化硅半导体形成肖特基接触。

优选地，肖特基金属与N-drift层和源极邻接。

肖特基金属位于N-drift层和源极之间并与N-drift层和源极邻接，当SiC UMOS处于反向状态时，电流从源极流向肖特基金属，从肖特基金属流向N-drift层，从N-drift层流向衬底，从衬底流向漏极，肖特基金属提供了电流从源极流向漏极的通道，由肖特基金属与N-drift层构成的肖特基二极管的开启电压远小于SiC UMOS体二极管的开启电压，在SiCUMOS反向时能够提前开启，起到续流作用。

优选地，还包括：CSL层；

CSL层位于P-well层与N-drift层之间；

CSL层与肖特基金属、P-well层和N-drift层邻接。

CSL层（电流扩展层）作为SiC UMOSFET一种材料层，通常用于控制半导体器件中的载流子注入和提高器件的性能。在半导体器件中，载流子注入是指将电子或空穴注入到半导体材料中以产生电流的过程。然而，这种注入过程可能会导致某些不良效应，如热效应、载流子捕获和材料损伤等。这些效应会降低器件的性能和寿命。为了解决这些问题，本发明引入了CSL层（电流扩展层），可以有效地限制载流子注入和扩散，同时保持低电阻和高透明度。并且由于CSL层的掺杂浓度大于N-drift层的掺杂浓度，N型半导体的掺杂浓度越高，功函数越小，这使得SiC UMOSFET可以更好地与金属形成肖特基接触，并提高器件的性能，还可以降低SiC UMOSFET的漏电流，提高SiC UMOSFET的可靠性。CSL层（电流扩展层）的制作，即在 P-body层注入之前进行一定深度的大于外延层浓度的 N 型掺杂，实现增大电流路径、减小导通电阻的效果。

在本发明中，CSL层可以用于替代最上层的部分N-drift层与肖特基金属邻接，当SiC UMOS处于反向状态时，电流从源极流向肖特基金属，从肖特基金属流向N-drift层，从N-drift层流向衬底，从衬底流向漏极，肖特基金属提供了电流从源极流向漏极的通道，由肖特基金属与N-drift层构成的肖特基二极管的开启电压远小于SiC UMOS体二极管的开启电压，在SiC UMOS反向时能够提前开启，起到续流作用。

优选地，HK介质层的介电常数为100-300。

K表示绝缘能力特性的一个系数，K的值越大，表示材料的绝缘性能越好，为了防止源极沟槽底部漏电，HK介质层要选用介电常数K较大的材料，保证源极沟槽底部的绝缘性能，作为一个优选地实施例，本发明选用TiO

优选地，CSL层的掺杂浓度为10

CSL层的掺杂浓度影响了SiC UMOS的导通电阻以及肖特基二极管的开启电压，CSL层的掺杂浓度越高， SiC UMOS的导通电阻越小，肖特基二极管的开启电压也越小，如果CSL层的掺杂浓度过大，那么当SiC UMOS正常工作时，肖特基金属部分也会漏电，导致SiC UMOS失效，作为一个优选地实施例，本发明将CSL层的掺杂浓度设置为10

优选地，HK介质层的宽度比源极沟槽的宽度大0.1-0.2um。

HK介质层的宽度比源极的宽度大才能够保证源极沟槽底部的绝缘性能，使得只有源极沟槽底部侧壁的肖特基金属能够与N型半导体形成肖特基接触，同时源极沟槽底部的电场强度大，HK介质层能够保护源极沟槽底部不被提前击穿，作为一个优选地实施例，本发明将HK介质层的宽度设置比源极沟槽的宽度大0.1um。

优选地，CSL层的厚度为0.4-0.6um。

CSL层的厚度跟肖特基金属与源极沟槽底部的两侧的壁面接触的宽度相等，肖特基金属与源极沟槽底部的壁面接触，与底部壁面的两侧邻接的肖特基金属与CSL层共同构成了肖特基二极管，CSL层的厚度越大，那么肖特基二极管的饱和电流就越大，如果CSL层的厚度过大，则会导致肖特基二极管漏电，CSL层的厚度过小，则会导致肖特基二极管的反向续流能力较弱，不足以满足SiC UMOS的需求，作为一个优选地实施例，本发明将CSL层的厚度设置为0.5um，那么与源极沟槽底部两侧壁面邻接的肖特基金属的高度也为0.5um，与源极沟槽底面邻接的肖特基金属与P+屏蔽层邻接，各个部分的肖特基金属都是彼此邻接沉积在源极沟槽底部的。

优选地，还包括：源极、漏极、栅极（G）、衬底（N-sub）、N-drift层、P-well层（体区）、P+区和N+区；

漏极位于衬底下方；

漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。

衬底位于HK介质层和N-drift层下方；

N-drift层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOSFET工作时，源极和漏极之间的电流主要通过N-drift层进行传输。N-drift层的掺杂类型和浓度决定了电流的导通类型（N型或P型）和大小。N-drift层的结构和特性直接影响MOS管的电流控制能力。通过调整N-drift层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。

N-drift层位于P-well层下方；

P-well层位于N+区下方；

N+区位于源极下方；

P+区位于源极下方并与N+区、P-well层和N-drift层邻接；

源极位于栅极、N+区和P+区上方；

源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。

栅极位于N+区、N-drift层和P+区两侧。

栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。

实施例2

一种源极沟槽集成SBD与HK介质SiC UMOS制备方法，参考图2，图3，包括：

S100，在衬底上方外延形成HK介质层、N-drift层、P-well层和N+区；

外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。根据生长源物相状态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。

固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离子注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。

气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外延（ALE）等。在本发明实施例中，采用的是化学气相外延 (CVE)来形成N-漂移层。化学气相外延与化学气相沉积（CVD）的原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE 还能够用于外延硅片工艺和 MOS 晶体管嵌入式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。 嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。

S200，在N+区和P-well层中离子注入形成P+区；

本发明采用离子注入的方式在N+区和P-well层中离子注入形成P+区。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。质量选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或狭缝的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。

用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。

S300，蚀刻N+区、P-well层和N-drift层的两侧，在P+区和N-drift层上蚀刻通孔，在HK介质层上层蚀刻沟槽，沟槽与通孔连接；

蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。

等离子刻蚀是一种化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器，从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。

蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。

S400，在N+区、P-well层和N-drift层的两侧沉积栅极，在N+区、P+区和N-drift层上方沉积ILD层；

ILD 层的材料一般是 SiO

多晶硅沉积采用低压力化学气相沉积方法（LPCVD）是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。多晶硅的电阻率取决于沉积时的温度、掺杂物浓度及退火温度，而退火温度又会影响晶粒的大小。增加沉积温度将造成电阻率降低，提高掺杂物浓度会降低电阻率，较高的退火温度将形成较大尺寸晶粒，并使电阻率随之下降。多晶硅的晶粒尺寸越大，其刻蚀工艺就越困难，这是因为大的晶粒尺寸将造成粗糙的多晶侧壁，所以必须在低温下进行多晶硅沉积以获得较小的晶粒尺寸，经过多晶硅刻蚀和光刻胶剥除，再经过高温退火形成较大的晶粒尺寸和较低的电阻率。

S500，在沟槽底部沉积肖特基金属；

在芯片制造流程中，接触孔刻蚀是一道非常重要的工艺步骤，这一步要在层间介质(ILD)层内刻蚀出接触孔，接下来在接触孔内填充金属，从而实现底部器件和金属导线之间的连接。沉积肖特基金属采用化学气相沉积的方法。

S500，沉积肖特基金属、源极和漏极。

金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。

PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。

化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。

优选地，在衬底上方外延形成HK介质层、N-drift层、P-well层和N+区还包括：

在形成P-well层和N+区之前，在N-drift层和P柱上方外延形成CSL层。

在N-drift层和HK介质层形成后，就在N-drift层和HK介质层上方先外延一层CSL层，CSL层是掺杂浓度大于N-drift层的N型半导体，然后在外延P-well层，外延P-well层后，再外延N+层。

本发明在P+区中向N-drift层方向开设了源极沟槽，源极沟槽替代了部分P+区和N-drift层，源极沟槽底部的两侧壁面上沉积了肖特基金属，相较于现有技术中在器件表面上反并联肖特基二极管具有更小的芯片面积，并且源极两侧的肖特基金属比源极单侧的肖特基金属的反向电流更大，由于源极沟槽下方的电场强度大，本发明在源极沟槽下方设置了HK介质层，用于屏蔽源极和漏极之间的通道，减小漏电，并且HK介质层能够改善N-drift层内的电场分布，缓解源极沟槽下方的电场尖峰，防止SiC UMOS被提前击穿，显著提高了SiC UMOS的可靠性。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。