三维存储器器件以及其制作方法

本申请是申请号为201880005630.4、申请日为2018年11月7日、发明名称为“三维存储器器件以及其制作方法”的中国发明专利申请的分案申请。

相关申请的交叉引用

本申请案要求享受于2017年11月21号提交的中国专利申请第201711166877.8号的优先权，其全部内容皆以引用的方式并入本文中。

背景技术

闪存器件已经历了快速发展。闪存器件可以在不通电的情况下在相当长的时间内储存资料，并且具有高集成水平、快速存取、易于擦除以及重写等优点。为了进一步提高位密度并降低闪存器件的成本，已经开发出三维NAND闪存器件。

三维(3D)NAND存储器器件包括被布置在衬底之上的字线(或栅极电极)的一个或多个堆叠，其中，到衬底中的多个半导体沟道穿过并交叉于字线。字线的堆叠包括沿着垂直于衬底的方向堆叠的不同级/层级的字线，其中，不同级/层级表示距离衬底的表面的不同高度。

多堆叠(或多级)3D NAND存储器器件通常包括沿着垂直于衬底的方向布置的多个阶梯结构堆叠。每个阶梯结构包括沿着垂直于衬底的方向布置的多个字线。半导体沟道延伸穿过字线到衬底中。这种布置可以具有以下优点，例如，允许较多的存储器单元沿着垂直于衬底的方向形成，在阶梯形成期间减少光掩模的数量，以及在高深宽比蚀刻期间避免衬底过度蚀刻。然而，多堆叠3D NAND存储器器件的制作工艺仍需要改进。

发明内容

因此，本文公开了三维存储器器件架构和制作方法的实施例。所公开的结构和方法提供了许多益处，包括但不限于简化制作工艺、减小三维存储器器件的尺寸以及提高在其上形成三维存储器器件的芯片的空间利用率。

在一些实施例中，一种用于形成存储器器件的方法包括以下步骤。首先，可以在第一晶圆之上形成多个第一半导体沟道，所述第一晶圆具有外围器件以及与所述多个第一半导体沟道相邻的多个第一过孔结构。所述多个第一半导体沟道可以沿着垂直于所述第一晶圆的表面的方向延伸。此外，可以在所述第二晶圆之上形成多个第二半导体沟道，所述第二晶圆具有与所述多个第二半导体沟道相邻的多个第二过孔结构。所述多个第二半导体沟道可以沿着垂直于所述第二晶圆的表面和外围过孔结构的方向延伸。此外，可以将所述第一晶圆和所述第二晶圆键合，以沿着垂直于所述第一晶圆的表面的方向将所述多个第一半导体沟道中的每一个第一半导体沟道与所述多个第二半导体沟道中的对应的一个第二半导体沟道邻接，以形成多个经邻接的半导体沟道。

在一些实施例中，形成所述多个第一半导体沟道包括：在所述第一晶圆之上形成第一阶梯结构，在所述第一阶梯结构之上形成第一电介质填充结构，以及在第一阶梯结构中形成所述多个第一半导体沟道。在一些实施例中，形成所述多个第二半导体沟道包括在所述第二晶圆之上形成第二电介质堆叠，在所述第二电介质堆叠之上形成第二电介质填充结构，以及在所述第二电介质堆叠中形成所述多个第二半导体沟道。

在一些实施例中，形成所述第一阶梯结构包括：形成沿着垂直于所述第一晶圆的表面的方向交替堆叠的多个牺牲材料层和多个绝缘材料层的第一电介质堆叠；以及沿着垂直于所述第一晶圆的表面的方向蚀刻所述多个牺牲材料层与所述多个绝缘材料层，以形成多个阶梯。每个阶梯都可以包括牺牲层和绝缘层。在一些实施例中，形成所述第二电介质堆叠包括形成沿着垂直于所述第二晶圆的表面的方向的多个其它牺牲材料层和多个其它绝缘材料层。

在一些实施例中，在所述第一阶梯结构中形成所述多个第一半导体沟道包括：在所述第一阶梯结构中形成多个第一沟道孔以暴露所述第一晶圆；在所述第一晶圆之上的所述多个第一沟道孔中形成经掺杂的外延层；以及向所述多个第一沟道孔中的每一个第一沟道孔填充沟道形成层。在一些实施例中，在所述第二电介质堆叠中形成所述多个第二半导体沟道包括：在所述第二电介质堆叠中形成多个第二沟道孔以暴露所述第二晶圆，在所述第二晶圆之上的所述多个第二沟道孔中形成另一经掺杂的外延层；以及向所述多个第二沟道孔中的每一个沟道孔填充另一沟道形成层。

在一些实施例中，形成所述经掺杂的外延层包括在所述多个第一沟道孔中沉积经掺杂的半导体材料层。所述经掺杂的半导体层的顶表面可以被置于自所述第一阶梯结构的底部起的第一牺牲层和第二牺牲层之间。在一些实施例中，形成所述另一经掺杂的外延层包括在所述多个第二沟道孔中沉积另一经掺杂的半导体材料。所述另一经掺杂的半导体层的顶表面可以被置于自所述第二电介质堆叠的底部起的第一牺牲材料层和第二牺牲材料层之间。

在一些实施例，向所述多个第一沟道孔中的每一个第一沟道孔填充所述沟道形成层以及向所述多个第二沟道孔中的每一个第二沟道孔填充所述另一沟道形成层分别包括：在所述多个第一沟道孔和所述多个第二沟道孔中的每一个中形成存储器层；在所述多个第一沟道孔和所述多个第二沟道孔中的每一个中形成隧穿电介质层；以及蚀刻所述存储器层和所述隧穿电介质层的一部分，以暴露在所述多个第一沟道孔中的每一个第一沟道孔中的所述经掺杂的外延层以及以暴露在所述多个第二沟道孔中的每一个第二沟道孔中的所述另一经掺杂的外延层。向所述多个第一沟道孔中的每一个第一沟道孔填充所述沟道形成层以及向所述多个第二沟道孔中的每一个第二沟道孔填充所述另一沟道形成层分别还包括：在所述多个第一沟道孔和所述多个第二沟道孔中的每一个中的经蚀刻的隧穿电介质层和经蚀刻的存储器层之上形成半导体沟道层；以及在所述多个第一沟道孔和所述多个第二沟道孔中的每一个中的所述半导体沟道层之上形成电介质核心层以填充在所述多个第一沟道孔和所述多个第二沟道孔中。

在一些实施例中，形成所述存储器层包括在所述多个第一沟道孔和所述多个第二沟道孔中的每一个的侧壁之上沉积经掺杂的多晶硅层，形成所述隧穿电介质层包括在所述存储器层之上顺序地形成氧化硅层、氮化硅层和另一氧化硅层，形成所述半导体沟道层包括在所述经蚀刻的隧穿电介质层和所述经蚀刻的存储器层之上形成多晶硅层，以及形成所述电介质核心层包括在所述半导体沟道层之上形成氧化硅层。

在一些实施例中，所述方法还包括：平坦化所述沟道形成层和所述另一沟道形成层中的每一个的顶表面，以及在所述沟道形成层的经平坦化的顶表面和所述另一沟道形成层的经平坦化的顶表面之上形成电介质盖层。

在一些实施例中，所述方法还包括：在位于所述沟道形成层的所述经平坦化的顶表面和所述另一沟道形成层的所述经平坦化的顶表面中的每一个之上的所述电介质盖层中形成凹陷区，以至少暴露所述半导体沟道层；在所述凹陷区中形成连接材料层；以及平坦化所述连接材料层的顶表面，以在所述沟道形成层之上形成第一连接层以及在所述另一沟道形成层之上形成第二连接层。

在一些实施例中，所述方法还包括：沿着所述多个绝缘层和所述多个牺牲层延伸的方向在相邻的第一半导体沟道之间形成第一栅极线狭缝(GLS)沟槽，以及沿着所述多个其它绝缘材料层和所述多个其它牺牲材料层延伸的方向在相邻的第二半导体沟道之间形成第二GLS沟槽。

在一些实施例中，形成所述第一GLS沟槽包括：沿着所述多个绝缘层和所述多个牺牲层延伸的方向蚀刻所述第一阶梯结构的一部分，以暴露所述第一晶圆；以及形成所述第二GLS沟槽包括：沿着所述多个其它绝缘材料和所述多个其它牺牲材料层延伸的方向蚀刻所述第二电介质堆叠的一部分，以暴露所述第二晶圆。

在一些实施例中，所述方法还包括：移除所述多个牺牲层，以形成与所述第一GLS沟槽连接的多个第一电极形成隧道，在所述第二GLS沟槽中形成GLS填充结构，以及平坦化所述GLS填充结构。

在一些实施例中，所述方法还包括：在所述多个第一电极形成隧道中形成多个第一电极形成层以及在所述第一GLS沟槽中形成第一牺牲源极填充结构，移除所述第一牺牲源极填充结构以形成并暴露多个栅极电极并暴露所述第一晶圆，以及在所述多个栅极电极和所述第一晶圆之上形成间隙壁材料层。在一些实施例中，所述方法还包括：移除所述间隙壁材料层的一部分以形成在所述多个栅极电极之上的间隙壁层和用于暴露所述第一晶圆的第一源极沟槽，在所述第一源极沟槽的底部处在所述第一晶圆中形成源极区，在所述第一源极沟槽中形成部分源极过孔结构，以及平坦化所述部分源极过孔结构。

在一些实施例中，形成所述多个电极形成层、所述第一牺牲源极填充结构和所述部分源极过孔结构包括：将钨分别沉积到所述第一电极形成隧道、所述第一GLS沟槽和所述第一源极沟槽中；以及形成所述源极区包括：执行离子注入工艺，以将与具有所述第一晶圆相比相反的极性的离子注入到所述第一晶圆在所述第一源极沟槽的所述底部处的一部分中。

在一些实施例中，移除所述间隙壁材料层的所述部分包括：执行非等向性蚀刻，以沿着垂直于所述第一晶圆的方向移除所述间隙壁材料层的所述部分，使得所述第一源极沟槽的宽度小于所述GLS填充结构的宽度。

在一些实施例中，所述方法还包括：形成从所述第一电介质填充结构的顶表面延伸到所述多个栅极电极和所述外围器件的多个第一过孔，以及形成从所述第二电介质填充结构的顶表面延伸到所述第二晶圆的多个第二过孔。所述多个第二过孔中的每一个第二过孔的位置可以对应于所述多个第一过孔中的不同的一个第一过孔的位置。

在一些实施例中，形成从所述第一电介质填充结构的顶表面延伸到所述多个栅极电极和所述外围器件的所述多个第一过孔包括：移除所述第一电介质填充结构的部分，以形成从所述第一电介质填充结构的所述顶表面延伸到所述多个栅极电极以及延伸到所述外围器件的源极和漏极区及栅极区的所述多个第一过孔。

在一些实施例中，所述方法还包括：向所述多个第一过孔和所述多个第二过孔填充过孔形成材料，以分别形成所述多个第一过孔结构和所述多个第二过孔结构；以及平坦化所述第一晶圆的顶表面和所述第二晶圆的顶表面，以暴露所述多个第一过孔结构中的每一个第一过孔结构、所述多个第二过孔结构中的每一个第二过孔结构、所述第一连接层、所述第二连接层、所述GLS填充结构和所述部分源极过孔结构。

在一些实施例中，将所述第一晶圆和所述第二晶圆键合，以沿着垂直于所述第一晶圆的表面的方向将所述多个第一半导体沟道中的每一个第一半导体沟道与所述多个第二半导体沟道中的对应的一个第二半导体沟道邻接，以形成所述多个经邻接的半导体沟道包括：在所述第一晶圆的顶表面和所述第二晶圆的顶表面中的至少一个上执行处理；将所述第一晶圆的顶表面上的所述多个第一过孔结构中的每一个第一过孔结构对准所述第二晶圆的顶表面上的所述多个第二过孔结构中的对应的一个第二过孔结构；以及应用混成键合工艺以将所述第一晶圆的顶表面和所述第二晶圆的顶表面倒装键合，使得所述多个第一过孔结构中的每一个第一过孔结构被连接到所述多个第二过孔结构中的所述对应的一个第二过孔结构，以形成多个经邻接的过孔结构，所述第一连接层是连接到所述第二连接层的，并且所述部分源极过孔结构是沿着垂直于所述第一晶圆的表面的方向连接到所述GLS填充结构的。

在一些实施例中，所述方法还包括：移除所述第二晶圆的顶部部分，以暴露所述多个第二过孔结构、所述另一经掺杂的外延层和所述GLS填充结构；沿着垂直于所述第二晶圆的表面的方向蚀刻所述多个其它牺牲材料层和所述多个其它绝缘材料层，以形成具有多个其它阶梯的第二阶梯结构。每个其它阶梯可以包括另一牺牲层和另一绝缘层。所述方法还可以包括：在所述第二阶梯结构之上形成第三电介质填充结构，以及平坦化所述第三电介质填充结构。

在一些实施例中，所述方法还包括：移除所述GLS填充结构以暴露所述部分源极过孔结构，移除所述多个其它牺牲层以形成与所述第二GLS沟槽连接的多个第二电极形成隧道，形成第三导电材料结构以填充在所述第二GLS沟槽和所述多个第二电极形成隧道中并以形成与另一源极填充结构连接的多个第二电极形成层，以及平坦化所述第三导电材料结构。

在一些实施例中，所述方法还包括：移除所述另一源极填充结构以暴露所述第二GLS沟槽的侧壁和底部并以形成多个其它栅极电极，在所述第二GLS沟槽的所述侧壁和所述底部之上形成另一间隙壁材料层，以及移除所述另一间隙壁材料层的一部分以形成用于暴露所述部分源极过孔结构的第二源极沟槽。在一些实施例中，所述方法还包括：向所述第二源极沟槽填充另一过孔形成材料，以连接所述部分源极过孔结构并以在所述第一源极沟槽和所述第二源极沟槽中形成源极过孔结构，以及平坦化所述源极过孔结构的顶表面。

在一些实施例中，所述方法还包括：形成从所述第三电介质填充结构的顶表面延伸到所述多个其它栅极电极的多个第三过孔，向所述多个第三过孔填充第三过孔形成材料以形成多个第三过孔结构，平坦化所述多个第三过孔结构中的每一个第三过孔结构的顶表面，以及执行离子注入工艺以掺杂所述另一外延层并以在所述另一外延层中形成接触区。

在一些实施例中，一种存储器器件包括沿着垂直于衬底的表面的方向堆叠在所述衬底之上的多个阶梯结构。所述多个阶梯结构可以被置于所述衬底之上的电介质填充结构中，并且所述多个阶梯结构中的每一个阶梯结构可以包括通过多个绝缘层隔开且沿着平行于所述衬底的表面的方向延伸的多个栅极电极。在一些实施例中，所述存储器器件还包括从所述多个阶梯结构中的第一阶梯结构的顶表面延伸穿过所述多个阶梯结构到所述衬底中的半导体沟道、延伸穿过电介质填充结构并被连接到所述多个阶梯结构中的每一个阶梯结构的所述多个栅极电极的第一部分的外围过孔结构、以及延伸穿过所述电介质填充结构并被连接到在所述衬底之上且与所述多个阶梯结构相邻的外围器件的第二部分的外围过孔结构。

在一些实施例中，所述半导体沟道包括多个半导体子沟道，并且所述多个半导体子沟道中的每一个半导体子沟道被置于所述多个阶梯结构中的不同的一个阶梯结构中，且是通过相邻的阶梯结构之间的连接层彼此连接的。

在一些实施例中，所述连接层包括经掺杂的多晶硅层。

在一些实施例中，所述存储器器件还包括在所述衬底中的与所述半导体沟道相邻的源极区以及在所述半导体沟道的顶部部分处的漏极区。所述漏极区和所述源极区都可以包括经掺杂的单晶硅层。

在一些实施例中，所述连接层的掺杂剂极性与所述源极区和所述漏极区的掺杂剂极性相同。

在一些实施例中，所述第一部分的外围过孔结构是连接到字线信号的，所述第二部分的外围过孔结构是连接到所述外围器件的源极、漏极和栅极的。

在一些实施例中，所述半导体沟道包括存储器层、在所述存储器层之上的隧穿电介质层、在所述隧穿电介质层之上的半导体沟道层、以及在所述半导体沟道层之上的电介质核心层。

在一些实施例中，所述存储器层包括经掺杂的多晶硅层，所述隧穿电介质层包括氧化硅层、氮化硅层和另一氧化硅层的组合，所述半导体沟道层包括多晶硅层，所述电介质核心层包括氧化硅层。

在一些实施例中，所述存储器器件还包括在所述半导体沟道的底部处的与所述衬底连接的第一外延半导体层。所述第一外延半导体层的顶表面可以被置于自所述衬底起的第一栅极电极和第二栅极电极之间。在一些实施例中，所述存储器器件还包括在所述半导体沟道的顶部处的第二外延半导体层。所述第二外延半导体层的底表面可以被置于自所述多个阶梯结构中的第一阶梯结构的顶表面起的第一栅极电极和第二栅极电极之间。

在一些实施例中，所述存储器器件还包括从多个阶梯结构中的第一阶梯结构的顶表面延伸到所述源极区的源极过孔结构。所述源极过孔结构可以是连接到源极线的。

在一些实施例中，所述电介质填充结构和所述绝缘层包括氧化硅，以及所述栅极电极和所述源极过孔结构包括钨。

在一些实施例中，所述存储器器件还包括在所述漏极区之上的接触区。所述接触区可以是连接到位线的。

附图说明

在结合图式阅读时，从以下详细描述中可以最好地理解本公开内容的各方面。应注意的是，根据工业中的通用实践，各种特征没有按比例绘制。事实上，为了清楚的说明和讨论，各种特征的尺寸可以任意增加或缩小。除非明确描述或以其它方式清楚地指示元件的不重复，否则元件的多个示例可以被重复，其中元件的单个示例被示出。

图1依据本公开内容的一些实施例示出基晶圆与键合晶圆的俯视图。

图2依据本公开内容的一些实施例示出基晶圆、键合晶圆与经键合的晶圆的不同区的俯视图。

图3A-18A分别依据本公开内容的一些实施例示出在示例制作工艺的不同的阶段处的基晶圆沿着A-A’方向的剖面图。

图3B-18B分别依据本公开内容的一些实施例示出在示例制作工艺的不同的阶段处的键合晶圆沿着A-A’方向的剖面图。

图12C-18C分别依据本公开内容的一些实施例示出在示例制作工艺的不同的阶段处的基晶圆沿着B-B’方向的剖面图。

图12D-18D分别依据本公开内容的一些实施例示出在示例制作工艺的不同的阶段处的键合晶圆沿着B-B’方向的剖面图。

图19A-27A分别依据本公开内容的一些实施例示出在示例制作工艺的不同的阶段处的经键合的结构沿着A-A’方向的剖面图。

图19B-27B分别依据本公开内容的一些实施例示出在示例制作工艺的不同的阶段处的经键合的结构沿着B-B’方向的剖面图。

图28依据一些实施例示出形成3D存储器器件的示例制作工艺。

具体实施方式

尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开内容的精神和范围。对相关领域的技术人员显而易见的是，本公开内容还可以用于多种其它应用中。

要注意地是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定的特征、结构或特性，但可能未必每个实施例都包括该特定的特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定的特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。

通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，如在本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”的术语可以被理解为传达单数使用或传达复数使用。

应当容易理解，本公开内容中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽泛的方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

此外，如在附图中示出地，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系。空间相关术语旨在涵盖除了在附图所描绘的取向之外的使用中的设备或工艺步骤的不同取向。装置可以以另外的方式被定向(旋转90度或以其它取向旋转)，并且在本文中使用的空间相关描述词可以类似地被相应解释。

如本文所使用地，术语“衬底”是指在其上添加后续的材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等多种半导体材料。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。

如本文所使用地，术语“层”是指包括具有厚度的区的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜的表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。

如在本文使用地，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的针对组件或工艺步骤的特性或参数的期望或目标值、以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如在本文使用地，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。

如在本文所使用地，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管(在本文中称为“存储器串”，例如NAND串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如在本文所使用地，术语“垂直/垂直地”意味着标称上垂直于衬底的横向表面。

在本公开内容中，为便于描述，“层级(tier)”用于指具有沿着垂直方向的基本上相同高度的元件。举例来说，字线与下方的栅极电介质层可以被称为“层级”，牺牲层与下方的绝缘层可以共同被称为“层级”，字线与下方的绝缘层可以共同被称为“层级”，具有基本上相同高度的字线可以被称为“字线的层级”或类似含意，且以此类推。

三维NAND存储器产业的趋势包括降低器件尺寸以及简化制作工艺。在多堆叠3D存储器器件中，多个堆叠的字线(控制栅极电极)沿着垂直于衬底的顶表面的方向被布置。“堆叠”指的是沿着指定方向被布置的对象的堆积。这些字线被布置，以形成多堆叠阶梯结构。用于储存数据的存储器单元被嵌入在字线的堆叠中，以及穿过字线的堆叠形成的半导体沟道。这样的配置允许在单位区域中形成更多的存储器单元。

在本公开内容中，术语“阶梯结构”、“台阶式空腔结构”等指的是具有台阶式表面的结构。“台阶式表面”可以指的是一组表面，其包括至少两个水平表面(例如，沿着x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿着z轴)，使得每个水平表面被邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且被邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“台阶”或“阶梯”可以指的是在一组经邻接的表面的高度上的垂直位移。

在形成3D NAND存储器器件上的趋势包括：增加沿着垂直于衬底的顶表面的方向上形成的存储器单元的数量，以提高储存容量。用以形成具有增加的数量的存储器单元的3D NAND存储器器件的方法包括：增加栅极电极(例如，字线)的数量及/或增加沿着垂直于衬底的顶表面的方向的半导体沟道的长度。

为了形成增加的数量的栅极电极，可以形成增加的数量的牺牲层及/或绝缘层，且牺牲层可以被导电材料的层取代，以形成栅极电极。交替且反复地沉积增加的数量的牺牲层与绝缘层可能增加牺牲层与绝缘层之间的薄膜应力，这损坏薄膜质量并造成潜在的晶圆弯曲。因此，可能影响光刻的精准度。

并且，为了形成从上部阶梯结构的顶表面延伸到衬底中的半导体沟道，可以形成从上部阶梯结构的顶表面延伸至衬底中的沟道孔。半导体沟道的长度增加可能需要形成较长的沟道孔。从上部阶梯结构的顶表面延伸至衬底中的较长的沟道孔的形成可能导致形成具有高深宽比(例如，沟道孔的长度与底部宽度的比例)的沟道孔。具有高深宽比的沟道孔可以具有不均匀的形状(例如，从沟道孔的顶部到底部宽度减小)，并导致后续形成的半导体沟道的不均匀。因此，围绕半导体沟道形成的存储器单元可能具有不均匀的电气特性。

本公开内容提供一种3D存储器器件以及形成该3D存储器器件的制作方法。3D存储器器件可以通过将两个或更多个晶圆键合(例如，基晶圆与键合晶圆)来形成。各晶圆可以包括阶梯结构(也可称为电介质堆叠)与形成于其中的多个半导体子沟道。3D存储器器件的半导体沟道可以通过将两个或更多个衬底的半导体子沟道对准并邻接来形成。在上部阶梯结构下的阶梯结构的栅极电极(例如，字线)可以在键合工艺之前形成。外围器件(诸如互补金属氧化物半导体(CMOS)晶体管)可以在键合工艺之前被形成在一个或多个晶圆(例如，基晶圆)之上。用以连接外围器件和3D存储器器件的其它部分的过孔结构可以在键合工艺之后被形成。所公开的器件和方法可以避免在相同衬底上形成大量不合需求的牺牲层/绝缘层，以及避免形成高深宽比的半导体沟道。藉此，3D存储器器件的制作可以被简化，且半导体沟道可以具有较高的均匀性。

图1依据一些实施例示出基晶圆110与键合晶圆120的俯视图。基晶圆110与键合晶圆120可以各自包括衬底111与121，其提供用于在衬底111和121之上形成其它结构的制作基础。元件112与122各自是基晶圆111与键合晶圆121的相应的阵列区。在一些实施例中，半导体子沟道可以被形成在阵列区112和122中。元件113与123各自是基晶圆111与键合晶圆121的相应的外围区。诸如CMOS晶体管的外围器件可以被形成在基晶圆111的外围区113中，且过孔结构可以被形成以延伸穿过外围区113和123。外围区113可以与阵列区112相邻，且外围区123可以与阵列区122相邻。从基晶圆111指向键合晶圆121的箭头表示两个衬底中的彼此键合的区。在示例中，基晶圆110的阵列区112可以与键合晶圆120的阵列区122键合，且基晶圆110的外围区113可以与键合晶圆120的阵列区123键合。

为示例的目的，在本公开内容中描述两个衬底(例如，基晶圆与键合晶圆)。在各种实施例中，可以使用所公开的方法来制作并键合两个以上的衬底。被键合以形成3D存储器器件的衬底的数量应不限于本公开内容的实施例。

图2示出晶圆210的俯视图。晶圆210可以表示图1的基晶圆110及/或键合晶圆120。晶圆210还可以表示由两个或更多个晶圆(例如，基晶圆和键合晶圆)形成的经键合的晶圆。晶圆210可以被分成阵列区212和外围区213。阵列区212可以包括第一阶梯区212-2、第二阶梯区212-3以及在第一阶梯区212-2与第二阶梯区212-3之间的沟道区212-1。栅极电极216可以在第二阶梯区212-3、沟道区212-1与第一沟道区212-2中沿着x轴延伸。在一些实施例中，阶梯(未示出)被形成在第一阶梯区212-2与第二阶梯区212-3中，并且半导体子沟道214被形成在沟道区212-1中。源极过孔215可以在半导体沟道214之间沿着x轴延伸。为了便于描述，通过采用沿着A-A’方向和B-B’方向的剖面图来示出所公开的3D存储器器件的结构和制作工艺。在本公开内容中，x轴和y轴表示平行于晶圆(例如，基晶圆或键合晶圆)的顶表面的方向，z轴表示垂直于晶圆的顶表面的方向。术语“水平地”可以与“沿着x轴”、“沿着y轴”或“沿着x-y平面”互换使用。术语“垂直地”可以与“沿着z轴”互换使用。为了便于描述，在本公开内容中没有显示或描述其它结构，诸如在晶圆中形成的支撑柱(例如，晶圆的阶梯结构)。

图3A-18A与图3B-18B示出在示例制作工艺的不同阶段处的基晶圆与键合晶圆(沿着A-A’方向)的示例结构。图12C-18C与12D-18D示出在示例制作工艺的不同阶段处的基晶圆与键合晶圆(沿着B-B’方向)的示例结构。图19A-27A与19B-27B示出在示例制作工艺的不同阶段处的经键合的晶圆(沿着A-A’方向与沿着B-B’方向)的示例结构。图28依据本公开内容的实施例示出用以形成3D存储器器件的示例制作工艺2800。3D存储器器件的结构与用以形成3D存储器器件的制作工艺被描述在本公开内容的图3-28中。

参考图28，在制作工艺的开始，可以提供基晶圆与键合晶圆(S2801)。图3A与3B示出基晶圆300与键合晶圆310的对应结构。

如图3A与3B所示，可以提供基晶圆300与键合晶圆310。基晶圆300可包括衬底322和在衬底322之上的绝缘层321。基晶圆300还可以包括一个或多个外围器件，诸如在衬底322之上且被绝缘层321覆盖的晶体管324(例如CMOS晶体管)。晶体管324可以具有在衬底322中的源极与漏极电极323以及在晶体管的顶部处的栅极电极。键合晶圆310可以包括衬底322与在衬底332之上的绝缘层331。基晶圆300与键合晶圆310可以各自被分为阵列区212与外围区213。外围器件324可以被形成在外围区213中。绝缘层321-1的第一部分可以在阵列区212之上，且绝缘层321-2的第二部分可以在外围区213之上。绝缘层331-1的第一部分可以在阵列区212之上，且绝缘层331-2可以在外围区213之上。在后续的制作工艺中，半导体沟道可以被形成在阵列区212中，且过孔结构可以被形成于阵列区212与外围区320-2与330-2中。阵列区212包括沟道区(例如与沟道区212-1相同或类似)、第一阶梯区(例如与第一阶梯区212-2相同或类似)、以及第二阶梯区(例如与第二阶梯区212-3相同或类似)。绝缘层321-1的第一部分与绝缘层331-1的第一部分可以形成相应堆叠的栅极绝缘层。为便于查看，外围区213与阵列区212在本公开内容的其它图式中并未标示。

在一些实施例中，衬底322与332各自包括用于形成三维存储器器件的任何适合的材料。举例来说，衬底322与332各自包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、及/或其它适合的III-V族化合物。绝缘层321与331可以包括用于在存储器器件的不同部分之间提供适当绝缘的任何适合的绝缘材料。在一些实施例中，绝缘层321与331包括氧化硅。

参考图28，在提供基晶圆与键合晶圆之后，电介质材料堆叠可以被形成在相应的绝缘层之上(S2802)。图4A与4B示出基晶圆400与键合晶圆410的对应的结构。

如图4A与4B所示，基晶圆400可以包括被形成在绝缘层321之上(例如，在绝缘层321-1的第一部分和绝缘层321-2的第二部分之上)的电介质材料堆叠420(例如，第一电介质材料堆叠420)，并且键合晶圆410可以包括被形成在绝缘层331之上(例如，在绝缘层331的第一部分和绝缘层321-2的第二部分之上)的电介质材料堆叠430(例如，第二电介质材料堆叠430)。第一和第二电介质材料堆叠420和430可以各自包括沿着垂直于相应的衬底的表面的方向(例如，沿着z轴)交替布置的多个牺牲材料层和绝缘材料层(例如，被置于两个绝缘材料层之间的一个牺牲材料层，反之亦然)。换句话说，第一和第二电介质材料堆叠420和430可以各自包括多个电介质对，每个电介质对具有电介质材料层和绝缘材料层。例如，元件421和431可以表示绝缘材料层，元件422和432可以包括牺牲材料层。为了便于说明，在本公开内容的附图中示出有限数量的电介质对(例如，5对)来描述结构。在各种实施例中，第一和第二电介质材料堆叠420和430可以各自包括所需数量的电介质对。例如，电介质对的数量可以是32、64或96。电介质材料层的具体数量不应受本公开内容的实施例的限制。

第一和第二电介质材料堆叠420和430各自可以通过使用任何适合的沉积方法来形成。例如，通过交替地沉积绝缘材料层421和牺牲材料层422，可以在绝缘层321之上形成第一和第二电介质材料堆叠420。牺牲材料层422和绝缘材料层421可以具有相同或不同的厚度。牺牲材料层422可以包括不同于绝缘材料层421的任何适合的材料。在一些实施例中，牺牲材料层422可以包括多晶硅、氮化硅、多晶锗及/或多晶锗硅。在一些实施例中，牺牲材料层422包括氮化硅。绝缘材料层421可以包括任何适合的绝缘材料，例如氧化硅。牺牲材料层422和绝缘材料层421的沉积可以包括任何适合的沉积方法，诸如等离子增强CVD(PECVD)、溅射、原子层沉积(ALD)、物理气相沉积(PVD)等。

参考图28，在形成电介质材料堆叠之后，可以基于基晶圆的阵列区之上的第一电介质材料堆叠来形成阶梯结构，并且可以移除第二阶梯区和外围区之上的第二电介质材料堆叠的部分(S2803)。图5A与5B示出基晶圆500和键合晶圆510的对应的结构。

如图5A所示，基晶圆500可以包括在阵列区212(例如，包括沟道区212-1、第一阶梯区212-2与第二阶梯区212-3)之上形成的第一阶梯结构520，并且可以移除外围区213之上的第一电介质材料堆叠420的一部分。绝缘体部分523可以被保留在外围区213中且在外围器件324之上。绝缘体部分523可以由绝缘层321-2的第二部分的剩余部分形成。

第一阶梯结构520可以通过沿着垂直于衬底322的表面的方向(例如，沿着z轴)重复地图案化/蚀刻阵列区212中的第一电介质堆叠420的牺牲材料层422和绝缘材料层421来形成。不同的层级的电介质对可以被蚀刻，以形成沿着x-y平面延伸的阶梯(例如，y方向垂直于x-z平面)。每个阶梯可以包括绝缘层(例如，元件521)和配对的牺牲层(例如，元件522)。每个牺牲层522可以与具有沿着x轴的基本上相同的长度/形状的在牺牲层522之上的相邻绝缘层形成一个对或一个层级。对每个对中的牺牲层和绝缘层进行蚀刻可以在一个蚀刻工艺或不同的蚀刻工艺中执行。在用以形成第一阶梯结构520的示例蚀刻工艺中，光阻层可以沿着x-y平面被重复地修整/蚀刻，并被用作用于蚀刻第一阶梯结构520的阶梯的蚀刻掩膜。在形成阶梯/台阶式表面之后，可以通过例如灰化来移除蚀刻掩膜。在一些实施例中，采用多个光阻层及/或多个蚀刻工艺来形成台阶式表面。如图5A所示的示例，暴露了每个层级的绝缘层(例如，元件521)。在各种实施例中，在每个对/层级中，牺牲层522在绝缘层521之上，且在形成阶梯之后被暴露。可以使用任何适合的蚀刻方法(例如，湿蚀刻及/或干蚀刻)来形成第一阶梯结构520。在一些实施例中，牺牲层522包括氮化硅，绝缘层521包括氧化硅，且对第一电介质堆叠420进行蚀刻包括干蚀刻。

如图5B所示，键合晶圆510可以包括在沟道区212-1和第一阶梯区212-2之上的电介质堆叠530。可以移除在外围区213和第二阶梯区212-3之上的第二电介质堆叠430的部分。在外围区213和第二阶梯区212-3之上的第二电介质堆叠430的部分的移除可以包括任何适合的蚀刻方法(例如，湿蚀刻及/或干蚀刻)。在一些实施例中，绝缘层331(例如，包括绝缘层331-1的第一部分和绝缘层331-2的第二部分)可以被保留在衬底332之上。

参考图28，在形成第一阶梯结构和电介质堆叠之后，在第一阶梯结构和电介质堆叠之上形成电介质填充结构(S2804)。图6A和6B示出基晶圆600和键合晶圆610的对应的结构。

如图6A和6B所示，可以在基晶圆600的阵列区212和外围区213中形成第一电介质填充结构624，使得第一阶梯结构520被置于第一电介质填充结构624中。第二电介质填充结构634可以被形成在键合晶圆610的阵列区212和外围区213中，使得电介质堆叠530被置于第二电介质填充结构634中。第一电介质填充结构624和第二电介质填充结构634可以各自在通过移除对应的电介质材料所形成的空间中进行填充。

第一电介质填充结构624和第二电介质填充结构634均可以通过在相应的衬底之上沉积适合的电介质填充材料来形成。可以执行适合的平坦化方法(例如，化学机械平坦化(CMP)及/或凹陷蚀刻)，以移除上覆(overlying)在相应的第一阶梯结构520/电介质堆叠530的最顶表面上的任何过量的电介质填充材料。经沉积的电介质填充材料的剩余部分(例如，在第一阶梯结构520和电介质堆叠530之上的)可以分别形成电介质填充结构624和634。电介质填充结构624可以是后向台阶式的(retro-stepped)。在本公开内容中，后向台阶式元件指的是具有台阶式表面与水平剖面区域的组件，水平剖面区域是作为与在其上存在该元件的衬底的顶表面的垂直距离的函数单调地增加的。电介质填充结构624和634可以包括为对应的第一阶梯结构520/电介质堆叠530提供电气绝缘的任何适合的电介质材料，且可以通过任何适合的沉积方法(诸如CVD、ALD及/或PVD)来沉积。在一些实施例中，电介质填充结构624和634包括氧化硅，且是通过CVD来形成的。

参考图28，在形成第一和第二电介质填充结构之后，可以在基晶圆和键合晶圆中形成初始子沟道孔(S2805)。图7A和7B示出基晶圆700和键合晶圆710的对应的结构。

如图7A和7B所示，可以在基晶圆700的沟道区212-1中形成多个第一初始子沟道孔725，且可以在键合晶圆710的沟道区212-1中形成多个第二初始子沟道孔735。在一些实施例中，每个第一初始子沟道孔725的位置对应于不同的第二初始子沟道孔735。第一初始子沟道孔725和第二初始子沟道孔735中的每一个可以与相应的堆叠结构的电介质对相交，并从相应的堆叠结构(例如，第一和第二电介质填充结构624和634)的顶表面延伸到相应的衬底(例如，衬底322和332)中。

第一初始子沟道孔725和第二初始子沟道孔735可以通过类似或相同的蚀刻方法来形成。例如，第一和第二初始子沟道孔725和735可以通过例如在相应的堆叠结构(例如，堆叠结构620和630)之上使用光刻工艺来图案化光阻层以在经图案化的光阻层中形成开口，以及进行蚀刻工艺以移除开口所暴露的电介质材料来形成。开口的位置可以对应于第一和第二初始子沟道孔725和735的位置。蚀刻工艺可以包括任何适合的湿蚀刻及/或干蚀刻。在一些实施例中，执行非等向性蚀刻，以垂直地(例如，沿着z轴)移除电介质材料。在一些实施例中，第一和第二初始子沟道孔725和735可以具有沿着x-z平面的基本上矩形的剖面形状。在一些实施例中，第一和第二初始子沟道孔725和735可以具有沿着x-z平面的基本上梯形的剖面形状。在一些实施例中，由于制作工艺的原因，第一和第二初始子沟道孔725和735的水平尺寸(例如，沿着x轴)可以例如朝衬底递减。第一和第二初始子沟道孔725和735的形状的任何变化仍在本公开内容的范围内。

参考图7，在形成第一和第二初始子沟道孔之后，可以在每个初始子沟道孔的底部处形成沟道外延部分(S2806)。图8A和8B示出基晶圆800和键合晶圆810的对应的结构。

如图8A与图8B所示，可以在第一初始子沟道孔725的底部处形成沟道外延部分826，并且可以形成第一子沟道孔825。可以形成在第二子沟道孔735的底部处沟道外延部分836，并且可以形成第二子沟道孔835。在一些实施例中，每个第一子沟道孔825的位置对应于不同的第二子沟道孔835的位置。沟道外延部分(例如，826和836)均可以通过适合的沉积工艺形成。沟道外延部分826和836均可以用作半导体沟道的一部分。

沟道外延部分826和836可以通过任何适合的沉积工艺(诸如CVD、PVD、低压CVD(LPCVD)、ALD等)形成。在示例中，可以执行选择性外延沉积，以在第一和第二初始子沟道孔725和735的底部处在相应的衬底(例如，322和332)上外延生长半导体材料。在一些实施例中，沟道外延部分826和836各自包括在外延对准(例如，相同晶体取向)相应的衬底(例如，322和332)中的单晶半导体。在一些实施例中，沟道外延部分826和836各自包括单晶硅。在一些实施例中，沟道外延部分826和836中的每一个的顶表面可以是在自相应的衬底(例如，322或332)起的第一牺牲层(例如，827-1或937-1)和自相应的衬底(例如，322或332)起的第二牺牲层(例如，827-2或937-2)之间的。

参考图28，在形成沟道外延部分之后，可以形成沟道形成层的一部分以填充在第一子沟道孔和第二子沟道孔中，且可以蚀刻该沟道形成层的一部分，以暴露相应的沟道外延部分(S2807)。图9A和9B示出基晶圆900和键合晶圆910的对应的结构。

如图9A所示，沟道形成层可以包括在第一子沟道孔825的侧壁之上的存储器层927和在存储器层927之上的隧穿电介质层926。存储器层927可以捕捉电荷并垂直地(例如，沿着z轴)形成多个电荷储存区域。隧穿电介质层926可以在存储器层之上并被存储器层围绕。电荷隧穿可以在适当的电子偏压下通过隧穿电介质层926来执行。

存储器层927可以被形成在第一子沟道孔825的侧壁之上。存储器层927可以包括电荷捕捉材料，例如，电介质电荷捕捉材料(例如氮化硅)及/或导电材料(例如经掺杂的多晶硅)。在一些实施例中，电介质电荷捕捉材料包括氧化硅、氮化硅和氧化硅的多层结构，且可以通过CVD、ALD、PVD及/或其它适合的沉积方法形成。隧穿电介质层926可以顺序地被形成在存储器层927之上。隧穿电介质层926可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅酸盐、合金及/或其它适合的材料。隧穿电介质层926可以通过CVD、ALD、PVD及/或其它适合的沉积方法来形成。在一些实施例中，隧穿电介质层926包括氧化硅，并通过CVD来形成。

可选地，在形成存储器层927之前，可以在第一子沟道孔825的侧壁之上形成一个或多个阻挡电介质层(未示出)。一个或多个阻挡电介质层可以包括第一阻挡层，第一阻挡层包括具有相对高电介质常数的电介质金属氧化物层。术语“金属氧化物”可以包括金属元素和非金属元素，诸如氧、氮和其它适合的元素。例如，电介质金属氧化物层可以包括氧化铝、氧化铪、氧化镧、氧化钇、氧化钽、硅酸盐、经氮掺杂的化合物、合金等。第一阻挡层可以例如通过CVD、ALD、脉冲激光沉积(PLD)、液态源雾化化学沉积及/或其它适合的沉积方法来沉积。一个或多个阻挡电介质层还可以包括第二阻挡层，第二阻挡层包括在电介质金属氧化物之上的另一电介质层。另一电介质层可以不同于电介质金属氧化物层。另一电介质层可以包括氧化硅、具有与第一阻挡层相比不同的组成的电介质金属氧化物、氮氧化硅、氮化硅及/或其它适合的电介质材料。第二阻挡层可以通过例如低压化学气相沉积(LPCVD)、ALD、CVD及/或其它适合的沉积方法来沉积。在一些实施例中，一个或多个阻挡电介质层包括氧化硅，其通过CVD来形成。

此外，可以执行蚀刻工艺来移除在第一子沟道孔825的底部处的存储器层927和隧穿电介质层926的一部分，以暴露沟道外延部分826。可以采用任何适合的蚀刻工艺，例如干蚀刻及/或湿蚀刻，来移除存储器层927和隧穿电介质层926的一部分。在一些实施例中，执行非等向性蚀刻，以移除在第一子沟道孔825的底部处的存储器层927和隧穿电介质层926的该部分。

如图9B所示，键合晶圆910的存储器层937和隧穿电介质层936的形成(例如，沉积和蚀刻)可以与图9A的存储器层927和隧穿电介质层926的形成类似或相同，在此不再描述。

参考图28，在形成存储器层和隧穿电介质层之后，可以向每个第一和第二子沟道孔填充沟道形成层的余下部分，以形成第一和第二半导体子沟道，且可以在第一和第二半导体子沟道之上执行平坦化工艺。可以在相应的堆叠结构之上形成电介质盖层(S2808)。图10A和10B示出基晶圆1000和键合晶圆1010的对应的结构。

如图10A所示，沟道形成层还可以包括半导体沟道层1028和电介质核心1029。在一些实施例中，半导体沟道层1028可以被形成在第一子沟道孔825中的隧穿电介质层926之上。半导体沟道层1028可以包括一层或多层任何适合的半导体材料，诸如硅、硅锗、锗、III-V族化合物材料、II-VI族化合物材料、有机半导体材料及/或其它适合的半导体材料。半导体沟道层1028可以通过(诸如金属-有机化学气相沉积(MOCVD)、LPCVD、CVD及/或其它适合的沉积方法)适合的沉积方法来形成。在一些实施例中，半导体沟道层1028通过沉积多晶硅层来形成。

此外，电介质核心1029可以通过在半导体沟道膜之上沉积适合的电介质材料以形成第一半导体子沟道1058来形成。电介质核心1029可以填充在第一子沟道孔825中间处的空间中。电介质核心1029可以包括适合的电介质材料，诸如氧化硅及/或有机硅酸盐玻璃。电介质核心1029可以通过适合的共形沉积方法(例如LPCVD)及/或自平坦化沉积方法(例如旋涂)来形成。在一些实施例中，电介质核心1029包括氧化硅，且通过LPCVD来形成。在一些实施例中，执行适合的平坦化工艺(例如CMP及/或凹槽蚀刻)，以移除在沟道形成层的顶部之上的任何过量的材料。在一些实施例中，通过任何适合的沉积方法(例如CVD)，在第一阶梯结构之上形成电介质盖层1024。

第二半导体子沟道1068可以在沉积半导体沟道层1038和电介质核心1039之后被形成，且电介质盖层1034可以被形成在第二半导体子沟道1068之上。在一些实施例中，执行适合的平坦化工艺(例如，CMP及/或凹槽蚀刻)，以平坦化第一半导体子沟道1058和第二半导体子沟道1068的顶表面。如图10B所示，键合晶圆1010的半导体沟道层1038和电介质核心1039以及电介质盖层1034的形成可以与图10A的半导体沟道层1028、电介质核心1029和电介质盖层1024的形成类似或相同，在此不再描述。在一些实施例中，每个第一半导体子沟道1058的位置对应于不同的第二半导体子沟道1068的位置。

参考图28，在第一和第二子沟道孔中形成沟道形成层之后，可以在每个半导体子沟道上形成连接层(S2809)。图11A与11B示出基晶圆1100和键合晶圆1110的对应的结构。

如图11A所示，可以在第一半导体子沟道1058之上形成第一连接层1128。第一连接层1128可以包括适合的半导体材料，诸如多晶硅。在一些实施例中，第一连接层1128包括具有与第一半导体子沟道1058相比相同的导电类型的经掺杂的多晶硅。第一连接层1128可以通过诸如离子注入及/或半导体材料的沉积的任何适合的方法来形成。在一些实施例中，执行凹陷蚀刻(例如，湿蚀刻及/或干蚀刻)，以在第一半导体子沟道1058之上的电介质盖层1024中形成凹陷区。凹陷区可以暴露第一半导体子沟道1058的半导体沟道层1028。在一些实施例中，执行适合的沉积工艺(例如CVD)，以在凹陷区中沉积适合的半导体材料(例如多晶硅)。可以执行任何适合的掺杂工艺(例如原位掺杂及/或离子注入)，以将第一连接层1128掺杂至适合的掺杂浓度。用于形成第一连接层1128的半导体材料可以连接到半导体沟道层1028。在一些实施例中，执行适合的平坦化工艺(CMP及/或凹陷蚀刻)，以平坦化第一连接层1128的顶表面。在一些实施例中，第一连接层1128的宽度d1至少与第一半导体子沟道1058沿着x轴(或x-y平面)的宽度/直径D1相同。在一些实施例中，d1大于沿着x轴(或x-y平面)的D1。

如图11B所示，在键合晶圆1110的电介质盖层1034中在第二半导体子沟道1068之上的第二连接层1138的形成可以与图11A的第一连接层1128的形成类似或相同，在此不再描述。在一些实施例中，每个第一沟道层1128的位置对应于不同的第二沟道层1138的位置。在一些实施例中，第二连接层1138的宽度d2至少与第二半导体子沟道1068沿着x轴(或x-y平面)的宽度/直径D2相同。在一些实施例中，d2大于沿着x轴(或x-y平面)的D2。

参考图28，在形成第一和第二连接层之后，可以在半导体子沟道之间形成第一和第二栅极线狭缝(GLS)沟槽(S2810)。图12A和12B示出基晶圆1200和键合晶圆1210沿着x-z平面的对应的结构的剖面图，图12C和12D示出基晶圆1200和键合晶圆1210沿着y-z平面的对应的结构的剖面图。

如图12A-12D所示，可以沿着y方向在第一半导体子沟道1058之间形成第一GLS沟槽1225，且可以沿着y方向在第二半导体子沟道1068之间形成第二GLS沟槽1235。第一GLS沟槽1225和第二GLS沟槽1235各自可以暴露相应的衬底322和332。第一和第二GLS沟槽1225与1235均可通过适合的蚀刻工艺(例如，干蚀刻及/或蚀刻)来形成。在一些实施例中，执行非等向性干蚀刻，以移除基晶圆1200和键合晶圆1210的部分(例如，基晶圆1200的第一阶梯结构和键合晶圆1210的电介质堆叠)，直到衬底322和332被暴露为止。在一些实施例中，绝缘层521和牺牲层522被暴露在第一GLS沟槽1225中(例如，在第一GLS沟槽1225的侧壁上)，并且绝缘材料层531和牺牲材料层532被暴露在第二GLS沟槽1235中(例如，在第二GLS沟槽1235的侧壁上)。

参考图28，在形成第一和第二GLS沟槽之后，可以移除基晶圆的牺牲层，且可以向第二GLS沟槽填充GLS填充结构(S2811)。图13A与13B示出基晶圆1300和键合晶圆1310沿着x-z平面的对应的结构的剖面图，图13C与13D示出了基晶圆1300与键合晶圆1310沿着y-z平面的对应的结构的剖面图。

如图13A和13C所示，可以使用适合的等向性蚀刻工艺(例如，湿蚀刻及/或干蚀刻)来移除牺牲层522。可以通过移除牺牲层522来形成第一电极形成隧道1326。第一电极形成隧道1326可以水平延伸(例如，沿着y方向)并连接到第一GLS沟槽1225。

如图13B与13D所示，可以向第二GLS沟槽1235填充GLS填充结构1335。可以执行适合的平坦化工艺(例如CMP及/或凹陷蚀刻)，以移除在键合晶圆1310的顶部之上的GLS填充结构1335的任何过量材料。GLS填充结构1335可以包括具有足够刚性的任何适合的结构。在一些实施例中，GLS填充结构1335包括多晶硅，其可以通过诸如CVD、PVD、ALD及/或LPCVD的任何适合的沉积工艺来形成。

参考图28，在形成第一电极形成隧道和GLS填充结构之后，可以向第一电极形成隧道与第一GLS沟槽填充适合的导电材料(S2812)。图14A示出基晶圆1400沿着x-z平面的剖面图，图14C示出基晶圆1400沿着y-z平面的剖面图。在此步骤中，可以不对键合晶圆1310执行任何操作，且图14B和14D可以分别与图13B和13D相同。

如图14A和14C所示，可以向第一电极形成隧道1325和第一GLS沟槽1225填充适合的第一导电材料，且可以在第一电极形成隧道1325与第一GLS沟槽1225中形成第一导电材料结构1424。具体来说，可以在第一GLS沟槽1225中形成第一牺牲源极填充结构1425，且可以在第一电极形成隧道1325中形成多个第一电极形成层1426。第一牺牲源极填充结构1425可以连接到多个第一电极形成层1426。第一导电材料可以包括用于形成基晶圆1400的栅极电极的任何适合的材料，且可以通过诸如CVD、PVD、溅射、电子束PVD等任何适合的沉积方法来沉积。例如，第一导电材料可以包括钨、铝、钴、多晶硅与铜中的一种或多种。在一些实施例中，第一导电材料包括钨，并通过CVD来沉积。

参考图28，在形成源极填充结构和第一电极形成层之后，可以移除第一牺牲源极填充结构，以形成并暴露基晶圆的栅极电极与衬底，且可以在栅极电极之上形成间隙壁层，并暴露基晶圆的衬底(S2813)。图15A示出基晶圆1500沿着x-z平面的剖面图，图15C示出基晶圆1500沿y-z平面的剖面图。在此步骤中，可以不对键合晶圆1310进行任何操作，且图15B和15D可以分别与第13B图和第13D图相同。

如图15A和15C所示，可以通过适合的蚀刻工艺(例如，干蚀刻及/或湿蚀刻)移除第一牺牲源极填充结构1425，并且可以在第一电极形成层1426与第一牺牲源极填充结构1425断开之后，从第一电极形成层1426形成多个栅极电极1526。栅极电极1526可以被暴露。在一些实施例中，衬底322可以被暴露。此外，可以在由于移除了第一牺牲源极填充结构1425造成的被暴露的栅极电极1526和衬底322的被暴露部分之上(例如，在多个栅极电极1526和衬底322之上)形成间隙壁材料层。可以执行适当的蚀刻工艺(例如，干蚀刻及/或湿蚀刻)，以移除间隙壁材料层的部分，以暴露衬底322。间隙壁层1528可以被形成在栅极电极1526上，且第一源极沟槽1525可以被间隙壁层1528和衬底322围绕。在一些实施例中，第一源极沟槽1525沿着y轴的宽度/直径d3(或第一源极沟槽1525沿x-y平面的剖面区域)小于GLS填充结构1335沿着y轴的宽度/直径d4(或GLS填充结构1335沿着x-y平面的剖面区域)。

间隙壁材料层可以包括任何适合的绝缘材料，诸如氧化硅，且可以通过诸如CVD、PVD、ALD等任何适合的沉积方法来形成。在一些实施例中，用以移除第一牺牲源极填充结构1425以及间隙壁材料层的部分的蚀刻工艺包括垂直地进行蚀刻(例如，沿着z轴)的非等向性干蚀刻。

参考图28，在在基晶圆中形成第一源极沟槽和间隙壁层之后，可以在第一源极沟槽的底部处在衬底中形成源极区，且可以在第一源极沟槽中形成部分源极过孔结构(S2814)。图16A示出基晶圆1600沿x-z平面的剖面图，图16C示出基晶圆1600沿y-z平面的剖面图。在此步骤中，可以不对键合晶圆1310进行任何操作，且图16B和16D可以分别与图13B和13D相同。

如图16A和16C所示，可以在衬底322中在第一源极沟槽1525的底部处形成源极区1627，且可以在第一源极沟槽1525中形成部分源极过孔结构1625。在一些实施例中，部分源极过孔结构1625形成与源极区1627的触点，并通过间隙壁层1528与栅极电极1526绝缘。源极区1627可以通过用于形成具有与衬底322的掺杂极性相反的掺杂极性的掺杂剂的任何适合的方法来形成。例如，源极区1627可以通过用于将具有与衬底322相比相反的掺杂极性的掺杂剂注入到衬底322中的离子注入工艺及/或用于在衬底322之上外延生长源极区1627的外延沉积工艺来形成。在一些实施例中，源极区1627是通过离子注入工艺来形成的。部分源极过孔结构1625可以包括用于形成源极触点/过孔的任何适合的源极形成材料，且可以通过诸如CVD、PVD、溅射、电子束PVD等任何适合的沉积方法来沉积。例如，部分源极过孔结构1625可以包括钨、铝、钴、多晶硅和铜中的一种或多种。在一些实施例中，部分源极过孔结构1625包括钨，并通过CVD来沉积。在一些实施例中，使用适合的平坦化工艺(例如CMP及/或凹陷蚀刻)来移除位于部分源极过孔结构1625的顶表面处的任何过量材料。

参考图28，在在基晶圆中形成部分源极过孔结构和源极区之后，可以在基晶圆中形成从第一电介质填充结构的顶表面延伸到栅极电极和外围器件的多个第一过孔，且可以在键合晶圆中形成从第二电介质填充结构的顶表面延伸到衬底的多个第二过孔(S2815)。图17A和17B示出基晶圆1700和键合晶圆1710沿着x-z平面的对应的结构的剖面图，图17C和17D示出基晶圆1700和键合晶圆1710沿着y-z平面的对应的结构的剖面图。

如图17A-17D所示，可以在基晶圆1710的第一电介质填充结构624中形成多个第一过孔1722，且可以在第二电介质填充结构634中形成多个第二过孔1732。在一些实施例中，第一过孔1722-1的第一部分被形成在第二阶梯区212-3中，第一过孔1722-2的第二部分被形成在外围区213中。在一些实施例中，第二过孔1732-1的第一部分被形成在第二阶梯区212-3中，且第二过孔1732-2的第二部分被形成在外围区213中。

第一部分第一过孔1722-2可以从第一电介质填充结构624的顶表面延伸到基晶圆1700的栅极电极1526，第二部分第一过孔1722-2可以从第一电介质填充结构624的顶表面延伸到外围器件324。在一些实施例中，第一部分第一过孔1722-1中的至少一个连接到一个栅极电极1526。在一些实施例中，第二部分第一过孔1722-2中的至少一个连接到外围器件324的源极电极、漏极电极和栅极电极中的每一个。在一些实施例中，第一部分和第二部分第二过孔1732(例如，1732-1和1732-2)从第二电介质填充结构634的顶表面延伸到第二阶梯区212-3和外围区213中的衬底332中。在一些实施例中，每个第二过孔1732的位置对应于不同的第一过孔1722的位置。

第一和第二过孔1722和1732可以通过任何适合的方法形成。例如，可以执行适合的蚀刻工艺(例如，干蚀刻及/或湿蚀刻)，以移除第一和第二电介质填充结构624和634的部分，以形成第一和第二过孔1722和1732。在一些实施例中，执行非等向性干蚀刻工艺，以形成第一过孔1722和第二过孔1732。

参考图28，在形成第一过孔和第二过孔之后，将过孔形成材料沉积到第一过孔和第二过孔中，以形成多个第一过孔结构和多个第二过孔结构(S2816)。图18A和18B示出基晶圆1800和键合晶圆1810沿着x-z平面的对应的结构的剖面图，图18C和18D示出基晶圆1800和键合晶圆1810沿着y-z平面的对应的结构的剖面图。

如图18A和18C所示，可以将过孔形成材料沉积到第一过孔1722和第二过孔1732中，以形成多个第一过孔结构1822和多个第二过孔结构1832。在一些实施例中，第一过孔结构1822包括从第一电介质填充结构624的顶表面延伸到栅极电极1526的第一部分第一过孔结构1822-1(从第二阶梯区212-3中的第一过孔1722-1形成)、以及从第一电介质填充结构624的顶表面延伸到外围器件324的第二部分第一过孔结构1822-2(从外围区213中的第一过孔1722-2形成)。在一些实施例中，第二部分第一过孔结构1822-2连接到外围器件324的源极电极、漏极电极和栅极电极。在一些实施例中，第二过孔结构1832包括从第二电介质填充结构634的顶表面延伸到衬底332的第一部分第二过孔结构1832-1(从第二阶梯区212-3中的第二过孔1822-1形成)、以及从第二填充结构634的顶表面延伸到衬底332的第二部分第二过孔结构1832-2(由外围区213中的第二过孔1732-2形成)。在一些实施例中，第二阶梯区212-3的每个第一过孔结构1822-1的位置对应于第二阶梯区212-3的不同的第二过孔结构1832-1的位置，且外围区213的每个第一过孔结构1822-2的位置对应于外围区213的不同的第二过孔结构1832-2的位置。

过孔形成材料可以包括用于形成第一和第二过孔结构1822和1832的任何适合的材料，并且可以通过诸如CVD、PVD、溅射、电子束PVD等任何适合的沉积方法来沉积。例如，过孔形成材料可以包括导电材料，例如钨、铝、钴、多晶硅和铜中的一种或多种。在一些实施例中，过孔形成材料包括钨，并通过CVD来沉积。在一些实施例中，使用适合的平坦化工艺(例如CMP及/或凹槽蚀刻)，以移除第一过孔结构1822及/或第二过孔结构1832之上的过量的过孔形成材料。在一些实施例中，在基晶圆1800的顶表面和键合晶圆1810的顶表面之上执行平坦化工艺，使得多个第一过孔结构1822中的每一个、多个第二过孔结构1832中的每一个、第一连接层1128中的每一个、第二连接层1138中的每一个、GLS填充结构1335与部分源极过孔结构1625被暴露。在一些实施例中，第一过孔结构1822的顶表面及/或第二过孔结构1832的顶表面均与相应的电介质填充结构(例如，624和634)的顶表面共面。

参考图28，在形成第一和第二过孔结构以及平坦化基晶圆和键合晶圆之后，可以将基晶圆和键合晶圆键合，以形成经键合的晶圆(S2817)。图19A示出经键合的晶圆1900沿着x-z平面的对应的结构的剖面图，图19B示出经键合的晶圆1900沿着y-z平面的剖面图。

如图19A和19B所示，基晶圆1800和键合晶圆1810可以被键合，以形成经键合的晶圆1900。在一些实施例中，基晶圆1800的顶表面可以与键合晶圆1810的顶表面形成倒装键合，使得每个第一连接层1128与对应的第二连接层1138键合。在一些实施例中，每个第一半导体子沟道1058被对准以邻接对应的第二半导体子沟道1068，使得第一半导体子沟道1058和对应的/经邻接的第二半导体子沟道1068至少基本上沿着z轴是对准的。因此，基晶圆1800的存储器层927、隧穿电介质层926、半导体沟道层1028和电介质核心1029可以至少基本上沿着z轴对准键合晶圆1810的存储器层937、隧穿电介质层936、半导体沟道层1038和电介质核心1039。经键合的第一连接层1128和第二连接层1138可以形成经邻接的连接层1923(例如，3D存储器器件的公共源极)，并且经键合的第一半导体子沟道1058和第二半导体子沟道1068可以形成经邻接的半导体沟道1940。

通过对准并邻接第一和第二半导体子沟道(例如，1058和1068)，每个第一过孔结构1822可以与对应的第二过孔结构1832对准并邻接(例如，第一过孔结构1822-1与第二过孔结构1832-1对准并邻接，以及第一过孔结构1822-2与第二过孔结构1832-2对准并邻接)，如此可以形成经邻接的过孔结构1922。具体而言，经邻接的过孔结构1922可以包括在第二阶梯区212-3中的第一部分经邻接的过孔结构1922-1以及在外围区213中的第二部分经邻接的过孔结构1922-2。在一些实施例中，第一部分经邻接的过孔结构1922-1将栅极电极1526连接到用于施加栅极电压的金属触点，且第二部分经邻接的过孔结构1922-2将外围器件324的源极电极、漏极电极和栅极电极连接到用于施加控制信号/电压的金属触点。

在一些实施例中，GLS填充结构1335至少基本上对准并邻接部分源极过孔结构1625。在一些实施例中，部分源极过孔结构1625沿着y轴的宽度/直径d3(或者第一源极沟槽1525沿着x-y平面的剖面区域)小于GLS填充结构1335沿着y轴的宽度/直径d4(或者GLS填充结构1525沿着x-y平面的剖面区域)，且GLS填充结构1335在衬底322之上的投影与部分源极过孔结构1625在衬底322之上的投影至少基本上重叠。在一些实施例中，GLS填充结构1335在衬底322之上的投影基本上覆盖部分源极过孔结构1625在衬底322之上的投影。在一些实施例中，第一电介质填充结构624与第二电介质填充结构634键合，以形成经邻接的电介质填充结构1934。

在一些实施例中，基晶圆1800和键合晶圆1800形成多堆叠结构1920，其包括基晶圆1800和键合晶圆1810的第一阶梯结构和电介质堆叠。键合工艺可以包括混成键合。混成键合(也称为“金属/电介质混成键合”)可以是直接键合技术(例如，在不使用中间层(例如焊料或黏着剂)的情况下在表面之间形成键合)，其同时获得金属-金属键合和电介质-电介质键合。如图19A和19B所示，每个第一连接层1128与对应的第二连接层1138接触，第一电介质填充结构624与第二电介质填充结构634接触，每个第一过孔结构1822与对应的第二过孔结构1832接触，以此类推。也就是说，可以在基晶圆1800的顶表面和键合晶圆1810的顶表面之间形成键合接口。

可以执行任何适合的处理工艺来促进/增强基晶圆1800和键合晶圆1810之间的键合。在一些实施例中，对基晶圆1800的顶表面和键合晶圆1810的顶表面执行处理工艺，以增强经键合的顶表面的键合强度。例如，处理过程可以包括等离子处理，用以处理基晶圆1800的顶表面和键合晶圆1810的顶表面，使得可以在基晶圆1800的顶表面和键合晶圆1810的顶表面之间形成化学键。作为另一示例，处理工艺还可以包括湿工艺，其处理基晶圆1800的顶表面和键合晶圆1810的顶表面，使得电介质材料(例如，第一电介质填充结构624和第二电介质填充结构634)可以形成所需的化学键，以增强其间的键合强度。作为又一示例，处理工艺还可以包括可以在例如约250℃至600℃的温度下执行的热工艺。热工艺可以引起导电层之间的相互扩散。因此，在键合工艺之后，导电层(例如，第一连接层1128和第二连接层1138)可以相互混合。在另一示例中，键合晶圆1810可以被施压在基晶圆1800上，以改善/增强键合晶圆1810和基晶圆1800之间的邻接表面/部分之间的接触。

参考图28，在基晶圆和键合晶圆被键合之后，可以移除经键合的晶圆的顶部部分，以暴露经邻接的过孔结构、键合晶圆的沟道外延部分、经邻接的电介质填充结构和GLS填充结构(S2818)。图20A示出经键合的晶圆2000沿着x-z平面的对应的结构的剖面图，图20B示出经键合的晶圆2000沿y-z平面的剖面图。

如图20A和20B所示，经键合的晶圆2000的顶部部分可以被移除，以暴露经邻接的过孔结构1922(例如，1922-1和1922-2)、键合晶圆的沟道外延部分836、经邻接的电介质填充结构1934和GLS填充结构1335。在一些实施例中，经键合的晶圆2000的衬底332位于键合晶圆2000的顶部部分处，并通过适合的工艺被移除。例如，可以执行适合的CMP工艺及/或凹槽蚀刻，以移除经键合的晶圆2000的顶部部分。

参考图28，在移除经键合的晶圆的顶部部分之后，可以形成第二阶梯结构(S2819)。图21A示出经键合的晶圆2100沿着x-z平面的对应的结构的剖面图，图21B示出经键合的晶圆2100沿着y-z平面的剖面图。

如图21A和21B所示，可以基于电介质堆叠530来形成第二阶梯结构2130。第二阶梯结构2130可以包括多个阶梯2133，每个阶梯2133可包括绝缘层2131和牺牲层2132，其根据对键合晶圆1810的绝缘材料层531和牺牲材料层532的图案化/蚀刻来形成。第二阶梯结构2130的结构和形成可以指第一阶梯结构520的结构和形成，在此不再描述。

参考图28，在形成第二阶梯结构之后，可以在第二阶梯结构之上形成第三电介质填充结构(S2820)。图22A示出经键合的晶圆2200沿着x-z平面的对应的结构的剖面图，图22B示出经键合的晶圆2200沿着y-z平面的剖面图。

如图22A和22B所示，可以在第二阶梯结构2130上形成第三电介质填充结构2232，因此第二阶梯结构2130被置于第三电介质填充结构2232中。在一些实施例中，可以执行适合的CMP工艺及/或凹陷蚀刻，以移除第三电介质填充结构2232的过量的部分，并以平坦化第三电介质填充结构2232的顶表面及/或经键合的晶圆2200的顶表面。第三电介质填充结构2232的结构和形成可以指第一和第二电介质填充结构624和634的结构和形成，在此不再描述。

参考图28，在形成第三电介质填充结构之后，可以移除GLS填充结构和第二阶梯结构的牺牲层，以形成连接到第二电极形成隧道并用于暴露部分源极过孔结构的顶部GLS沟槽(S2821)。图23A示出经键合的晶圆2300沿着x-z平面的对应的结构的剖面图，图23B示出经键合的晶圆2300沿着y-z平面的剖面图。

如图23A和23B所示，GLS填充结构1335和牺牲层2132可以被移除，以形成连接到第二电极形成隧道2334的顶部GLS沟槽2235。顶部GLS沟槽2235的底部可以暴露部分源极过孔结构1625。顶部GLS沟槽2235和第二电极形成隧道2334的结构和形成可以指第一GLS沟槽1225和第一电极形成隧道1326的结构和形成，在此不再描述。

参考图28，在形成顶部GLS沟槽和第二电极形成隧道之后，可以将导电材料沉积到顶部GLS沟槽和第二电极形成隧道中，以形成彼此连接的多个第二电极形成层和第二牺牲源极填充结构(S2822)。图24A示出经键合的晶圆2400沿着x-z平面的对应的结构的剖面图，图24B示出经键合的晶圆2400沿着y-z平面的剖面图。

如图24A和24B所示，可以沉积导电材料，以填充在顶部GLS沟槽2235和第二电极形成隧道2334中，以形成多个第二电极形成层2434和第二牺牲源极填充结构2435。导电材料可以包括任何适合用于形成3D存储器器件的栅极电极的材料。例如，导电材料可以包括钨、铝、钴、多晶硅和铜中的一种或多种。在一些实施例中，导电材料包括钨。第二电极形成层2434和第二牺牲源极填充结构2435的结构和形成可以指第一电极形成层1426和第一牺牲源极填充结构1425的结构和形成，在此不再描述。在一些实施例中，执行适合的平坦化工艺(例如，CMP及/或凹陷蚀刻)，以移除在第二牺牲源极填充结构2435的顶表面之上的过量的导电材料层。

参考图28，在形成第二牺牲源极填充结构和第二电极形成层之后，可以移除第二牺牲源极填充结构，以形成并暴露其它栅极电极和部分源极过孔结构，且可以在其它栅极电极之上形成另一间隙壁层，以暴露部分源极过孔结构(S2823)。图25A示出经键合的晶圆2500沿着x-z平面的对应的结构的剖面图，图25B示出经键合的晶圆2500沿着y-z平面的剖面图。

如图25A和25B所示，可以移除第二牺牲源极填充结构2435，且可以从第二电极形成层2434形成多个其它栅极电极2534，其通过第二牺牲源极填充结构2435的移除而被暴露。另外，可通过移除第二牺牲源极填充结构2435来暴露部分源极过孔结构1625。此外，可以在通过移除第二牺牲源极填充结构2435所形成的被暴露的其它栅极电极2534和部分源极过孔结构1625之上形成另一间隙壁材料层。可以执行适当的蚀刻工艺(例如，干蚀刻及/或湿蚀刻)，以移除另一间隙壁材料层的部分并暴露第一源极沟槽1525。另一间隙壁层2528可以被形成在其它栅极电极2534上，且第二源极沟槽2535可以被间隙壁层2528和部分源极过孔结构1625围绕。其它栅极电极2534、第二源极沟槽2535和另一间隙壁层2528的结构和形成可以指栅极电极1526、第一源极沟槽1525和间隙壁层1528的结构和形成。

参考图28，在形成第二源极沟槽和另一间隙壁层之后，在第二源极沟槽中形成源极形成材料，以与部分源极过孔结构连接并形成源极过孔结构(S2824)。图26A示出经键合的晶圆2600沿着x-z平面的对应的结构的剖面图，图26B示出经键合的晶圆2600沿着y-z平面的剖面图。

如图26A和26B所示，可以通过向第二源极沟槽2535填充与部分源极过孔结构1625连接的源极形成材料来形成源极过孔结构2635。在一些实施例中，源极过孔结构2635形成与源极区1627接触的触点，且通过间隙壁层1528和其它间隙壁层2528来与栅极电极1526和其它栅极电极2534绝缘。源极形成材料可以是用于形成部分源极过孔结构1625的相同材料。用以沉积源极形成材料和形成源极过孔结构2635的结构和形成可以指部分源极过孔结构1625和间隙壁层1528的结构和形成，在此不再描述。在一些实施例中，可以执行适合的平坦化工艺(例如CMP及/或凹陷蚀刻)，以移除源极过孔结构2635的顶表面之上的任何过量的源极形成材料。因此，可以形成从经键合的晶圆2600的顶表面延伸到衬底322的源极过孔结构2635。

参考图28，在形成源极过孔结构之后，可以在经键合的晶圆中形成从键合晶圆的顶表面延伸到其它栅极电极的多个第三过孔，且可以在经键合的晶圆的顶部的沟道外延部分中形成接触区(S2825)。图27A示出经键合的晶圆2700沿着x-z平面的对应结构的剖面图，图27B示出经键合的晶圆2700沿着y-z平面的剖面图。

如图27A和27B所示，可以在经键合的晶圆2700的第三电介质填充结构2232中形成多个第三过孔。在一些实施例中，多个第三过孔被形成在第一阶梯区212-2中。第三过孔可以从第三电介质填充结构2232的顶表面延伸到其它栅极电极2534。在一些实施例中，第三过孔中的至少一个连接到一个栅极电极2534。在一些实施例中，第三过孔中的每一个连接到其它栅极电极2534中的一个。

第三过孔可以通过任何适合的方法形成。例如，可以执行适合的蚀刻工艺(例如，干蚀刻及/或湿蚀刻)来移除第三电介质填充结构2232的部分，以形成第三过孔。在一些实施例中，执行非等向性干蚀刻工艺，以形成第三过孔。此外，过孔形成材料被沉积到第三过孔中，以形成从第三电介质填充结构2232的顶表面延伸到其它栅极电极2534的多个第三过孔结构。过孔形成材料可以包括用于形成第三过孔结构2722的任何适合的材料。第三过孔结构2722的结构和形成可以指第一和第二过孔结构1822和1832的形成和结构，在此不再描述。

并且，可以在沟道外延部分836中形成接触区2737。接触区2737可以具有高于沟道外延部分836的掺杂浓度的掺杂浓度。接触区2737可以通过任何适合可以形成足够高的掺杂浓度的接触区2737的方法来形成。例如，可以执行凹陷蚀刻，移除每个沟道外延部分836的一部分，且可以执行半导体材料的外延生长。可以执行原位掺杂剂成长，以形成所需高掺杂剂浓度的接触区2737。在另一示例中，可进行离子注入工艺，以将所需剂量/浓度的掺杂剂注入到沟道外延部分836中。在一些实施例中，在沟道外延部分836之上执行离子注入工艺，以形成接触区2737。在一些实施例中，接触区2737连接到3D存储器器件的位线，且栅极电极1922和第三过孔结构2722连接到3D存储器器件的字线信号，并且源极过孔结构2635连接到3D存储器器件的源极线。

应注意的是，尽管本公开内容描述了两个晶圆(例如，基晶圆和键合晶圆)的键合，经键合的晶圆可以包括任何适合数量的晶圆。例如，可以使用本公开内容所公开的方法键合两个以上的晶圆。在一些实施例中，一个晶圆可以是基晶圆，并且多于一个晶圆可以与基晶圆键合(例如，采用倒装键合)。每个晶圆可以包括嵌入有半导体子沟道的阶梯结构/电介质堆叠。与基晶圆键合的晶圆可能进行薄化/降低厚度以便移除衬底，保留与基晶圆键合的阶梯结构/电介质堆叠。可以形成多堆叠3D存储器器件。可以在阶梯结构/电介质堆叠周围形成与栅极电极连接的过孔结构。还可以使用所公开的方法来形成源极区和源极过孔结构。

通过使用所公开的方法和结构，可以键合所需数量的晶圆，以形成多堆叠3D存储器器件。每个晶圆可以包括所需数量的电介质对的电介质堆叠。可以更好地控制电介质对的形成，且可以改善膜质量。电介质对不易受到膜质量劣化的影响。此外，通过连接较短的且单独形成的半导体子沟道所形成的半导体沟道可以具有改善的均匀性。

在一些实施例中，一种用于形成存储器器件的方法包括以下操作。首先，可以在第一晶圆之上形成多个第一半导体沟道，第一晶圆具有外围器件和与多个第一半导体沟道相邻的多个第一过孔结构。多个第一半导体沟道可以沿着垂直于第一晶圆的表面的方向延伸。此外，可以在第二晶圆之上形成多个第二半导体沟道，第二晶圆具有与多个第二半导体沟道相邻的多个第二过孔结构。多个第二半导体沟道可以沿着垂直于第二晶圆的表面和外围过孔结构的方向延伸。此外，第一晶圆和第二晶圆可以被键合，以沿着垂直于第一晶圆的表面的方向将多个第一半导体沟道中的每一个与多个第二半导体沟道中的相应一个邻接，以形成多个经邻接的半导体沟道。

在一些实施例中，一种存储器器件包括沿着垂直于衬底的表面的方向堆叠在衬底上的多个阶梯结构。多个阶梯结构可以被置于在衬底之上的电介质填充结构中，且多个阶梯结构中的每一个可以包括通过多个绝缘层分隔开且沿着平行于衬底的表面的方向延伸的多个栅极电极。存储器器件还包括从多个阶梯结构中的第一阶梯结构的顶表面延伸穿过多个阶梯结构到衬底中的半导体沟道。存储器器件还包括延伸穿过电介质填充结构并被连接到多个阶梯结构中的每一个阶梯结构的多个栅极电极的外围过孔结构的第一部分、以及延伸穿过电介质填充结构并且被连接到在衬底之上且与多个阶梯结构相邻的外围器件的外围过孔结构的第二部分。

以上对具体实施例的描述将充分揭示本公开内容的一般性质，其它人可以通过应用相关技术领域内的知识，轻易地针对各种应用将特定实施例进行调整和/或修改，而无需过度实验且不背离本公开内容的一般概念。因此，基于本文给出的公开内容及指导，这样的修改及调整仍应属于本公开内容的实施例的等价物的意思及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将被相关领域技术人员根据教导及指导来解释。

以上本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界在本文中被任意地定义，在适当地执行所指定的功能及其关系时，可以定义替代的边界。

发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个示例实施例，但并非全部的示例实施例，并且因此并非意图以任何方式限制本公开内容及所附权利要求书。

本公开内容的广度及范围不应受上述任何示例实施例所限制，而应仅根据权利要求书及其均等价物来定义。