操作存储器装置的方法

技术领域

本发明公开涉及一种电子装置，更具体地，涉及一种操作存储器装置的方法。

背景技术

储存装置是在诸如计算机或智能电话之类的主机装置的控制下存储数据的装置。储存装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可以是易失性存储器装置或非易失性存储器装置。

易失性存储器装置仅在通电时存储数据，而在切断电源时会丢失所存储的数据。易失性存储器装置可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

非易失性存储器装置即使断电也不会丢失数据。非易失性存储器装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。消费者对改进的电子装置的需求要求对这些电子装置所采用的存储器装置进行持续改进。

发明内容

本发明公开的实施方式提供了一种操作存储器装置的改进方法，其提供了改进的测试性能。

根据本发明公开的实施方式的操作存储器装置的方法包括：基于多个存储器管芯中的每一个的操作速度，分别设定与多个存储器管芯相对应的多个编程偏压；基于多个存储器管芯当中的被选存储器管芯的被选块中所包括的多个字线组中的每一个的操作速度，分别设定与多个字线组相对应的多个偏移；以及使用基于与被选存储器管芯相对应的编程偏压和多个偏移而确定的多个高电压和设定的低电压来检测被选存储器管芯的目标块的缺陷。

根据本技术，提供了一种具有改进的测试性能的操作存储器装置的方法。

附图说明

图1是描述包括多个存储器管芯的晶圆的图。

图2是描述根据实施方式的图1的存储器管芯的操作速度和FPGM偏压的表。

图3是描述根据实施方式的图1的存储器管芯的结构的框图。

图4是描述包括多个存储器块的图3的存储器单元阵列110的图。

图5是描述根据实施方式的图4的存储器单元阵列的3D存储器块的立体图。

图6是描述以单层堆叠结构形成的单元串的图。

图7是描述图6的字线组的操作速度和偏移的表。

图8是描述根据实施方式的样本块和样本字线的图。

图9是描述根据实施方式的编程操作的图。

图10是描述测量操作速度的第一实施方式的阈值电压分布的图。

图11是描述根据第一实施方式的操作速度测量方法的流程图。

图12是描述测量操作速度的第二实施方式的阈值电压分布的图。

图13是描述根据第二实施方式的操作速度测量方法的流程图。

图14是描述根据实施方式的字线应力施加操作的图。

图15是描述根据另一实施方式的字线应力施加操作的图。

图16是根据实施方式的用于测试存储器装置的方法的流程图。

具体实施方式

在下文中，将参照附图详细描述本发明公开。

图1是描述包括多个存储器管芯Die_1至Die_9的晶圆的图。

参照图1，晶圆可以是用于制造多个存储器管芯Die_1至Die_9的圆形半导体基板。形成于晶圆上的存储器管芯Die_1至Die_9可以根据位置具有不同的特性。

例如，越靠近晶圆的中央部分，特性越好，并且越靠近晶圆的边缘，特性越差。特性可以包括存储器装置的操作速度、可靠性、寿命等。

在图1中，管芯Die_1至Die_9可以形成为正方形，其中管芯Die_5位于正方形的中央，并且管芯Die_1、Die_3、Die_7和Die_9位于正方形的角部边缘。管芯Die_4、Die_2、Die_6和Die_8各自定位为与中央管芯Die_5相邻，每个管芯与中央管芯Die_5共享一条公共边以形成十字形。管芯Die_4、Die_2、Die_6和Die_8的位置可以称为中间位置。管芯Die_1、Die_3、Die_7和Die_9的位置可以被称为角部边缘位置或最远边缘位置。

因此，位于最中央部分的中央存储器管芯Die_5的特性可以是最佳的，并且位于最远边缘位置的存储器管芯Die_1、Die_3、Die_7和Die_9的特性可以是最差的。位于边缘和中央部分之间的中间位置的存储器管芯Die_2、Die_4、Die_6和Die_8的特性可以在最佳特性和最差特性之间。

图1示出了晶圆中的九个存储器管芯作为示例。应当理解，晶圆中所包括的存储器管芯的数量可以根据设计而变化。另外，用于区分存储器管芯的特性的类型和数量不限于在本实施方式中作为示例所描述的那些。

图2是描述根据实施方式的图1的存储器管芯的操作速度和灵活编程(FPGM)偏压的表。

参照图1和图2，具有最佳特性的存储器管芯Die_5的操作速度可以是最高的，在本文中被称为快。存储器管芯Die_2、Die_4、Die_6和Die_8的操作速度可以是中等的，在本文中也称为正常。具有最差特性的存储器管芯Die_1、Die_3、Die_7和Die_9的操作速度可以是最低的，在本文中也被称为慢。

每个存储器管芯可以根据其操作速度而具有FPGM偏压。

当以相同的编程偏压执行编程操作时，具有高操作速度的存储器管芯可以比具有正常操作速度的存储器管芯更快地被编程。当以相同的编程偏压执行编程操作时，具有低操作速度的存储器管芯可以比具有正常操作速度的存储器管芯更慢地被编程。

为了使每个存储器管芯的编程操作速度均等，可以根据存储器管芯的操作速度来变化地设定在编程操作期间施加到存储器管芯的编程偏压。可以根据存储器管芯的操作速度来灵活地确定存储器管芯的编程偏压。例如，具有最高操作速度的存储器管芯Die_5可以具有第一编程偏压FPGM 1。具有正常操作速度的存储器管芯Die_2、Die_4、Die_6和Die_8可以具有第二编程偏压FPGM 2。具有最低操作速度的存储器管芯Die_1、Die_3、Die_7和Die_9可以具有第三编程偏压FPGM 3。由于操作速度和编程偏压成反比，因此编程偏压的量值可以按第一编程偏压FPGM 1、第二编程偏压FPGM 2和第三编程偏压FPGM 3的次序增加。

注意，用于区分存储器管芯的操作速度的数量和编程偏压的数量不限于本实施方式中所示的那些。例如，操作速度和相应编程偏压的数量可以取决于在晶圆中形成的管芯的数量和形状。由于晶圆中管芯的数量和形状可以变化，因此操作速度也可以变化。此外，尽管图1的管芯的形状是正方形，但是注意形状可以不同。例如，管芯可以各自具有矩形的形状。其它形状也是可以的。

在另一实施方式中，每个存储器管芯可以具有灵活擦除偏压(FERS偏压)。可以以与上述编程偏压相同的方式，基于存储器管芯的操作速度来确定擦除偏压的值。

图3是描述根据实施方式的图1的存储器管芯的结构的框图。

参照图3，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到读写电路123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。多个存储器单元当中连接到同一字线的存储器单元被定义为一个物理页。也就是说，存储器单元阵列110由多个物理页构成。根据本发明公开的实施方式，存储器单元阵列110中所包括的多个存储器块BLK1至BLKz中的每一个可以包括多个虚设单元。虚设单元中的至少一个可以串联连接在漏极选择晶体管与存储器单元之间以及以源极选择晶体管与存储器单元之间。

存储器装置100中的每个存储器单元可以被配置为存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)、或存储四个数据比特的四级单元(QLC)。

外围电路120可以包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124以及感测电路125。

外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。

地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本发明公开的实施方式，字线可以包括正常字线和虚设字线。根据本发明公开的实施方式，行线RL可以进一步包括管选择线。

在实施方式中，行线RL可以是本地线组中所包括的本地线。本地线组可以对应于一个存储器块。本地线组可以包括漏极选择线、本地字线和源极选择线。

地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。

地址解码器121被配置为解码所接收到的地址ADDR中的块地址。地址解码器121根据解码后的块地址从存储器块BLK1至BLKz当中选择至少一个存储器块。地址解码器121被配置为解码所接收到的地址ADDR中的行地址RADD。地址解码器121可以通过根据解码后的行地址RADD将从电压发生器122提供的电压施加到至少一条字线WL来选择被选存储器块的至少一条字线。

在编程操作期间，地址解码器121可以将编程电压施加到被选字线，并且将电平小于编程电压的电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可以将验证电压施加到被选字线，并且将电平大于验证电压的电平的验证通过电压施加到未选字线。

在读取操作期间，地址解码器121可以将读取电压施加到被选字线，并且将电平大于读取电压的电平的读取通过电压施加到未选字线。

根据本发明公开的实施方式，以存储器块为单位执行存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以解码块地址并根据解码后的块地址选择一个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到输入至被选存储器块的字线。

根据本发明公开的实施方式，地址解码器121可以被配置为解码传送的地址ADDR中的列地址。解码后的列地址可以被传送到读写电路123。作为示例，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。

电压发生器122被配置为通过使用提供给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122响应于控制逻辑130的控制而操作。

作为示例，电压发生器122可以通过调整外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。

在实施方式中，电压发生器122可以使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可以被配置为生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个非选择读取电压。

为了生成具有各种电压电平的多个操作电压Vop，电压发生器122可以包括接收内部电压的多个泵送电容器并且选择性地激活多个泵送电容器以生成多个操作电压Vop。

可以由地址解码器121将多个生成的操作电压Vop提供给存储器单元阵列110。

读写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。

第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124通信数据DATA。在编程时，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。

在编程操作期间，当编程脉冲施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1到BLm向被选存储器单元传送要存储的数据DATA(即，通过数据输入/输出电路124接收的数据DATA)。根据传送的数据DATA对被选页的存储器单元进行编程。连接到施加有编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。连接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从被选存储器单元读取存储器单元中所存储的数据DATA。

在读取操作期间，读写电路123可以通过位线BL从被选页的存储器单元读取数据DATA，并将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。

在擦除操作期间，读写电路123可以使位线BL浮置。在实施方式中，读写电路123可以包括列选择电路。

数据输入/输出电路124通过数据线DL连接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。

数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124向外部控制器输出从读写电路123中所包括的第一页缓冲器PB1至第m页缓冲器PBm传送的数据DATA。

在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT的信号来生成参考电流，并且可以比较从读写电路123接收到的感测电压VPB与根据参考电流生成的参考电压，以向控制逻辑130输出通过信号或失败信号。

控制逻辑130可以连接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置为控制存储器装置100的所有操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。

控制逻辑130可以响应于命令CMD和地址ADDR而生成各种信号，以控制外围电路120。例如，控制逻辑130可以响应命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、读写电路控制信号PBSIGNALS、以及允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压发生器122，将行地址RADD输出到地址解码器121，将读写控制信号PBSIGNALS输出到读写电路123，并且将允许位VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于由感测电路125输出的通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。

图4是描述图3的存储器单元阵列110的图。

参照图4，第一存储器块BLK1至第z存储器块BLKz共同连接至第一位线BL1至第m位线BLm。在图4中，为了便于描述，示出了多个存储器块BLK1至BLKz中的第一存储器块BLK1中所包括的元件，并且省略了其余存储器块BLK2至BLKz中的每一个中所包括的元件。将理解的是，其余存储器块BLK2至BLKz中的每一个与第一存储器块BLK1类似地配置。

第一存储器块BLK1可以包括多个单元串CS1_1至CS1_m(m是正整数)。第一单元串CS1_1至第m单元串CS1_m分别连接至第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每一个包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn(n是正整数)、和源极选择晶体管SST。

第一单元串CS1_1至第m单元串CS1_m的每一个中所包括的漏极选择晶体管DST的栅极端子连接至漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中所包括的第一存储器单元MC1至第n存储器单元MCn的栅极端子分别连接至第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中所包括的源极选择晶体管SST的栅极端子连接至源极选择线SSL1。

为了便于描述，将参考多个单元串CS1_1至CS1_m中的第一单元串CS1_1来描述单元串的结构。然而，将理解，其余单元串CS1_2至CS1_m中的每一个与第一单元串CS1_1类似地配置。

第一单元串CS1_1中所包括的漏极选择晶体管DST的漏极端子连接到第一位线BL1。第一单元串CS1_1中所包括的漏极选择晶体管DST的源极端子连接到第一单元串CS1_1中所包括的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn彼此串联连接。第一单元串CS1_1中所包括的源极选择晶体管SST的漏极端子连接到第一单元串CS1_1中所包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中所包括的源极选择晶体管SST的源极端子连接到公共源极线CSL。在实施方式中，公共源极线CSL可以共同地连接到第一存储器块BLK1至第z存储器块BLKz。

漏极选择线DSL1、第一字线WL1至第n字线WLn、以及源极选择线SSL1包括在图3的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn、以及源极选择线SSL1由地址解码器121控制。公共源极线CSL由控制逻辑130控制。第一位线BL1至第m位线BLm由读写电路123控制。

图5是描述根据实施方式的图4的存储器单元阵列的3D存储器块的立体图。

参照图5，以三维结构实现的存储器块可以在基板上以垂直(Z方向)I形状形成，并且可以包括布置在位线BL和源极线SL之间的单元串ST。这样的结构也称为可扩展比特成本(BiCS)。例如，当源极线SL水平地形成于基板的上部时，可以在与源极线SL的上部垂直的方向上形成具有BiCS结构的单元串ST。更具体地，单元串ST可以包括沿第一方向(Y方向)布置并且彼此间隔开地堆叠的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL、字线WL和漏极选择线DSL的数量不限于图5所示的数量，并且可以根据存储器装置而改变。

单元串ST可以包括垂直贯穿源极选择线SSL、字线WL和漏极选择线DSL的柱PIL。位线BL与突出到漏极选择线DSL的各个上部的柱PIL的各个上部接触。位线BL沿垂直于第一方向(Y方向)的第二方向(X方向)布置。

柱PIL可以包括垂直沟道膜和存储器膜。例如，可以沿着垂直贯穿源极选择线SSL、字线WL和漏极选择线DSL的垂直孔的内侧以圆筒形状形成存储器膜，并且可以在存储器膜内侧形成圆筒形状的垂直沟道膜。当垂直沟道膜形成为圆筒形状时，垂直绝缘膜可以填充在垂直沟道膜中。垂直沟道膜可以由例如多晶硅膜形成。存储器膜可以形成为围绕垂直沟道膜的圆筒形状，并且可以包括隧道绝缘膜、电荷捕获膜和阻挡膜。存储器膜的与字线WL接触的部分可以是存储器单元。另外，一个单元串ST包括一个柱PIL的结构称为单层堆叠结构，并且堆叠有多个柱的结构称为多层堆叠结构。接触插塞CT可以进一步形成在位线BL和柱PIL之间。

图6是描述以单层堆叠结构形成的单元串的图。

参照图6，字线WL1至WL6可以堆叠在源极选择线SSL和位线BL之间。图6是用于辅助理解本实施方式的图。线SL、SSL、WL1至WL6、DSL和BL的数量可以根据存储器装置而变化。由于制造工艺的特性，柱的宽度可以从上部到下部变窄。字线所位于的柱的宽度越窄，字线的操作速度可以越高。例如，字线的操作速度可以从第一字线WL1到第六字线WL6变高。

在各个实施方式中，单元串可以具有其中堆叠了多个堆叠物的多层堆叠结构。即使执行相同的编程操作，根据存储器单元的位置和编程顺序，在单元串中所包括的存储器单元中也会出现阈值电压的差异。换句话说，单元串中所包括的存储器单元可以根据它们的位置而具有不同的操作速度。

在图6中，示出了字线WL1至WL6被划分为多个字线组WLG1至WLG3。例如，从上端开始顺序地，第一字线WL1和第二字线WL2可以被定义为第一字线组WLG1。第三字线WL3和第四字线WL4可以被定义为第二字线组WLG2。第五字线WL5和第六字线WL6可以被定义为第三字线组WLG3。单层堆叠中所包括的字线组数量和每个字线组中所包括的字线数量可以改变并且不限于图6所示的数量。每个字线组中所包括的字线数量可以相同。每个字线组中所包括的字线数量可以不同。字线组中所包括的字线数量可以根据字线组在堆叠结构中的位置而顺序地增加或减少。

可以基于字线组中所包括的测试字线的编程操作速度或擦除操作速度来确定字线组的操作速度。可以在字线组中所包括的字线当中根据字线的操作速度或位置以各种方式选择测试字线。例如，测试字线可以是每个字线组中的最低字线。作为另一示例，测试字线可以是每个字线组中具有最高操作速度的字线。

在图6中，第一字线组WLG1的测试字线可以是第二字线WL2。第二字线组WLG2的测试字线可以是第四字线WL4。第三字线组WLG3的测试字线可以是第六字线WL6。

每个字线组中所包括的测试字线的数量不限于图6的本实施方式中所描述的数量。当字线组包括多条测试字线时，字线组的操作速度可以是多条测试字线的操作速度的最高值、最低值、中间值或平均值。

图7是描述图6的字线组的操作速度和偏移的表。

参照图6和图7，第一字线组WLG1可以位于单层堆叠中的柱的宽度最宽的上端。第二字线组WLG2可以位于单层堆叠中的柱的宽度为中等的中端。第三字线组WLG3可位于单层堆叠中的柱的宽度最窄的下端。每个字线组的操作速度可以根据字线组的位置而变化。

由于柱的宽度从第一字线组WLG1到第三字线组WLG3变得更窄，所以字线组的操作速度可以从第一字线组WLG1到第三字线组WLG3可以变高。换句话说，第三字线组WLG3可以比第一字线组WLG1具有更高的操作速度。

例如，当对位于柱的具有最宽柱宽度的部分上的第一字线组WLG1和位于柱的具有最窄柱宽度的部分上的第三字线组WLG3执行相同的编程操作时，第三字线WLG3的编程操作可以在第一字线组WLG1的编程操作完成之前完成。

为了使每个字线组的操作速度均等，可以根据字线组的操作速度在编程操作期间向施加到字线组的编程偏压加上不同的偏移。

具体地，可以基于参考操作速度和每个字线组的操作速度来确定字线组的偏移。参考操作速度可以包括被选管芯的操作速度，多个字线组中的每一个的操作速度当中的最高速度、最低速度、平均速度和中间速度。根据参考操作速度，偏移值可以具有正值、0或负值。

换句话说，由于施加到字线组的编程偏压越大，编程的操作速度越高，因此施加到操作速度低的字线组的偏移可以大于施加到操作速度高的字线组的偏移。

在图7中，由于字线组的操作速度从第一字线组WLG1到第三字线组WLG3变得更高，所以与字线组相对应的偏移的量值可以从第一字线组WLG1到第三字线组WLG3减小。也就是说，偏移的量值可以按照第一偏移Offset 1、第二偏移Offset 2和第三偏移Offset 3的顺序变大。例如，第一偏移Offset 1可以小，第二偏移Offset 2可以是中等，并且第三偏移Offset 3可以大。

对于一个存储器管芯中所包括的所有存储器块，可以相等地设定存储器块中相同位置的字线组的偏移。例如，第一存储器块的第一字线组的偏移可以设定为与第二存储器块的第一字线组的偏移相等。

图8是描述根据实施方式的样本块和样本字线的图。

参照图8，存储器管芯可以包括至少一个样本块。至少一个样本块可以包括至少一个样本字线。

可以基于至少一个样本块的操作速度来确定存储器管芯的操作速度。至少一个样本块的操作速度可以基于至少一个样本字线的编程操作速度或擦除操作速度来确定。可以在存储器管芯中所包括的多个存储器块当中根据存储器块的操作速度或位置来以各种方式选择不止一个样本块。在实施方式中，存储器管芯的操作速度可以是样本块的操作速度的平均值。在各种实施方式中，存储器管芯的操作速度可以是样本块的操作速度的最高值、最低值或中间值。

在图8中，第一存储器管芯Die1可以包括第一存储器块BLK1至第五存储器块BLK5。每个存储器块可以包括第一字线WL1至第六字线WL6。存储器管芯中的包括的存储器块的数量和存储器块中所包括的字线的数量不限于图8的本实施方式中所描述的数量。在图8的示例中，第一存储器块BLK1、第三存储器块BLK3和第五存储器块BLK5可以是样本块，并且第一存储器管芯Die1的操作速度可以确定为样本块BLK1、BLK3和BLK5的操作速度的平均值。

可以基于每个样本块中所包括的样本字线的操作速度来确定样本块BLK1、BLK3和BLK5中的每个的操作速度。样本字线可以是样本块中所包括的多条字线当中操作速度最高的字线。在各种实施方式中，当样本块包括多条样本字线时，样本块的操作速度可以是多条样本字线的操作速度的最高值、最低值、中间值或平均值。

在图8的示例中，作为示例例示了可以基于作为样本字线的第六字线WL6的操作速度来确定样本块BLK3的操作速度。第六字线WL6可以是样本块BLK3中所包括的字线WL1至WL6当中操作速度最高的字线。

图9是描述根据实施方式的编程操作的图。

参照图9，编程操作可以包括多个编程循环PL1至PLn，每个编程循环包括编程步骤PGM Step和验证步骤Verify Step。当存储器单元是存储两个数据比特的多级单元时，参考图3描述的存储器装置可以执行编程以使得通过执行多个编程循环PL1至PLn而选择的存储器单元具有多个编程状态P1、P2和P3中的任何一个。然而，应注意，存储器单元可以是能够存储不同数量的数据比特的不同级别的单元。

多个编程循环PL1至PLn中的每个可以包括施加编程脉冲的编程电压施加步骤(PGM步骤)和通过施加验证电压来确定存储器单元是否已被编程的验证步骤。

例如，当执行第一编程循环PL1时，顺序地施加第一验证电压V_vfy1至第三验证电压V_vfy3，以在施加第一编程脉冲Vpgm1之后验证多个存储器单元的编程状态。此时，可以通过第一验证电压V_vfy1来验证目标状态为第一编程状态P1的存储器单元，可以通过第二验证电压V_vfy2来验证目标状态为第二编程状态P2的存储器单元，并且可以通过第三验证电压V_vfy3来验证目标状态为第三编程状态P3的存储器单元。

通过各个验证电压V_vfy1至V_vfy3验证通过的存储器单元被确定为具有目标状态，然后在第二编程循环PL2中被禁止编程。为了在第二编程循环PL2中对除被禁止编程的存储器单元之外的其余存储器单元进行编程，施加比第一编程脉冲Vpgm1高单位电压ΔVpgm的第二编程脉冲Vpgm2。此后，与第一编程循环PL1的验证操作相同地执行验证操作。作为示例，验证通过表示存储器单元通过相应验证电压而被读取为截止单元。

如上所述，当存储器装置对存储两个数据比特的多级单元(MLC)进行编程时，存储器装置使用第一验证电压V_vfy1至第三验证电压V_vfy1至V_vfy3来验证各自编程状态为目标状态的各个存储器单元。

在验证步骤中，可以向被选字线施加验证电压，该被选字线是被选存储器单元所连接到的字线，并且页缓冲器可以基于流过连接到被选存储器单元的位线的电流或电压，来确定存储器单元是否验证通过。

图10是描述测量操作速度的第一实施方式的图。

在图10中，水平轴表示存储器单元的阈值电压，并且垂直轴表示存储器单元的数量。为了测量被选字线的操作速度，可以对连接到被选字线的被选存储器单元执行编程操作。具有初始状态的被选存储器单元可以被编程为具有目标状态。

当针对执行编程操作的结果的验证操作为通过时，编程操作可以是成功的，并且当验证操作为失败时，可以确定编程操作已失败。例如，当被选存储器单元当中具有低于验证电压Vvfy的阈值电压的存储器单元的数量等于或小于参考数量时，可以认为验证操作已经通过或者简单地说是通过。当被选存储器单元当中具有低于验证电压Vvfy的阈值电压的存储器单元的数量大于参考数量时，可以认为验证操作已经失败或简单地说是失败。

换句话说，可以通过将验证电压施加到被选字线，根据读取的数据中所包括的失败比特的数量与参考数量之间的比较结果来确定验证操作的通过或失败。当失败比特的数量等于或小于参考数量时，验证操作可以是通过，而当失败比特的数目大于参考数量时，验证操作可以是失败。失败比特的数量可以是被选存储器单元当中通过验证电压Vvfy读取为导通单元的存储器单元的数量。参考数量可以是纠错电路可以校正的错误比特的数量。

当验证操作为失败时，可以向被选字线施加更高电平的编程脉冲，并且可以以增量步进脉冲编程(ISPP)方法执行编程操作，直到验证操作是通过为止。

可以基于直到对被选字线的编程操作成功为止向被选字线施加编程脉冲的次数来确定被选字线的操作速度。

当直到编程操作成功为止向被选字线所施加的编程脉冲的数量低时，连接到被选字线的存储器单元可以是阈值电压迅速增加的存储器单元。当直到编程操作成功为止向被选字线所施加的编程脉冲的数量高时，连接到被选字线的存储器单元可以是阈值电压缓慢增加的存储器单元。也就是说，可以确定出，当直到编程操作成功为止向被选字线所施加的编程脉冲的数量高时，被选字线的操作速度高，并且当直到编程操作成功为止向被选字线所施加的编程脉冲的数量低时，被选字线的操作速度低。

例如，第一字线至第三字线可以是直到连接至每条字线的存储器单元在从初始状态到目标状态的编程操作中成功为止被施加编程脉冲的字线。

例如，施加到第一字线的编程脉冲的数量可以是12，施加到第二字线的编程脉冲的数量可以是10，并且施加到第三字线的编程脉冲的数量可以是9。在编程操作成功之前施加到每条字线的编程脉冲的数量不限于本实施方式。

换句话说，施加到第一字线的编程脉冲的数量可以是最大的，施加到第二字线的编程脉冲的数量可以是中等的，并且施加到第三字线的编程脉冲的数量可以是最小的。因此，字线的操作速度可以从第三字线至第一字线降低。换句话说，第三字线可以具有最高操作速度，第二字线可以具有中等操作速度，并且第一字线可以具有最低操作速度。

由于字线以高速操作，因此在编程操作期间连接至字线的存储器单元的阈值电压可以快速增加。因此，当编程操作成功时，分布在具有高操作速度的字线的右尾(righttail)中的存储器单元的数量可以大于分布在具有低操作速度的字线的右尾中的存储器单元的数量。

在图10中，a1可以是连接到第一字线的存储器单元的阈值电压分布，b1可以是连接到第二字线的存储器单元的阈值电压分布，并且c1可以是连接到第三字线的存储器单元的阈值电压分布。

由于第三字线的操作速度最高，所以当编程操作成功时，分布在右尾中的存储器单元的数量可以最大。由于第二字线的操作速度中等，所以当编程操作成功时，分布在右尾中的存储器单元的数量可以中等。由于第一字线的操作速度最低，所以当编程操作成功时，分布在右尾中的存储器单元的数量可以最小。

可以通过参照图10描述的方法来测量样本字线的操作速度和测试字线的操作速度。

图11是描述根据第一实施方式的操作速度测量方法的流程图。

参照图11，在步骤S1101中，可以向被选字线施加编程脉冲。

在步骤S1103中，可以确定针对被选字线的验证操作是通过还是失败。当连接到被选字线的存储器单元当中具有低于验证电压的阈值电压的存储器单元的数量等于或小于参考数量时，验证操作可以是通过。当连接到被选字线的存储器单元当中具有低于验证电压的阈值电压的存储器单元的数量大于参考数量时，验证操作可以是失败。

作为确定的结果，当验证操作是通过时(步骤S1103中为“是”)，处理进入步骤S1107，而当验证操作是失败时(步骤S1103中为“否”)，处理进入步骤S1105。

在步骤S1105中，可以增加要施加到被选字线的编程脉冲电平。例如，可以根据ISPP方法来增加要施加到被选字线的编程脉冲电平。

在步骤S1107中，可以基于施加到被选字线的编程脉冲的总数来确定被选字线的操作速度。

图12是描述测量操作速度的第二实施方式的图。

参照图12，水平轴表示存储器单元的阈值电压，并且垂直轴表示存储器单元的数量。为了测量被选字线的操作速度，可以对连接到被选字线的被选存储器单元执行编程操作。具有初始状态的被选存储器单元可以被编程为具有目标状态。

可以基于在将设定数量的编程脉冲施加到被选字线之后具有高于参考电压的阈值电压的存储器单元的数量，来确定被选字线的操作速度。随着具有高于参考电压的阈值电压的存储器单元的数量高，连接到被选字线的存储器单元的阈值电压增加速度可以高。

在图12中，a2可以是在施加设定数量的编程脉冲之后连接到第一字线的存储器单元的阈值电压分布，b2可以是在施加设定数量的编程脉冲之后连接到第二字线的存储器单元的阈值电压分布，并且c2可以是在施加设定数量的编程脉冲之后连接到第三字线的存储器单元的阈值电压分布。

连接到第一字线的存储器单元当中具有高于参考电压Vref的阈值电压的存储器单元可以是属于Over1区域的存储器单元。连接到第二字线的存储器单元当中具有高于参考电压Vref的阈值电压的存储器单元可以是属于Over1区域和Over2区域的存储器单元。连接到第三字线的存储器单元当中具有高于参考电压Vref的阈值电压的存储器单元可以是属于Over1区域、Over2区域和Over3区域的存储器单元。

因此，由于在施加了设定数量的编程脉冲之后，具有高于参考电压Vref的阈值电压的存储器单元的数量在第三字线中最高，在第二字线中居于中间，并且在第一字线中最低，因此操作速度可以在第三字线中最高，在第二字线中居于中间，而在第一字线中最低。

可以通过参照图12描述的方法来测量样本字线的操作速度和测试字线的操作速度。

图13是描述根据第二实施方式的操作速度测量方法的流程图。

参照图13，在步骤S1301中，可以按照ISPP方法向被选字线施加设定数量的编程脉冲。随着施加次数的增加，施加到被选字线的编程脉冲的电平可以增加。

在步骤S1303中，可以计算连接到被选字线的存储器单元当中具有高于参考电压的阈值电压的过编程单元的数量。

在步骤S1305中，可以基于过编程单元的数量来确定被选字线的操作速度。

图14是描述根据实施方式的字线应力施加操作的图。

参照图14，存储器单元串中所包括的存储器单元可以连接到多条字线WL1至WL6。连接到字线的存储器单元串的数量和字线的数量不限于本实施方式。

字线应力施加操作可以包括向字线交替施加高电压Vh和低电压Vl。具体地，字线应力施加操作可以将高电压Vh施加到奇数字线或偶数字线中的任何一者，并将低电压Vl施加到其余字线。

在图14中，作为示例，例示了在字线应力施加操作期间，高电压Vh施加到奇数字线WL1、WL3和WL5，而低电压Vl施加到偶数字线WL2、WL4和WL6。

当高电压Vh施加到两条相邻字线中的一条字线并且低电压Vl施加到两条相邻字线中的另一条字线时，由于两端之间的电位差，两条字线受到应力。当人为地给字线加应力时，相邻字线之间可能发生短路。如上所述，可以通过人为地对字线施加应力来提前检测具有缺陷的弱字线。包括弱字线的存储器块可以被处理为坏块。

具体地，可以在执行字线应力施加操作之后执行将原始数据存储在被选存储器单元中的编程操作。此后，可以根据从被选存储器单元读取的数据和原始数据之间的比较结果来确定字线是否有缺陷。

作为读取的数据和原始数据之间的比较结果，当失败比特的数量等于或小于预定数量时，可以将连接到被选存储器单元的字线确定为正常字线。作为读取的数据和原始数据之间的比较结果，当失败比特的数量大于预定数量时，可以将连接到被选存储器单元的字线确定为弱字线。

在另一实施方式中，可以根据在执行字线应力施加操作之后字线的泄漏电流与参考值之间的比较结果来确定字线有缺陷。当被选字线的泄漏电流小于参考值时，可以将被选字线确定为正常字线。当被选字线的泄漏电流大于参考值时，可以将被选字线确定为弱字线。

图15是描述根据另一实施方式的字线应力施加操作的图。

参照图15，与图14相比，可以向奇数字线WL1、WL3和WL5施加不同的高电压。

在字线应力施加操作期间，当向字线施加相同的高电压时，由于字线的操作速度对于每条字线是不同的，所以字线所接收到的应力量可以不同。例如，当向字线施加相同的高电压时，具有高操作速度的字线可以接收相对过大的应力，而具有低操作速度的字线可以接收相对小的应力。

因此，为了向字线施加均匀的应力，可以基于字线的操作速度，向每条字线施加适当电平的高电压。为了向字线施加适当电平的高电压，可以考虑存储器管芯的操作速度和字线所属的字线组的操作速度两者。施加到字线的高电压可以具有通过将包括字线的存储器管芯的编程偏压和与该字线所属的字线组相对应的偏移相加而获得的值。如以上参照图2所述，可以基于存储器管芯的操作速度来确定存储器管芯的编程偏压，并且如以上参照图7所述，可以基于字线组的操作速度来确定偏移。

参照图1和图2，图15的多条字线WL1至WL6可以是多个存储器管芯Die_1至Die_9当中具有最高操作速度的第五存储器管芯Die_5中所包括的字线。第五存储器管芯Die_5的编程偏压可以是第一编程偏压FPGM1。

参照图6和图7，第一字线WL1和第二字线WL2可以是第一字线组WLG1，第三字线WL3和第四字线WL4可以是第二字线组WLG2，并且第五字线WL5和第六字线WL6可以是第三字线组WLG3。第一偏移Offset 1至第三偏移Offset 3可以分别是与第一字线组WLG1至第三字线组WLG3相对应的偏移。

在图15中，在字线应力施加操作期间，预定或设定的低电压Vl可以施加到偶数字线WL2、WL4和WL6。预定或设定的低电压Vl可以是接地电压。多个高电压可以施加到奇数字线WL1、WL3和WL5。施加到奇数字线的高电压可以根据每条奇数字线的操作速度而不同。

例如，施加到第一字线WL1的高电压可以是通过将第一偏移Offset 1与第一编程偏压FPGM1相加而获得的值。施加到第三字线WL3的高电压可以是通过将第二偏移Offset 2与第一编程偏压FPGM 1相加而获得的值。施加到第五字线WL5的高电压可以是通过将第三偏移Offset 3与第一编程偏压FPGM 1相加而获得的值。

在另一实施方式中，在字线应力施加操作期间，预定或设定的低电压Vl可以施加到奇数字线WL1、WL3和WL5。根据字线的操作速度，多个高电压可以施加到偶数字线WL2、WL4和WL6。

图16是根据实施方式的用于测试存储器装置的方法的流程图。

参照图16，在步骤S1601中，可以确定每个管芯的编程偏压。可以基于测量的存储器管芯中的每一个的操作速度来确定每个管芯的编程偏压。可以基于存储器管芯中所包括的多个样本块的操行速度来测量到一个晶圆中所包括的多个存储器管芯中的每一个的操作速度。可以基于样本块中所包括的样本字线的操作速度来确定样本块的操作速度。

例如，可以通过根据被选存储器管芯的操作速度将默认编程偏压与预定值相加或从默认编程偏压中减去预定值来计算被选存储器管芯的编程偏压。

在步骤S1603中，可以基于字线组的测量到的操作速度来确定每个字线组的偏移。可以基于字线组中所包括的测试字线的操作速度，来测量被选存储器管芯的被选块中所包括的字线组的操作速度。可以以各种方式设定偏移以补偿字线组的操作速度与参考操作速度之间的差异。参考操作速度可以是被选存储器管芯的操作速度。

在步骤S1605中，可以根据存储器管芯和字线所属的字线组来施加不同的字线应力。具体地，当高电压和低电压交替地施加到字线时，高电压可以是通过将存储器管芯的编程偏压和包括被施加高电压的字线的字线组的偏移相加而获得的值。可以基于存储器管芯的操作速度来确定存储器管芯的编程偏压(S1601)，并且可以基于字线组的操作速度来确定偏移(S1603)。

在步骤S1607中，在执行字线应力施加操作(S1605)之后，可以通过测试操作确定存储器块有无缺陷。

例如，当字线的泄漏电流大于参考值时，包括相应字线的存储器块可以被确定为坏块。

在另一实施方式中，可以根据在执行将原始数据存储到连接到被选字线的存储器单元中的编程操作之后从连接到被选字线的存储器单元所读取的数据与原始数据之间的比较结果，来确定被选字线是否是具有缺陷的弱字线。当作为读取的数据和原始数据之间的比较结果，失败比特的数量大于参考数量时，被选字线可以确定为弱字线。包括弱字线的存储器块可以被确定为坏块。

相关申请的交叉引用

本申请要求于2019年7月3日提交的韩国专利申请No.10-2019-0080275的优先权，其全部内容通过引用合并于此。