在存取线结构内包含阻隔材料的设备，以及相关方法和电子系统

本申请案主张2019年7月8日申请的标题为“在存取线结构内包含阻隔材料的设备，以及相关方法和电子系统(APPARATUS INCLUDING BARRIER MATERIALS WITHIN ACCESSLINE STRUCTURES,AND RELATED METHODS AND ELECTRONIC SYSTEMS)”的美国专利申请案第16/504,681号的申请日的权益。

技术领域

本文中所公开的实施例涉及微电子装置和微电子装置制造。更具体地说，本公开的实施例涉及在存取线结构内的两种导电材料之间包含阻隔材料的设备，并且涉及形成所述设备的相关电子系统和方法。

背景技术

例如动态随机存取存储器(DRAM)装置的存储器装置包含众多存储器单元，其中每一存储器单元存储一位的信息。存储器单元包含存储器存储元件(例如，电容器)和以可操作方式耦合到存储器存储元件的存取装置(例如，晶体管)。晶体管的源极区或漏极区电连接到电容器端子中的一个。晶体管的源极区或漏极区中的另一个和栅极电极分别连接到数字线(例如，位线)和存取线(例如，字线)。另外，其它电容器端连接到参考电压。晶体管包含源极区和漏极区之间的沟道区并且另外包含被构造成使源极区和漏极区通过沟道区电连接到彼此的栅极。沟道区包含半导体材料，例如硅。存储器单元布置于行和列的矩阵中。

随着DRAM技术的进步，存储器单元的大小已经按比例缩小以增加存储器单元的密度。密度的增加会增加DRAM装置的存储容量。然而，增加的密度也会导致相邻字线之间的间距的减小，这会增加相邻字线之间的耦合效应。举例来说，当矩阵中的行(例如，字线)被反复地激活和刷新时，噪声可注入到相邻行(例如，受害行)中，造成在受害行中的一或多个存储器单元中可能发生数据损坏。行的重复激活和刷新被称为所谓的“行锤击”效应。所谓的“行锤击事件”当执行刷新命令以刷新与被锤击字线相邻的字线时发生。特定字线当经由存储器存取操作，例如作用中命令，以可能引起相邻字线中的数据差错的方式被存取时“被锤击”。由行锤击所导致的泄漏和寄生电流可致使不被存取的物理相邻行(例如，受害行)中的数据损坏。在一些情况下，这类泄漏和寄生电流可为在DRAM装置的使用和操作期间和/或在其形成期间的栅极介电材料(例如，栅极氧化物)降级的结果。举例来说，在导电材料沉积期间和/或在移除(例如，蚀刻)导电材料的部分的过程动作期间形成氯相关截获位点可在栅极介电材料内(例如，其界面处)引起缺陷。氯或其它反应性物种可在沉积导电材料期间扩散到栅极介电材料中并形成截获位点。截获位点增加DRAM装置中的阈值电压和栅极泄漏。

一些减小行锤击对相邻行的不利影响的方法包含响应于确定已发生锤击事件而刷新相邻行。举例来说，响应于确定特定行已经是重复存取的目标(例如，所述行在刷新周期内已经历多于阈值数目的存取)，可选择物理上相邻的邻近行来进行目标刷新操作，这可被称为行锤击刷新操作。然而，在常规DRAM装置中，行锤击性能不足。

发明内容

根据本公开的实施例，一种设备包括具有存取线的存储器阵列。所述存取线中的每一个包括与基底材料的底表面和侧壁相邻的绝缘材料、与所述绝缘材料相邻的第一导电材料、与所述第一导电材料相邻的第二导电材料，以及介于所述第一导电材料和所述第二导电材料之间的阻隔材料。所述阻隔材料被构造成抑止反应性物种从所述第二导电材料迁移。

因此，根据本公开的实施例，还公开一种形成设备的方法。所述方法包括形成处于基底材料中的沟槽内并与基底材料中的沟槽相邻的至少一种绝缘材料；形成与至少一种绝缘材料的暴露表面相邻的第一导电材料；形成与第一导电材料相邻的阻隔材料；和形成与阻隔材料相邻的第二导电材料。阻隔材料被配制成减少反应性物种从第二导电材料并进入至少一种绝缘材料的扩散。

根据本公开的实施例的一种电子系统包括输入装置；输出装置；处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；和存储器装置，其以可操作方式耦合到所述处理器装置并且包括存储器单元。所述存储器单元中的一或多个包括一或多种绝缘材料，其与基底材料的底表面和侧壁相邻；第一导电材料，其覆在所述一或多种绝缘材料上面；阻隔材料，其覆在所述第一导电材料上面；和第二导电材料，其覆在所述阻隔材料上面，所述阻隔材料被配制成阻止反应性物种从所述第二导电材料扩散。

附图说明

图1A到1F是说明根据本公开的实施例的形成包含存取线结构的设备的各个阶段的简化的部分横截面图；

图2是根据本公开的实施例的包含存取线结构的微电子装置的横截面视图；

图3是根据本公开的实施例的存储器装置的功能框图；

图4是根据本公开的实施例的电子系统的示意性框图；和

图5是随阻隔材料的沉积循环的数目而变的行锤击性能的曲线图。

具体实施方式

公开一种包含一存取线结构(例如，字线结构)的设备(例如，电子装置、半导体装置、存储器装置)，所述存取线结构在两种导电材料之间包含阻隔材料。阻隔材料可被构造成减少反应性物种从导电材料的迁移(例如，扩散)。可在导电材料中的一或多种的制造期间或在导电材料中的一或多种的移除动作期间产生反应性物种。存取线结构还包含隔离相邻存取线结构的导电材料的绝缘材料。在一些实施例中，位于与绝缘材料相邻处的导电材料的厚度可相对小于位于存取线沟槽的中心部分中的另一导电材料的厚度，且阻隔材料的厚度可相对小于导电材料中的每一种的厚度。可使用例如单个连续ALD过程、单个连续CVD过程、单晶片过程或熔炉过程原位形成存取线结构的导电材料和阻隔材料。阻隔材料可基本上禁止(例如，阻障、阻止)在所述设备的绝缘材料内形成所谓的“截获位点”。与在两种导电材料之间不具有阻隔材料的常规设备相比，包含存取线结构的所述设备展现改进的行锤击性能性质。

以下描述提供具体细节，如材料组成和处理条件，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，可在不必采用这些具体细节的情况下实践本公开的实施例。实际上，本公开的实施例可结合半导体行业中采用的常规半导体制造技术来加以实践。另外，下文提供的描述不形成用于制造设备的完整过程流。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。可由常规制造技术执行形成完整微电子装置的额外动作。

本文中所描述的材料可由包含但不限于旋涂、毯覆式涂布、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强型ALD、物理气相沉积(PVD)、单晶片过程或熔炉生长(例如，扩散)的常规技术形成。此外，形成过程可连续地执行或作为分批过程执行。替代地，材料可原位生长。取决于待形成的特定材料，用于沉积或生长所述材料的技术可由所属领域的一般技术人员选择。除非上下文另有指示，否则可通过包含但不限于干式蚀刻、湿式蚀刻、湿洗、研磨平坦化(例如，化学-机械平坦化)或其它已知方法的任何合适技术实现材料移除。

本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。应预期例如由于制造技术和/或公差引起的图式中描绘的形状的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏离。举例来说，说明或被描述为箱形的区可具有粗糙和/或非线性特征，且说明或描述为圆形的区可包含一些粗糙和/或线性特征。此外，所说明的锐角可为圆角，且反之亦然。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状并且不限制本发明权利要求的范围。附图并不一定按比例绘制。另外，图式之间的共同元件可保留相同数字编号。

如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述(the)”意图同样包含复数形式。

如本文中所使用，“和/或”包含相关联的所列项中的一或多个的任何以及所有组合。

如本文中所使用，关于特定参数的数值的“约”或“大致”包含所属领域的一般技术人员将理解在特定参数的可接受公差内的数值和数值的变化程度。举例来说，关于数值的“约”或“大致”可包含额外数值，所述额外数值处于数值的90.0％到110.0％范围内，例如处于数值的95.0％到105.0％范围内，处于数值的97.5％到102.5％范围内，处于数值的99.0％到101.0％范围内，处于数值的99.5％到100.5％范围内，或处于数值的99.9％到100.1％范围内。

如本文中所使用，例如“在…下方”、“下方”、“下部”、“底部”、“在…上方”、“上部”、“顶部”、“前面”、“后面”、“左侧”、“右侧”等空间相对术语可在本文中出于易于描述的目的而使用以如图中所说明描述一个元件或特征与另一元件或特征的关系。除非另外规定，否则除图式中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。举例来说，如果图式中的材料反向，那么被描述为在其它元件或特征“下方”或“之下”或“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“在…下方”可视使用术语的上下文而定涵盖上方和下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所用的空间相对描述词可相应地进行解释。

如本文中所使用，术语“竖直”、“纵向”、“水平”和“侧向”是关于结构的主平面且未必由地球重力场界定。“水平”或“侧向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面是由与结构的其它表面相比具有相对大面积的结构的表面界定。

如本文中所使用，术语“被构造成”是指至少一个结构和至少一个设备中的一或多个的为了以预先确定的方式促进所述结构和所述设备中的一或多个的操作的大小、形状、材料成分、定向和布置。

如本文中所使用，将一元件称为在另一元件“上”或“上方”意味着且包含所述元件直接在另一元件的顶部上、邻近于(例如，横向邻近于、竖直邻近于)另一元件、直接在另一元件下方，或与另一元件直接接触。其还包含所述元件间接在另一元件的顶部上、与另一元件间接相邻(例如，间接横向相邻、间接竖直相邻)、间接在另一元件下方或附近，其它元件存在于其间。相反地，当元件称为“直接在另一元件上”或“紧邻另一元件”时，不存在介入元件。

如本文中所使用，术语“设备”包含但不限于存储器装置，以及可或可不并入有存储器的其它微电子装置(例如，半导体装置)，例如逻辑装置、处理器装置或射频(RF)装置。此外，所述设备可并入有存储器以及其它功能，例如包含处理器和存储器的所谓的“芯片上系统”(SoC)，或包含逻辑和存储器的设备。所述设备可为3D微电子装置，包含但不限于3DNAND快闪存储器装置，例如3D浮动栅极NAND快闪存储器装置或3D替换栅极NAND快闪存储器装置。

如本文中所使用，术语“阻隔材料”意指并包含被配制成基本禁止(例如，显著减少、显著阻止)反应性物种从导电材料扩散并进入相邻绝缘材料的材料。在不存在阻隔材料的情况下，可在绝缘材料(例如，栅极介电材料)中归因于反应性物种的扩散而形成缺点(例如，截获位点)。

如本文中所使用，关于给定参数、特性或条件的术语“基本上”意指并包含所属领域的一般技术人员将理解的给定参数、特性或条件符合方差度(如在可接受公差内)的程度。借助于实例，取决于基本上满足的特定参数、性质或条件，所述参数、性质或条件可满足至少90.0％，至少95.0％，至少99.0％，至少99.9％，或甚至100.0％。

如本文中所使用，术语“衬底”意指并包含其上形成额外材料的材料(例如，基底材料)或构造。衬底可为半导体衬底、支撑结构上的基底半导体材料、金属电极，或具有形成于其上的一或多种材料、层、结构或区的半导体衬底。半导体衬底上的材料可包含但不限于半导电材料、绝缘材料、导电材料等。所述衬底可为常规硅衬底或包括一层半导电材料的其它块状衬底。如本文所用，术语“块状衬底”不仅意指并包含硅晶片，而且意指并包含绝缘体上硅(SOI)衬底，如蓝宝石上硅(“SOS”)衬底和玻璃上硅(“SOG”)衬底、基底半导体基础上的硅外延层和其它半导体或光电材料，如硅-锗、锗、砷化镓、氮化镓和磷化铟。所述衬底可经掺杂或未经掺杂。

图1A到1F是说明形成设备(例如，微电子装置，例如DRAM装置)的方法的实施例的简化的部分横截面图，其包含所述方法的各个阶段处的存取线结构(例如，字线结构)。为简单起见，说明单个存取线结构的形成，但一般技术人员将理解所述方法包含形成包含这类存取线结构的多个设备(例如，超过一个设备、设备阵列)。结合下文提供的描述，所属领域的一般技术人员将显而易见本文所描述的方法可用于制造各种设备。换句话说，每当希望形成所述设备时即可使用本公开的方法。

参考图1A，示出了供在设备(例如，电子装置、存储器装置(例如，DRAM存储器装置))中使用的经部分地制造的存取线结构100。所述设备包含存取线结构100、基底材料102、基底材料102内的作用区域104和基底材料102内的漏极区106。如图1A中所示，选择性地移除基底材料102的部分以形成存取线沟槽108，所述存取线沟槽108具有与其中最终将形成导电线(例如，存取线、字线)的方位对应的底表面108a和侧表面108b(例如，侧壁)。存取线沟槽108(例如，字线沟槽)横穿基底材料102的作用区域104。在作用区域104中，一对存取线沟槽108可将源极区226(参见图2)与漏极区106分离，其中漏极区106安置到源极区226的任一侧(例如，与源极区226横向相邻)。源极区226和漏极区106可由基底材料102的靠近基底材料102的上表面的经掺杂区域界定。举例来说，如所属领域中已知，源极区226和漏极区106可掺杂有n型掺杂剂或p型掺杂剂。源极区226和漏极区106可通过常规技术形成于作用区域104中。存取线沟槽108可由基底材料102的侧表面108b和底表面108a界定。

存取线结构100还包含第一绝缘材料110和与第一绝缘材料110的至少一部分相邻(例如，竖直覆在上面)的第二绝缘材料112。第一绝缘材料110可形成于存取线沟槽108内和基底材料102上方，而第二绝缘材料112可形成于存取线沟槽108外部的第一绝缘材料110上方。举例来说，第一绝缘材料110可共形地形成于存取线沟槽108的底表面108a上和侧表面108b上以及基底材料102的与存取线沟槽108相邻(例如，定位于存取线沟槽108外部)的上表面上。第一绝缘材料110可通过常规技术共形地形成于基底材料102的上表面、底表面108a和侧表面108b上。如图1A中所示，可暴露第一绝缘材料110的在存取线沟槽108内的上表面，而第一绝缘材料110的与存取线沟槽108相邻(例如，在存取线沟槽108外部)的上表面至少部分地(例如，基本)被第二绝缘材料112覆盖。在其它实施例中，第二绝缘材料112也可形成于存取线沟槽108内的第一绝缘材料110上方。第一绝缘材料110和第二绝缘材料112可一起形成所谓的“栅极介电”材料。第一绝缘材料110和第二绝缘材料112可通过常规技术形成，在本文中不进行详细地描述。第一绝缘材料110可形成为任何所要厚度。借助于非限制性实例，第一绝缘材料110可形成为介于约

第一绝缘材料110和第二绝缘材料112可各自由包含但不限于氧化物、氮化物或氮氧化物的至少一种介电材料形成并且包含所述至少一种介电材料。第一绝缘材料110和/或第二绝缘材料112可以由至少一种含氧介电材料形成并且包含至少一种含氧介电材料，例如以下中的一或多个：介电氧化物材料(例如，氧化硅(SiO

接下来参考图1B，第一导电材料114可形成于存取线沟槽108中和第二绝缘材料112的上表面上方。特定来说，第一导电材料114可共形地形成为与第二绝缘材料112的上表面以及存取线沟槽108内的底表面108a和侧表面108b相邻(例如，在上方)。如图1B中所示，第一导电材料114基本覆盖第一绝缘材料110和第二绝缘材料112的暴露表面。第一导电材料114可形成为展现任何所要厚度。借助于非限制性实例，第一导电材料114可形成为介于约

第一导电材料114可以由至少一种导电材料形成并且包含至少一种导电材料。借助于非限制性实例，第一导电材料114可为金属材料(例如，过渡金属材料)或金属氮化物材料(例如，过渡金属氮化物材料)，例如以下中的一或多个：氮化钛(TiN

第一导电材料114可使用一或多种常规共形沉积技术而形成，包含但不限于常规CVD过程、常规ALD过程、单晶片过程或常规熔炉过程中的一或多种。为形成第一导电材料114，可将存取线结构100(在图1A中描绘的处理阶段处)安置于常规沉积装置(例如，常规ALD反应器的单个室、常规CVD反应器、常规单晶片装置或常规熔炉)中并且将至少一种含金属前体和至少一种含氮前体的交替脉冲以连续过程或分批过程引入到沉积装置。含金属前体和含氮前体可为常规CVD前体或ALD前体。含金属前体可例如包含第一导电材料114的至少一种金属(例如，Ti、W、Ta、Co、Mo、Ni)与被配制成与含氮前体反应从而形成第一导电材料114的至少一部分的至少一种配体的复合物。可连续形成来自含金属前体的金属的单层或更少和来自含氮前体的氮的单层或更少，直到达成所要厚度的第一导电材料114。第一导电材料114可在第一绝缘材料110和第二绝缘材料112上方形成大体连续材料。在一些实施例中，含金属前体包括四氯化钛(TiCl

参考图1C，阻隔材料116可形成为与第一导电材料114的表面相邻(例如，在其上或上方)。举例来说，阻隔材料116可共形地形成于第一导电材料114的暴露侧表面和暴露上表面上并且可至少部分地(例如，大体)覆盖第一导电材料114的暴露表面。阻隔材料116可形成于任何所要厚度下。借助于非限制性实例，阻隔材料116可形成为介于约

阻隔材料116可以由至少一种介电材料形成并且包含至少一种介电材料，反应性物种(例如，离子)不会扩散穿过所述至少一种介电材料。借助于非限制性实例，阻隔材料116可以由基本上不含氧的至少一种介电材料形成并且包含基本上不含氧的至少一种介电材料，例如介电氮化物材料(例如，氮化硅(Si

阻隔材料116可使用一或多种常规共形沉积技术而形成，例如常规ALD过程、常规共形CVD过程、常规单晶片过程或常规熔炉过程中的一或多种。所述形成过程可例如包含使存取线结构100(在图1C中描绘的处理阶段处)暴露于例如硅前体的至少一种前体与例如氮前体的至少一种前体的交替脉冲，中间脉冲为至少一种惰性气体(例如，氮、氩、氦、氖、氪、氙和/或其它虽然并非惰性但表现为在介电形成过程的条件下为惰性的气体)，从而形成阻隔材料116。可基于将形成的阻隔材料116的化学性质(例如，金属物种、配体)来选择硅和氮前体。在一些实施例中，硅前体包括含硅化合物，其包含Si与被配制成与氮前体反应从而形成阻隔材料116的至少一部分的至少一种配体的复合物。作为非限制性实例，硅前体可包括硅和包括氢、氮和碳中的一或多个的至少一种配体，例如烷基酰胺基硅烷化合物，包含但不限于硅烷(SiH

阻隔材料116可与第一导电材料114以及与下文更详细地论述的后续材料(例如，导电材料)原位形成(例如，在相同沉积装置(例如，ALD室、CVD室、单晶片装置、熔炉)中)。阻隔材料116可例如形成于第一导电材料114上且无需首先使存取线结构100从用于形成第一导电材料114的沉积室移动(例如，转移)到另一沉积室。借助于非限制性实例，如果第一导电材料114和阻隔材料116各自使用ALD过程、CVD过程、单晶片过程或熔炉过程形成，那么在形成第一导电材料114之后，可将用于形成阻隔材料116的硅前体(例如，含Si前体)和氮前体的脉冲引入到沉积室中。可在引入硅和氮前体之前清洗沉积室。因此，第一导电材料114和阻隔材料116中的每一个可使用连续沉积过程(例如，单个连续ALD过程；单个连续CVD过程；单晶片过程，或单个连续熔炉过程)或使用分批过程形成于同一沉积室中。在一些实施例中，在ALD室中使用金属前体和氮前体的连续脉冲进行ALD过程以形成第一导电材料114(例如，TiN

可视需要选择沉积动作的其它处理条件(例如温度、压力或前体的气体流动速率)以达成阻隔材料116的所要组成和厚度。借助于非限制性实例，沉积装置(例如，室)内的过程温度可大于约300℃，例如介于约300℃与约1000℃之间，介于约400℃与约600℃之间，或介于约600℃与约800℃之间。前体的选择可至少部分地取决于沉积装置内的处理条件。举例来说，DCS可在大于约600℃的过程温度下用作硅前体。此外，每一处理循环(例如，循环计数)的过程时间可根据阻隔材料116的所要厚度而变化。沉积动作可进行足以使阻隔材料116形成到所要厚度的时间量，其中每一循环形成单层或更少的硅和单层或更少的氮。作为非限制性实例，沉积动作的每一处理循环可进行从约0.05秒到约15秒，例如从约0.05秒到约2.0秒，或从约1.0秒到约2.0秒。阻隔材料116的平均厚度可至少部分地取决于所利用的材料、前体、处理条件(例如，温度)和/或处理时间。借助于非限制性实例，阻隔材料116可使用介于约1个沉积循环与约25个沉积循环之间，例如介于约1个沉积循环与约3个沉积循环之间、介于约3个沉积循环与约10个沉积循环之间、介于约10个沉积循环与约15个沉积循环之间或介于约16个沉积循环与约25个沉积循环之间而形成。取决于阻隔材料116的材料成分和处理条件，阻隔材料116的厚度可例如小于或等于约

通过借助于ALD或CVD形成阻隔材料116，举例来说，使用所谓的“自限制”过程形成阻隔材料116。换句话说，可在沉积过程期间在材料和/或前体变成饱和时约束(例如，局限)每一单层的硅或氮的沉积。因此，包括氮化硅材料的阻隔材料116可包括所谓的“氮化硅(SiN)终止”材料。一旦达到阻隔材料116的所要厚度，沉积过程便可中断(例如，终止)。任选地，原生氧化物材料(未示出)可形成为与第一导电材料114和/或阻隔材料116的暴露表面(图1B)相邻(例如，覆在上面)。在其它实施例中，阻隔材料116可抑止(例如，禁止、阻止)第一导电材料114的非所要表面氧化，否则，所述非所要表面氧化可不利地影响接触电阻。

继续参考图1C，第二导电材料118可形成为与阻隔材料116的表面相邻(例如，在其上或上方)。如图1C中所示，第二导电材料118可至少部分地(例如，大体)覆盖阻隔材料116的上表面并且从阻隔材料116的侧表面(例如，侧壁)并且在所述侧表面之间以及阻隔材料116的水平表面上方延伸。换句话说，第二导电材料118可大体填充存取线沟槽108的剩余部分并且还形成于阻隔材料116的水平表面上方。第二导电材料118可形成为展现任何所要厚度。借助于非限制性实例，第二导电材料118可形成为介于约

如图1C中所示，阻隔材料116可在至少三(3)个侧部上大体环绕(例如，大体连续地环绕)第二导电材料118。换句话说，阻隔材料116可基本上完全覆盖第二导电材料118的底表面和侧表面(例如，侧壁)。阻隔材料116可水平介于第二导电材料118的侧表面与第一导电材料114的侧表面之间并且可竖直介于第二导电材料118的底表面与第一导电材料114的上表面之间。此外，阻隔材料116可充当第一导电材料114和第二导电材料118之间的界面，使得反应性物种(例如，氯离子、氟离子)被制止从第二导电材料118传送到第一绝缘材料110。换句话说，阻隔材料116可被构造成抑止反应性物种从第二导电材料118迁移到第一绝缘材料110。所述反应性物种可在形成第二导电材料118期间，例如从金属前体的配体产生。特定来说，阻隔材料116可基本禁止(例如，阻障、阻止)在栅极介电材料(例如，第一绝缘材料110和第二绝缘材料112)内形成所谓的“氯相关截获位点”，这是由于阻隔材料116可基本抑止氯离子从金属前体迁移(例如，扩散)穿过第一导电材料114并进入第一绝缘材料110和/或基底材料102。

第二导电材料118可以由至少一种导电材料形成并且包含至少一种导电材料，例如上文针对第一导电材料114所描述的过渡金属材料或金属氮化物材料中的一种。在一些实施例中，第二导电材料118包括氮化钛TiN

第二导电材料118可使用一或多个常规共形沉积过程形成，例如常规共形CVD过程、常规ALD过程、常规单晶片装置和常规熔炉过程中的一或多个。存取线结构100(在图1C中描绘的处理阶段处)可例如提供到沉积装置中，所述沉积装置被构造成接纳含金属前体和含氮前体的连续脉冲。含金属前体可包括第二导电材料118的至少一种金属物种(例如，Ti、W、Ta、Co、Mo、Ni)与被配制成与含氮前体反应从而形成第二导电材料118的至少一种配体的复合物。所述配体可包含以离子形式(例如氯原子或氟原子)具反应性的化学元素。在一些实施例中，含金属前体包括四氯化钛(TiCl

在一些实施例中，第二导电材料118可与第一导电材料114和阻隔材料116原位形成。第二导电材料118可例如形成于阻隔材料116上而无需如上文所论述，从用于形成第一导电材料114和阻隔材料的沉积装置移动(例如，传送)出存取线结构100，并进入额外沉积装置。借助于非限制性实例，第一导电材料114、阻隔材料116和第二导电材料118可各自使用常规ALD过程、常规CVD过程、常规单晶片过程或常规熔炉过程形成于同一沉积装置所述。因此，第一导电材料114、阻隔材料116和第二导电材料118中的每一个可使用单个连续沉积过程(例如，单个连续ALD过程；单个连续CVD过程、连续单晶片过程)或替代地，使用分批过程(例如，熔炉分批过程)而形成。在额外实施例中，第一导电材料114、阻隔材料116和/或第二导电材料118可非原位形成。举例来说，存取线结构100可从用于形成第一导电材料114和/或阻隔材料116的沉积装置(例如，ALD室、CVD室、单晶片装置、熔炉)移除，并且在通过额外共形沉积过程在阻隔材料116上形成第二导电材料118之前转移到不同的沉积室。替代地，第二导电材料118可使用一或多种常规非共形沉积过程而形成，例如常规PVD过程(例如，常规射频PVD(RFPVD)过程)、常规非共形CVD过程、常规非共形单晶片过程和常规非共形熔炉过程中的一或多个。

在根据本公开的实施例中，在两种氮化钛材料(例如，第一导电材料114和第二导电材料118)之间存在阻隔材料116(例如，氮化硅)可基本阻障氯或氟反应性物种在形成第二导电材料118期间例如从第二导电材料118扩散并进入第一绝缘材料110和/或基底材料102。阻隔材料116也可阻止反应性物种在后续移除(例如，凹进)动作(例如移除存取线沟槽108内的材料的部分(图1B))期间和/或在存取线结构100的使用和操作期间的扩散。在实施例中，通过包含钨(W)或氮化钨(WN

接下来参考图1D，可进行一或多个移除动作以移除第一导电材料114、阻隔材料116和第二导电材料118的在基底材料102的上表面上方(例如，在第二绝缘材料112的暴露上表面上方)延伸的部分，以及第一导电材料114、阻隔材料116和第二导电材料118的处于存取线沟槽108内的部分，如图1D中所示。特定来说，可通过常规技术移除第一导电材料114、阻隔材料116和第二导电材料118中的每一个的上部部分，从而在存取线沟槽108内形成栅极结构120。栅极结构120包含第一导电材料114、阻隔材料116和第二导电材料118的保留于存取线沟槽108中的凹入部分。在移除动作之后，第一导电材料114、阻隔材料116和第二导电材料118中的每一个可部分地填充存取线沟槽108，其中第一绝缘材料110和第二绝缘材料112(例如，栅极介电材料)中的至少一个(例如，这两个)的侧壁的一部分沿着存取线沟槽108的被暴露的侧表面108b延伸。仅借助于实例，可进行一或多个干式蚀刻动作以使第一导电材料114、阻隔材料116和第二导电材料118的部分凹进于存取线沟槽108中。移除动作可取决于所使用的蚀刻化学方法和蚀刻条件而产生反应性物种。举例来说，如果使用基于氯或基于氟的蚀刻化学物质使第一导电材料114、阻隔材料116和第二导电材料118凹进，那么反应性物种可包含氯离子或氟离子。此外，阻隔材料116可被定位且配置成使用阻隔材料116制止反应性物种(例如离子(例如，氯、氟)在第二导电材料118与第一绝缘材料110之间的移动，使得第一绝缘材料110在第二导电材料118的沉积动作和移除动作期间保持基本上不含反应性物种。

参考图1E，导电结构122(例如，导电插塞)可形成于存取线沟槽108的剩余(例如，未填充)部分(图1D)内。如图1E中所示，导电结构122可形成于存取线沟槽108内的第一导电材料114、阻隔材料116和第二导电材料118中的每一个的部分(例如，上方)上并且可从存取线沟槽108内的第一绝缘材料110的相对侧表面并且在所述相对侧表面之间水平延伸。导电结构122也可覆在第二绝缘材料112的上表面上面。导电结构122可通过常规技术形成。

导电结构122可以由至少一种导电材料形成并且包含至少一种导电材料，例如金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物和经导电掺杂的半导体材料中的一或多个。借助于非限制性实例，导电结构122可以由以下中的一或多个形成并且包含以下中的一或多个：钨(W)、氮化钨(WN

参考图1F，可使用一或多个常规材料移除过程(例如，借助于研磨平坦化动作，例如化学机械平坦化(CMP)动作)移除导电结构122的竖直延伸到超过由第二绝缘材料112的上表面界定的水平面的部分，以形成存取线沟槽108内的导电结构122并且暴露第二绝缘材料112的上表面。导电结构122的上表面可与第二绝缘材料112的上表面大体上共面。在一些实施例中，在移除动作中基本不移除第二绝缘材料112。在其它实施例中，可在移除动作中移除第二绝缘材料112的部分(例如，上部部分、基本上所有部分)。

如图1F中所示，包含第一导电材料114、阻隔材料116和第二导电材料118的存取线结构100为包含存取线结构100的电子装置提供改进的行锤击特性。不受任何理论限制，人们认为，阻隔材料116用以阻障(例如，禁止、阻止)反应性物种穿过第一导电材料114并进入第一绝缘材料110和/或基底材料102的非所要扩散。不受任何理论限制，人们认为，阻隔材料116通过降低电子装置经历相邻存取线结构100之间的非所要泄漏的可能性来改进所述电子装置的“行锤击”特性。出乎意料且令人惊讶的是，存取线结构100中的阻隔材料116在阻隔材料116的例如约

因此，公开包括具有存取线的存储器阵列的设备。存取线中的每一个包括与基底材料的底表面和侧壁相邻的绝缘材料、与绝缘材料相邻的第一导电材料、与第一导电材料相邻的第二导电材料，以及介于第一导电材料和第二导电材料之间的阻隔材料。阻隔材料被构造成抑止反应性物种从第二导电材料迁移。

可在形成设备的额外方法中采用上文参考图1A到1F所描述的方法的方面(例如，处理动作和结构)，以促进与常规方法和常规设备相比的一或多个益处(例如，通过先前参考图1A到1F描述的方法实现的益处中的至少一些，和/或额外益处)。举例来说，与包含字线结构的多个常规电子装置相比，包含第一导电材料114、阻隔材料116和第二导电材料118的存取线结构100为包含存取线结构100的电子装置提供改进的行锤击特性，这是由于阻隔材料116可阻障(例如，禁止、阻止)反应性物种例如穿过第一导电材料114并进入第一绝缘材料110和/或基底材料102的非所要扩散，并且通过降低包含存取线结构100的电子装置经历相邻存取线结构100之间的非所要泄漏的可能性来改进存储器装置的“行锤击”特性。此外，本公开的方法可减少或消除用于形成可用于与存取线结构100类似的操作的多个常规设备的过程动作。通过在单个室内使用单个沉积动作，与常规字线结构相比利用较少过程动作形成根据本公开的实施例的存取线结构100。

因此，还公开一种形成设备的方法。所述方法包括形成处于基底材料中的沟槽内并与基底材料中的沟槽相邻的至少一种绝缘材料；形成与至少一种绝缘材料的暴露表面相邻的第一导电材料；形成与第一导电材料相邻的阻隔材料；和形成与阻隔材料相邻的第二导电材料。阻隔材料被配制成减少反应性物种从第二导电材料并进入至少一种绝缘材料的扩散。

可对存取线结构100进行额外过程动作以形成如图2所示的包含一或多个存取线结构100和额外组件的微电子装置200(例如，设备)。所述过程动作可通过常规技术进行。微电子装置200包含漏极区106、作用区域104内的源极区226、介电材料230、接触材料234、隔离沟槽236和另一介电材料238。微电子装置200还包含栅极结构120、至少一个数据线232(例如，位线)和至少一个存储器单元(未示出)。每一存储器单元耦合到相关联栅极结构120(例如，存取线、字线)和相关联数据线232。包含接触材料234的数字线接触部(未示出)竖直延伸到数据线232以允许与包含存取线结构100的微电子装置200的更多远端组件电连通。由接触材料234形成的接触部与漏极区106电连通。介电材料230可与其中包含导电结构122、第一绝缘材料110、第二绝缘材料112、第一导电材料114、阻隔材料116和第二导电材料118的存取线沟槽108的至少一部分相邻(例如，覆在上面)。此外，如图2所示，接触材料234和数据线232可通过介电材料230与彼此间隔开。

隔离沟槽236为基底材料102的作用区域104提供浅沟槽隔离(STI)。隔离沟槽236可由基底材料102的侧壁界定。隔离沟槽236可例如在隔离沟槽236的底部部分地填充有另一介电材料238。所述另一介电材料238可包含但不限于氧化物(例如，二氧化硅(SiO

微电子装置200还包含作用区域104，其可相对于存取线沟槽108内的字线(例如，栅极结构120)与隔离沟槽236内的数据线232的对准成角度地(例如，在约四十五度的角度下)对准。在作用区域104中，一对存取线沟槽108可使源极区226与漏极区106隔开，其中漏极区106安置到源极区226的任一侧。源极区226和漏极区106可由基底材料102的靠近基底材料102的上表面的经掺杂区域界定。举例来说，源极区226和漏极区106可掺杂有n型掺杂剂或p型掺杂剂。源极区226和漏极区106可通过常规技术形成。每一字线(例如，栅极结构120)通过栅极介电材料(例如，第一绝缘材料110和/或第二绝缘材料112)与阵列(例如，存储器阵列)的源极区226和漏极区106隔离。在一些实施例中，微电子装置200是动态随机存取存储器(DRAM)装置。

因此，公开包括存取线的存储器装置。存取线中的每一个包括与基底材料的底表面和侧壁相邻的绝缘材料、与绝缘材料相邻的第一导电材料、与第一导电材料相邻的第二导电材料，以及介于第一导电材料和第二导电材料之间的阻隔材料。阻隔材料被构造成抑止反应性物种从第二导电材料迁移。

图3说明根据本公开的实施例的存储器装置300(例如，DRAM装置)的功能框图。存储器装置300可包含例如本文中先前所描述的存取线结构100的实施例。如图3中所示，存储器装置300可包含存储器单元302、数字线304、字线306、行解码器308、列解码器310、存储器控制器312、感测装置314和输入/输出装置316。

存储器装置300的存储器单元302可编程为至少两个不同逻辑状态(例如，逻辑0和逻辑1)。根据本公开的实施例的存取线结构100可包含在存储器装置300的存储器单元302中。每一存储器单元302可单独地包含存储节点结构和晶体管。存储节点结构存储表示存储器单元302的可编程逻辑状态的电荷(例如，带电荷的电容器可表示第一逻辑状态，例如逻辑1；且不带电荷的电容器可表示第二逻辑状态，例如逻辑0)。晶体管响应于最小阈值电压施加到其半导电沟道以用于存储节点结构上的操作(例如，读取、写入、重写)而准予存取电容器。

数字线304借助于存储器单元302的晶体管连接到存储器单元302的存储节点结构。字线306垂直于数字线304延伸，并且连接到存储器单元302的晶体管的栅极。可通过激活适当的数字线304和字线306，在存储器单元302上执行操作。激活数字线304或字线306可包含将电压电势施加到数字线304或字线306。存储器单元302的每一列可单独地连接到数字线304中的一个，且存储器单元302的每一行可单独地连接到字线306中的一个。个别存储器单元302可通过数字线304和字线306的交叉点(例如，十字交叉点)寻址和存取。

存储器控制器312可通过各种组件，包含行解码器308、列解码器310和感测装置314，控制存储器单元302的操作。存储器控制器312可产生引导到行解码器308以激活(例如，施加电压电势到)预先确定的字线306的行地址信号，并且可产生引导到列解码器310以激活(例如，施加电压电势到)预先确定的数字线304的列地址信号。存储器控制器312还可产生和控制在存储器装置300的操作期间采用的各种电压电势。一般来说，可调整(例如，改变)所施加电压的幅度、形状和/或持续时间，并且可针对存储器装置300的各种操作为不同的。

在存储器装置300的使用和操作期间，在经存取之后，存储器单元302可被感测装置314读取(例如，感测)。感测装置314可将适当数字线304的信号(例如，电压)与参考信号进行比较以便确定存储器单元302的逻辑状态。如果举例来说，数字线304具有高于参考电压的电压，那么感测装置314可确定存储器单元302的所存储逻辑状态是逻辑1，且反之亦然。感测装置314可包含晶体管和放大器以检测和放大信号的差(在所属领域中通常被称为“锁存”)。存储器单元302的所检测到的逻辑状态可通过列解码器310输出到输入/输出装置316。另外，可通过类似地激活存储器装置300的适当字线306和适当数字线304来设置(例如，写入)存储器单元302。通过在激活字线306时控制数字线304，可设置存储器单元302(例如，逻辑值可存储于存储器单元302中)。列解码器310可接受来自输入/输出装置316的数据以写入到存储器单元302。此外，也可通过读取存储器单元302来刷新(例如，重新充电)存储器单元302。读取操作将存储器单元302的内容置于适当的数字线304上，接着通过感测装置314将所述数字线304上拉到满电平(例如，完全充电或放电)。当与存储器单元302相关联的字线306被解除激活时，与字线306相关联的行中的所有存储器单元302恢复到完全充电或放电。

根据本公开的实施例的包含存取线结构100和并入有所述存取线结构100的微电子装置(例如，存储器装置300)的设备可用于本公开的电子系统的实施例中。举例来说，图4是根据本公开的实施例的说明性电子系统400的框图。电子系统400可包括例如以下中的一或多个：计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、支持Wi-Fi或蜂窝的平板计算机(例如

因此，根据本公开的实施例的电子系统包括输入装置、输出装置、以可操作方式耦合到输入装置和输出装置的处理器装置，以及以可操作方式耦合到处理器装置并且包括存储器单元的存储器装置。存储器单元中的一或多个包括与基底材料的底表面和侧壁相邻的一或多种绝缘材料、覆在一或多种绝缘材料上面的第一导电材料、覆在第一导电材料上面的阻隔材料以及覆在阻隔材料上面的第二导电材料，所述阻隔材料被配制成阻止反应性物种从第二导电材料扩散。

以下实例用以更详细地解释本公开的实施例。此实例不应理解为关于本公开的范围为穷尽性的或排它性的。

实例1

如上文针对图1A-1F所描述来制备类似于图1F中示出的那些存取线结构的存取线结构。存取线结构的样本包含导电材料(例如，氮化钛)的两个部分和介于导电材料的两个部分之间的阻隔材料(例如，氮化硅)。制备具有定位于氮化钛的两个部分之间的不同厚度的氮化硅的三(3)个样本。在沉积室中在大于约600℃的温度下使用单个连续ALD过程，使用DCS作为硅前体并使用氨作为氮前体来制备三个样本。制备第一样本，其中使用氮化硅的三(3)个沉积循环(例如，循环计数)形成约

为了比较，如上文所描述地制备对照样本，不同之处在于形成单个氮化钛材料，而不沉积氮化硅。因此，在对照样本中不存在氮化硅。

通过常规技术确定样本的行锤击性质。如图5中所示，在氮化钛的两个部分之间包含氮化硅的样本的行锤击性能展现改进的行锤击性能且不会降低刷新性质。图5示出由行锤击测试所导致的失效位的数目，其随由刷新测试所导致的失效位的数目而变。在行锤击测试中，侵略存取线(例如，字线)被反复地激活和解除激活5000次。由行锤击测试所导致的失效位耦合到与侵略存取线相邻的受害存取线。刷新测试包含以80毫秒的循环执行的操作。使用三(3)个沉积循环(在图5中标记为TiSiN 3cycle)、十(10)个循环(在图5中标记为TiSiN 10cycle)和十五(15)个循环(在图5中标记为TiSiN 15cycle)制备包含根据本公开的实施例的存取线结构的样本。对照样本(在图5中标记为单个TiN样本)不包含氮化硅。如图5中所示，与对照存取线结构(单个TiN样本)相比，包含氮化硅的样本(TiSiN 3cycle、TiSiN 10cycle、TiSiN 15cycle)在基本不影响刷新速率的情况下展现较低行锤击性能。

此外，使用三(3)个沉积循环(TiSiN 3cycle)制备的样本与两个剩余的样本(TiSiN10cycle、TiSiN 15cycle)相比展现改进的(例如，较低)行锤击性能且不会显著影响电阻。因此，确定即使最小量的氮化硅位于氮化钛的两个部分之间仍会产生改进的行锤击性能。然而，意外地发现，包含低于约

本公开的方法、设备、装置(例如，存储器装置，例如DRAM装置)和电子系统与常规方法、常规设备、常规装置和常规电子系统相比可有助于以下中的一或多个：性能提高、效率提高、可靠性提高和耐久性增加。

可以如下文所阐述但不限于如下文所阐述的方式进一步表征本公开的实施例。

实施例1：一种设备，其包括：存储器阵列，其包括存取线，所述存取线中的每一个包括：绝缘材料，其与基底材料的底表面和侧壁相邻；第一导电材料，其与所述绝缘材料相邻；第二导电材料，其与所述第一导电材料相邻；和阻隔材料，其介于所述第一导电材料和所述第二导电材料之间，所述阻隔材料被构造成抑止反应性物种从所述第二导电材料迁移。

实施例2：根据实施例1所述的设备，其中所述第一导电材料包括第一金属氮化物材料且所述第二导电材料包括第二金属氮化物材料。

实施例3：根据实施例2所述的设备，其中所述第一金属氮化物材料和所述第二金属氮化物材料中的每一个包括氮化钛，且所述阻隔材料被构造成抑止氯从所述第二金属氮化物材料迁移。

实施例4：根据实施例1到3中任一实施例所述的设备，其中所述第一导电材料包括氮化钛且所述第二导电材料包括钨，所述阻隔材料被构造成抑止氟从所述钨迁移。

实施例5：根据实施例1到4中任一实施例所述的设备，其中所述阻隔材料与所述第一导电材料的上表面和侧壁直接相邻，且所述第二导电材料与所述阻隔材料的上表面和侧壁直接相邻。

实施例6：根据实施例1到5中任一实施例所述的设备，其中所述第一导电材料的平均厚度相对小于所述第二导电材料的平均厚度，且所述阻隔材料的平均厚度相对小于所述第一导电材料的平均厚度。

实施例7：根据实施例1到6中任一实施例所述的设备，其中所述绝缘材料上的所述第一导电材料包括沿着其长度的均匀厚度。

实施例8：根据实施例1到7中任一实施例所述的设备，其中所述阻隔材料包括沿着其长度的均匀厚度。

实施例9：根据实施例1到8中任一实施例所述的设备，其中所述阻隔材料包括氮化硅、氮化硼、氮化锗、氮化铝、氮氧化硅、氮氧化硼、氮氧化锗、氮氧化铝或碳氮化硅中的至少一个。

实施例10：根据实施例1到9中任一实施例所述的设备，其中所述阻隔材料包括介于约

实施例11：一种形成设备的方法，其包括：形成处于基底材料中的沟槽内并且与基底材料中的沟槽相邻的至少一种绝缘材料；形成与至少一种绝缘材料的暴露表面相邻的第一导电材料；形成与所述第一导电材料相邻的阻隔材料；和形成与所述阻隔材料相邻的第二导电材料，其中所述阻隔材料被配制成减少反应性物种从所述第二导电材料并进入所述至少一种绝缘材料的扩散。

实施例12：根据实施例11所述的方法，其另外包括：移除所述第一导电材料、所述阻隔材料和所述第二导电材料中的每一个的部分以使所述第一导电材料、所述阻隔材料和所述第二导电材料凹进于所述沟槽内，其中所述阻隔材料被配制成减少在移除所述第二导电材料期间产生的反应性物种的扩散。

实施例13：根据实施例12所述的方法，其另外包括在所述沟槽内和所述凹进的第一导电材料、所述凹进的阻隔材料和所述凹进的第二导电材料上方形成导电结构，其中所述导电结构包括金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物或经导电掺杂的半导体材料中的至少一个。

实施例14：根据实施例11到13中任一实施例所述的方法，其中：形成所述第一导电材料包括使用第一共形沉积过程形成金属氮化物材料；形成所述阻隔材料包括使用第二共形沉积过程形成氮化硅材料；且形成所述第二导电材料包括使用第三共形沉积过程形成第二金属氮化物材料，所述第一共形沉积过程、所述第二共形沉积过程和所述第三共形沉积过程中的一或多个包括原位共形沉积过程。

实施例15：根据实施例11到14中任一实施例所述的方法，其中形成所述第一导电材料、所述阻隔材料和所述第二导电材料中的每一个包括在同一沉积室中使用单个连续ALD过程或单个连续CVD过程沉积所述第一导电材料、所述阻隔材料和所述第二导电材料中的每一个。

实施例16：根据实施例11到15中任一实施例所述的方法，其中形成所述阻隔材料包括形成介于约

实施例17：根据实施例11到16中任一实施例所述的方法，其中形成与所述阻隔材料相邻的所述第二导电材料包括使用ALD过程、CVD过程、PVD过程、单晶片过程、熔炉过程或其组合在所述阻隔材料的上表面和侧壁上方沉积金属氮化物材料。

实施例18：根据实施例17所述的方法，其中在所述阻隔材料的所述上表面和侧壁上方沉积所述金属氮化物材料包括在氮化硅材料的所述上表面和侧壁上沉积氮化钛材料。

实施例19：根据实施例11到18中任一实施例所述的方法，其中形成所述阻隔材料包括共形地形成在两种金属氮化物材料之间具有非晶型结构的氮化硅材料，所述两种金属氮化物材料中的每一种在与所述阻隔材料的晶粒边界处具有柱状晶粒结构。

实施例20：一种电子系统，其包括：输入装置；输出装置；处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；和存储器装置，其以可操作方式耦合到所述处理器装置并且包括存储器单元，所述存储器单元中的一或多个包括：一或多种绝缘材料，其与基底材料的底表面和侧壁相邻；第一导电材料，其覆在所述一或多种绝缘材料上面；阻隔材料，其覆在所述第一导电材料上面；和第二导电材料，其覆在所述阻隔材料上面，所述阻隔材料被配制成阻止反应性物种从所述第二导电材料扩散。

实施例21：根据实施例20所述的电子系统，其另外包括：栅极结构，其处于沟槽中并且竖直覆在所述基底材料上面；和栅极介电材料，其介于所述栅极结构和所述基底材料之间，所述栅极介电材料包括所述一或多种绝缘材料的至少一部分。

实施例22：根据实施例20或实施例21所述的电子系统，其中所述第一导电材料包括氮化钛，且所述第二导电材料包括氮化钛、钨或氮化钨。

实施例23：根据实施例20到22所述的电子系统，其中所述第一导电材料和所述第二导电材料中的每一个包括氮化钛，且所述阻隔材料包括氮化硅。

实施例24：根据实施例20到23所述的电子系统，其中所述阻隔材料在至少三个侧部上大体环绕所述第一导电材料。

实施例25：根据实施例20到24所述的电子系统，其中：所述第一导电材料和所述第二导电材料中的每一个包括晶体氮化钛材料；且所述阻隔材料包括介于所述第一导电材料和所述第二导电材料之间的非晶型氮化硅材料。

实施例26：根据实施例20到25所述的电子系统，其中：所述第一导电材料包括介于约

虽然本公开易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本公开不旨在限于所公开的特定形式。而是，本公开涵盖落入由所附权利要求和其合法等同物所定义的本公开的范围内的所有修改、等效物和替代方案。