全耗尽绝缘体上硅的背栅电压偏置电路

技术领域

本发明涉及集成电路设计领域，特别是涉及一种全耗尽绝缘体上硅的背栅电压偏置电路。

背景技术

全耗尽绝缘体上硅(Fully Depleted Silicon On Insulator，FDSOI)区别于传统的体硅工艺不再存在与有源区接触的阱结构，但存在绝缘体下的背栅端。背栅与体硅工艺中的体区拥有相似的电学性质，但体硅工艺中需要将体区电压反偏避免阱的正向导通，因而限制了体区在体硅工艺中的应用。

由于全耗尽绝缘体上硅(FDSOI)自身结构的特殊性，中性体区不再存在，因而体区电位不被接出，取而代之的是没有闩锁风险的背栅电位。近年来随着半导体工艺制程的升级，全耗尽绝缘体上硅由于其出色的性能被认为是当前主流的FinFET(Fin Field-EffectTransistor，鳍式场效应晶体管)工艺有力竞争者。全耗尽绝缘体上硅(FDSOI)除了各种优异的性能被人认识到以外，它还提供了背栅调制的能力，即在正向背栅偏置时器件工作速度加快，在反向背栅偏置时器件漏电减少。但在实际工程运用中，由于晶体管背栅电压在电路各处要求不同，而产生多偏置点的电压十分复杂并且需要极大的面积代价，因此在电路设计中往往难以给出需要的背栅电压。因此，目前成功运用背栅控制的电路大多是基于小规模的控制或大规模整体背栅控制。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种全耗尽绝缘体上硅的背栅电压偏置电路，用于解决现有技术中背栅控制电路复杂、难以实现大规模等问题。

为实现上述目的及其他相关目的，本发明提供一种全耗尽绝缘体上硅的背栅电压偏置电路，所述全耗尽绝缘体上硅的背栅电压偏置电路至少包括：

电流源，用于提供源电流；

电流镜，输入端连接所述电流源，用于镜像所述源电流；

负载晶体管，源极连接电源电压，漏极连接所述电流镜的输出端，栅极及背栅连接所述负载晶体管的漏极并产生背栅偏置电压；

其中，所述负载晶体管为P型全耗尽绝缘体上硅晶体管。

可选地，所述全耗尽绝缘体上硅的背栅电压偏置电路还包括连接于所述负载晶体管的漏极和背栅之间的逻辑运算模块，所述逻辑运算模块的输入端连接所述负载晶体管的漏极，输出端连接所述负载晶体管的背栅。

更可选地，所述逻辑运算模块包括运算放大模块、电压偏移模块及反相逻辑模块中的至少一个。

更可选地，所述电流源包括第一P型晶体管，所述第一P型晶体管的源极连接电源电压，栅极连接第一预设电压，漏极输出所述源电流。

更可选地，所述第一P型晶体管为全耗尽绝缘体上硅晶体管，所述第一P型晶体管的背栅连接电源电压或接地。

更可选地，所述电流镜包括第一N型晶体管及第二N型晶体管；所述第一N型晶体管的漏极连接所述电流源的输出端，栅极连接所述第一N型晶体管的漏极，源极接地；所述第二N型晶体管的漏极连接所述负载晶体管的漏极，栅极连接所述第一N型晶体管的栅极，源极接地。

更可选地，所述第一N型晶体管及所述第二N型晶体管为全耗尽绝缘体上硅晶体管，所述第一N型晶体管及所述第二N型晶体管的背栅连接电源电压或接地。

为实现上述目的及其他相关目的，本发明提供一种全耗尽绝缘体上硅的背栅电压偏置电路，所述全耗尽绝缘体上硅的背栅电压偏置电路至少包括：

电流沉，用于提供沉电流；

电流镜，输入端连接所述电流沉，用于镜像所述沉电流；

负载晶体管，源极接地，漏极连接所述电流镜的输出端，栅极及背栅连接所述负载晶体管的漏极并产生背栅偏置电压；

其中，所述负载晶体管为N型全耗尽绝缘体上硅晶体管。

可选地，所述全耗尽绝缘体上硅的背栅电压偏置电路还包括连接于所述负载晶体管的漏极和背栅之间的逻辑运算模块，所述逻辑运算模块的输入端连接所述负载晶体管的漏极，输出端连接所述负载晶体管的背栅。

更可选地，所述逻辑运算模块包括运算放大模块、电压偏移模块及反相逻辑模块中的至少一个。

更可选地，所述电流沉包括第三N型晶体管，所述第三N型晶体管的源极接地，栅极连接第二预设电压，漏极输出所述沉电流。

更可选地，所述第三N型晶体管为全耗尽绝缘体上硅晶体管，所述第三N型晶体管的背栅连接电源电压或接地。

更可选地，所述电流镜包括第二P型晶体管及第三P型晶体管；所述第二P型晶体管的漏极连接所述电流沉的输出端，栅极连接所述第二P型晶体管的漏极，源极连接电源电压；所述第三P型晶体管的漏极连接所述负载晶体管的漏极，栅极连接所述第二P型晶体管的栅极，源极连接电源电压。

更可选地，所述第二P型晶体管及所述第三P型晶体管为全耗尽绝缘体上硅晶体管，所述第二P型晶体管及所述第三P型晶体管的背栅连接电源电压或接地。

如上所述，本发明的全耗尽绝缘体上硅的背栅电压偏置电路，具有以下有益效果：

本发明的全耗尽绝缘体上硅的背栅电压偏置电路利用全耗尽绝缘体上硅(FDSOI)全介质隔离的特点，将背栅引入电路工作回路中，通过镜像电源的作用使得电路自适应的工作在饱和区并产生对应的背栅工作电压；由于电路的完全对称和背栅绝缘特性，可以使器件拥有工作在指定的宽长比的能力；本发明可以使电路设计者拥有改变已生成器件工作特性的方法，同时极大的解决了SOI体偏置电压设定复杂和代价高昂的问题。

附图说明

图1显示为本发明的全耗尽绝缘体上硅的背栅电压偏置电路的一种实现方式。

图2显示为本发明的全耗尽绝缘体上硅的背栅电压偏置电路的另一种实现方式。

图3显示为本发明的全耗尽绝缘体上硅的背栅电压偏置电路的又一种实现方式。

元件标号说明

1 全耗尽绝缘体上硅的背栅电压偏置电路

11a 电流源

12a 电流镜

13a 负载晶体管

11b 电流沉

12b 电流镜

13b 负载晶体管

14 逻辑运算模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种全耗尽绝缘体上硅的背栅电压偏置电路1，所述全耗尽绝缘体上硅的背栅电压偏置电路1包括：

电流源11a，电流镜12a及负载晶体管13a。

如图1所示，所述电流源11a(current source)用于提供源电流(或称为拉电流)。

具体地，在本实施例中，所述电流源11a包括第一P型晶体管PM1，所述第一P型晶体管PM1为全耗尽绝缘体上硅晶体管。所述第一P型晶体管PM1的源极连接电源电压Vdd，栅极连接第一预设电压Vs1，漏极输出所述源电流，背栅连接电源电压Vdd或接地Gnd。

需要说明的是，所述电流源11a可采用任意能产生源电流的电路结构，包括但不限于单管绝缘体上硅晶体管，可基于实际器件结构适应性调整连接关系，在此不一一赘述。

如图1所示，所述电流镜12a的输入端连接所述电流源11a，输出端连接所述负载晶体管13a，用于(等比例或设定比例)镜像所述源电流。

具体地，在本实施例中，所述电流镜12a包括第一N型晶体管NM1及第二N型晶体管NM2，所述第一N型晶体管NM1及所述第二N型晶体管NM2为全耗尽绝缘体上硅晶体管。所述第一N型晶体管NM1的漏极连接所述电流源11a的输出端，栅极连接所述第一N型晶体管NM1的漏极，源极接地Gnd，背栅接地Gnd；所述第二N型晶体管NM2的漏极连接所述负载晶体管13a的漏极，栅极连接所述第一N型晶体管NM1的栅极，源极接地Gnd，背栅接地Gnd。

需要说明的是，所述第一N型晶体管NM1及所述第二N型晶体管NM2的背栅也可以连接电源电压Vdd，可基于实际需要进行设定，不以本实施例为限。

需要说明的是，所述电流镜12a可采用任意能镜像电流的电路结构，包括但不限于绝缘体上硅晶体管，可基于实际器件结构适应性调整连接关系，在此不一一赘述。

如图1所示，所述负载晶体管13a连接所述电流镜12a的输出端，用于产生背栅偏置电压Vbias。

具体地，所述负载晶体管13a为P型全耗尽绝缘体上硅晶体管。在本实施例中，所述负载晶体管13a的源极连接电源电压Vdd，漏极连接所述电流镜12a的输出端，栅极及背栅连接所述负载晶体管13a的漏极并输出所述背栅偏置电压Vbias。

具体地，基于所述电流镜12a输出的电流，在所述负载晶体管13a的漏极产生设定电流下的所述背栅偏置电压Vbias。

同时，所述背栅偏置电压Vbias作用于所述负载晶体管13a的背栅，基于所述背栅偏置电压Vbias调节所述负载晶体管13a的宽长比，进而改变所述负载晶体管13a的工作特性，以在不替换器件的情况下获得不同的所述背栅偏置电压Vbias及电路性能。作为本发明的一种实现方式，通过所述背栅偏置电压Vbias的调节改变所述负载晶体管13a的宽长比(尺寸)，以进一步调整所述背栅偏置电压Vbias；作为本发明的另一种实现方式，当所述第一P型晶体管PM1的宽长比与所述负载晶体管13a的宽长比不匹配(假设所述第一P型晶体管PM1的宽长比大，所述负载晶体管13a的宽长比小)时，基于所述背栅偏置电压Vbias调整所述负载晶体管13a的宽长比(增大所述背栅偏置电压Vbias以增大所述负载晶体管13a的宽长比)，使得两个器件的宽长比匹配，提高电路性能。对于多偏置点的电压需求，无需复杂的电路结构，也不占用大量的版图面积，大大降低成本。

实施例二

如图2所示，本实施例提供一种全耗尽绝缘体上硅的背栅电压偏置电路1，与实施例一的不同之处在于，所述全耗尽绝缘体上硅的背栅电压偏置电路采用的器件类型与实施例一相反。

所述全耗尽绝缘体上硅的背栅电压偏置电路1包括电流沉11b，电流镜12b及负载晶体管13b。

如图2所示，所述电流沉11b(current sink)用于提供沉电流(或称为灌电流)。

具体地，在本实施例中，所述电流沉11b包括第三N型晶体管NM3，所述第三N型晶体管NM3为全耗尽绝缘体上硅晶体管。所述第三N型晶体管NM3的源极接地Gnd，栅极连接第二预设电压Vs2，漏极输出所述沉电流，背栅连接电源电压Vdd或接地Gnd。

如图2所示，所述电流镜12b的输入端连接所述电流沉11b，输出端连接所述负载晶体管13b，用于(等比例或设定比例)镜像所述沉电流。

具体地，在本实施例中，所述电流镜12b包括第二P型晶体管PM2及第三P型晶体管PM3，所述第二P型晶体管PM2及所述第三P型晶体管PM3为全耗尽绝缘体上硅晶体管。所述第二P型晶体管PM2的漏极连接所述电流沉11b的输出端，栅极连接所述第二P型晶体管PM2的漏极，源极连接电源电压Vdd，背栅连接电源电压Vdd；所述第三P型晶体管PM3的漏极连接所述负载晶体管13b的漏极，栅极连接所述第二P型晶体管PM2的栅极，源极连接电源电压Vdd，背栅连接电源电压Vdd。

需要说明的是，所述第二P型晶体管PM2及所述第三P型晶体管PM3的背栅也可以接地Gnd，可基于实际需要进行设定，不以本实施例为限。

如图2所示，所述负载晶体管13b连接所述电流镜12b的输出端，用于产生背栅偏置电压Vbias。

具体地，所述负载晶体管13b为N型全耗尽绝缘体上硅晶体管。在本实施例中，所述负载晶体管13b的源极接地Gnd，漏极连接所述电流镜12b的输出端，栅极及背栅连接所述负载晶体管13b的漏极并输出所述背栅偏置电压Vbias。

本实施例的全耗尽绝缘体上硅的背栅电压偏置电路的原理与实施例一相同，在此不一一赘述。

实施例三

如图3所示，本实施例提供一种全耗尽绝缘体上硅的背栅电压偏置电路1，与实施例一的不同之处在于，所述全耗尽绝缘体上硅的背栅电压偏置电路1还包括连接于所述负载晶体管13a的漏极和背栅之间的逻辑运算模块14。

具体地，所述逻辑运算模块14的输入端连接所述负载晶体管13a的漏极，输出端连接所述负载晶体管13a的背栅，用于将所述负载晶体管13a的漏极电压经过逻辑运算后输出至所述负载晶体管13a的背栅，以此调节所述负载晶体管13a的背栅并得到相应的所述背栅偏置电压Vbias。

需要说明的是，所述逻辑运算模块14包括任意一种或几种逻辑的组合，包括但不限于放大、反相、偏移(在所述负载晶体管13a的漏极电压上增加或减少设定量以实现偏移)。任意可实现对应逻辑的电路结构均适用本发明的逻辑运算模块14，包括但不限于运算放大模块、电压偏移模块及反相逻辑模块，在此不一一赘述。

需要说明的是，所述逻辑运算模块14也适用于实施例二，在此不一一赘述。

综上所述，本发明提供一种全耗尽绝缘体上硅的背栅电压偏置电路，包括：电流源，用于提供源电流；电流镜，输入端连接所述电流源，用于镜像所述源电流；负载晶体管，源极连接电源电压，漏极连接所述电流镜的输出端，栅极及背栅连接所述负载晶体管的漏极并产生背栅偏置电压；其中，所述负载晶体管为P型全耗尽绝缘体上硅晶体管。或包括：电流沉，用于提供沉电流；电流镜，输入端连接所述电流沉，用于镜像所述沉电流；负载晶体管，源极接地，漏极连接所述电流镜的输出端，栅极及背栅连接所述负载晶体管的漏极并产生背栅偏置电压；其中，所述负载晶体管为N型全耗尽绝缘体上硅晶体管。本发明的全耗尽绝缘体上硅的背栅电压偏置电路利用全耗尽绝缘体上硅(FDSOI)全介质隔离的特点，将背栅引入电路工作回路中，通过镜像电源的作用使得电路自适应的工作在饱和区并产生对应的背栅工作电压；由于电路的完全对称和背栅绝缘特性，可以使器件拥有工作在指定的宽长比的能力；本发明可以使电路设计者拥有改变已生成器件工作特性的方法，同时极大的解决了SOI体偏置电压设定复杂和代价高昂的问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。