半导体器件的制作方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种半导体器件的制作方法。

背景技术

为了不断提高存储器密度容量，并且缩小存储器关键尺寸具有一定物理限制，因此，很多存储器设计与生产厂商改变了传统的2D集成模式，采用三维堆叠技术提高NAND闪存存储器的存储密度。

在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成牺牲层和隔离层交替层叠的堆叠结构，并对堆叠结构刻蚀形成沟道(CH)，在沟道中形成存储结构后，在堆叠结构中形成栅极隔槽(GLS)，然后去除牺牲层以填充与存储结构接触的栅极。

随着垂直堆叠层数的逐渐增加，不仅难以保证堆叠结构的厚度精确性和均匀性，且高深宽比沟道的刻蚀难度也逐渐提升，从而易产生沟道扩孔(bowing)、歪斜(twisting)等问题。为了解决上述问题，现有技术中提出了双次堆叠技术(double stacking)，即分为两次沉积堆叠结构与沟道，由于每一次沉积的堆叠结构的层数相比于单次堆叠少，而且刻蚀沟道的深度较浅，从而有利于良率的提升。

目前对于堆叠式的存储器结构的制作工艺而言，沟道分为两步刻蚀完成，栅极隔槽都是采用一步刻蚀形成。然而，随着堆叠结构层数的增加，栅极隔槽过程中所使用的低频功率(Low frequency power)逐渐增加，导致刻蚀时间也逐渐延长，这对控制栅极隔槽的关键尺寸提出了挑战，也严重影响存储器件的电学性能。例如，在刻蚀过程中，低频功率提升会导致离子轰击能量提高，离子轰击能量过高会导致栅极隔槽扩孔(bowing)，栅极隔槽扩孔会挤压核心阵列区域中电子流通高速通道，增大其流通电阻，从而影响电学性能与读写速度。并且，栅极隔槽的扩孔可能会导致栅极隔槽中的导电通道(Source Line)直接与沟道导通，引起漏电问题。其次，后续导电通道的填充会在扩孔的多余区域形成空隙，这也会引起漏电等问题。

此外，对于高深宽比的深槽刻蚀而言，由于离子自身能量的衰减，以及受等离子刻蚀过程中的深槽底部电荷积累的影响，离子本身的能量和方向性都会变差。这将导致随机的横向刻蚀，深槽形貌出现系统性的扭曲，比如深槽刻蚀中出现的系统性形貌扭曲，这也严重影响器件的电学性能。

发明内容

本发明的主要目的在于提供一种半导体器件的制作方法，以解决现有技术中高深宽比的深槽刻蚀会导致器件的电学性能降低的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种半导体器件的制作方法，包括以下步骤：S1，提供表面具有第一堆叠结构的衬底，形成贯穿第一堆叠结构至衬底的多个第一沟道通孔，并在各第一沟道通孔中形成第一填充层；S2，形成贯穿第一堆叠结构至衬底的第一栅极隔槽，第一栅极隔槽位于相邻第一沟道通孔之间，并在第一栅极隔槽中形成第二填充层；S3，在第一堆叠结构上形成第二堆叠结构，形成贯穿第二堆叠结构至第一填充层的第二沟道通孔，去除第一填充层以使第二沟道通孔与第一沟道通孔连通；S4，形成贯穿第二堆叠结构至第二填充层的第二栅极隔槽，去除第二填充层以使第二栅极隔槽与第一栅极隔槽连通。

进一步地，在形成第一沟道通孔的步骤之后，步骤S1包括：在衬底上沉积第一介质材料，以使部分第一介质材料在第一沟道通孔中形成第一填充层，第一堆叠结构上的第一介质材料作为第一掩膜层，图形化第一掩膜层，以使第一掩膜层具有与预形成的第一栅极隔槽对应的第一镂空区域。

进一步地，步骤S2包括：通过第一镂空区域刻蚀第一堆叠结构，以形成第一栅极隔槽；在衬底上沉积第二介质材料，以使至少部分第二介质材料填充于第一栅极隔槽中形成第二填充层；去除第一掩膜层。

进一步地，形成第二栅极隔槽的步骤包括：在第二堆叠结构远离衬底的一侧形成第二掩膜层，并将第二掩膜层图形化，以使第二掩膜层具有与预形成的第二栅极隔槽对应的第二镂空区域；通过第二镂空区域刻蚀第二堆叠结构，以形成第二栅极隔槽。

进一步地，形成第二掩膜层的材料与形成第二填充层的材料相同，在同一刻蚀工艺中去除第二掩膜层和第二填充层，以使第二栅极隔槽与第一栅极隔槽连通。

进一步地，形成第二掩膜层的材料与形成第二填充层的材料均为碳。

进一步地，半导体器件为三维NAND存储器。

进一步地，第二沟道通孔与第一沟道通孔连通形成贯穿沟道孔，在形成第二栅极隔槽的步骤之前，制作方法还包括在在贯穿沟道孔中形成存储结构的步骤。

进一步地，第一堆叠结构包括沿远离衬底的方向交替层叠的第一牺牲层和第一隔离层；第二堆叠结构包括沿远离衬底的方向交替层叠的第二牺牲层和第二隔离层。

进一步地，在将第二栅极隔槽与第一栅极隔槽连通的步骤之后，制作方法还包括以下步骤：置换第一牺牲层和第二牺牲层为栅极层。

应用本发明的技术方案，提供了一种半导体器件的制作方法，该制作方法中先提供表面具有第一堆叠结构的衬底，在第一堆叠结构中形成贯穿至衬底的多个第一沟道通孔，并在各第一沟道通孔中形成第一填充层，在位于相邻第一沟道通孔之间的第一堆叠结构中形成第一栅极隔槽，以使第一栅极隔槽贯穿至衬底，并在第一栅极隔槽中形成第二填充层，然后在第一堆叠结构上形成第二堆叠结构，并在第二堆叠结构中形成贯穿至第一填充层的第二沟道通孔，去除第一填充层以使第二沟道通孔与第一沟道通孔连通，在第二堆叠结构中形成贯穿至第二填充层的第二栅极隔槽，去除第二填充层以使第二栅极隔槽与第一栅极隔槽连通，从而通过将栅极隔槽分成两步进行刻蚀，降低了深槽刻蚀深宽比，进而降低深槽刻蚀难度，能够在同样刻蚀条件下完成质量更高的深槽刻蚀。并且，上述栅极隔槽的分步刻蚀能够更好地控制刻蚀关键尺寸，保证了器件的电学性能。例如，避免在刻蚀过程中栅极隔槽的尺寸被扩大的现象(bowing)，更小的深槽尺寸使得相邻凹槽之间不易贯通，从而保证了器件的电学性能。此外，上述制作方法中分别将第一沟道通孔与第二沟道通孔对准，并将第一栅极隔槽与第二栅极隔槽对准，能够进一步增大栅极隔槽(GLS)和沟道(CH)的密度，从而有利于器件尺寸的缩小。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施方式所提供的半导体器件的制作方法中，在第一堆叠结构中形成贯穿至衬底的多个第一沟道通孔后的基体剖面结构示意图；

图2示出了在图1所示的各第一沟道通孔中形成第一填充层后的基体剖面结构示意图；

图3示出了在图2所示的位于相邻第一沟道通孔之间的第一堆叠结构中形成第一栅极隔槽后的基体剖面结构示意图；

图4示出了在图3所示的第一栅极隔槽中形成第二填充层后的基体剖面结构示意图；

图5示出了在图4所示的第一堆叠结构上形成第二堆叠结构并在第二堆叠结构中形成贯穿至第一填充层的第二沟道通孔后的基体剖面结构示意图；

图6示出了在图5所示的第一堆叠结构上形成第二堆叠结构并在第二堆叠结构中形成贯穿至第一填充层的第二沟道通孔后的基体剖面结构示意图，其中，第一填充层被去除以使第二沟道通孔与第一沟道通孔连通；以及

图7示出了在图6所示的第二堆叠结构中形成贯穿至第二填充层的第二栅极隔槽后的基体剖面结构示意图。

其中，上述附图包括以下附图标记：

100、衬底；10、第一堆叠结构；110、第一牺牲层；120、第一隔离层；210、第一沟道通孔；211、凹槽；220、第二沟道通孔；310、第一填充层；320、第一掩膜层；330、第二填充层；410、第一栅极隔槽；420、第二栅极隔槽；50、外延层；60、第二堆叠结构；610、第二牺牲层；620、第二隔离层；70、存储结构。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，对于高深宽比的深槽刻蚀而言，由于离子自身能量的衰减，以及受等离子刻蚀过程中的深槽底部电荷积累的影响，离子本身的能量和方向性都会变差。这将导致随机的横向刻蚀，深槽形貌出现系统性的扭曲，比如深槽刻蚀中出现的系统性形貌扭曲，这也严重影响器件的电学性能。

本发明的发明人针对上述问题进行研究，提出了一种半导体器件的制作方法，如图1至图7所示，包括以下步骤：

S1，提供表面具有第一堆叠结构10的衬底100，形成贯穿第一堆叠结构10至衬底100的多个第一沟道通孔210，并在各第一沟道通孔210中形成第一填充层310；

S2，形成贯穿第一堆叠结构10至衬底100的第一栅极隔槽410，第一栅极隔槽410位于相邻第一沟道通孔210之间，并在第一栅极隔槽410中形成第二填充层330；

S3，在第一堆叠结构10上形成第二堆叠结构60，形成贯穿第二堆叠结构60至第一填充层310的第二沟道通孔220，去除第一填充层310以使第二沟道通孔220与第一沟道通孔210连通；

S4，形成贯穿第二堆叠结构60至第二填充层330的第二栅极隔槽420，去除第二填充层330以使第二栅极隔槽420与第一栅极隔槽410连通。

采用本发明的上述制作方法，通过将栅极隔槽分成两步进行刻蚀，降低了深槽刻蚀深宽比，进而降低深槽刻蚀难度，能够在同样刻蚀条件下完成质量更高的深槽刻蚀。并且，上述栅极隔槽的分步刻蚀能够更好地控制刻蚀关键尺寸，保证了器件的电学性能。例如，避免在刻蚀过程中栅极隔槽的尺寸被扩大的现象(bowing)，更小的深槽尺寸使得相邻凹槽之间不易贯通，从而保证了器件的电学性能。此外，上述制作方法中分别将第一沟道通孔与第二沟道通孔对准，并将第一栅极隔槽与第二栅极隔槽对准，能够进一步增大栅极隔槽(GLS)和沟道(CH)的密度，从而有利于器件尺寸的缩小。

下面将结合附图更详细地描述根据本发明提供的半导体器件的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，执行步骤S1：提供表面具有第一堆叠结构10的衬底100，形成贯穿第一堆叠结构10至衬底100的多个第一沟道通孔210，并在各第一沟道通孔210中形成第一填充层310，如图1和图2所示。

上述衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，上述衬底100为P型Si衬底。

本发明上述半导体器件的制作方法可以用于不同半导体器件的制作工艺中，如上述半导体器件可以为三维NAND存储器，此时，上述步骤S1中的第一堆叠结构10可以由第一牺牲层110和第一隔离层120堆叠而成，如图1所示，通过本发明上述半导体器件的制作方法形成位于第一堆叠结构10中的第一沟道通孔210，第一沟道通孔210用于形成存储结构，上述第一牺牲层110需要在后续制作工艺中被去除，并在去除第一牺牲层110的区域形成与存储结构接触的栅极结构。

在上述步骤S1中，第一隔离层120和第一牺牲层110可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述第一牺牲层110和上述第一隔离层120的层数，上述第一隔离层120可以为SiO

在上述步骤S1中，可以通过一步刻蚀工艺，先后形成贯穿第一堆叠结构10的第一沟道通孔210以及位于衬底100中并与上述第一沟道通孔210连通的凹槽211，当上述衬底100为硅衬底时，上述凹槽211可以为硅槽；此时，在沉积形成上述第一填充层310之前，先在凹槽211表面进行选择性外延生长，以在第一沟道通孔210底部和凹槽211中形成外延层50。

在一种优选的实施方式中，在形成上述第一沟道通孔210的步骤之后，上述步骤S1包括：在衬底100上沉积第一介质材料，以使部分第一介质材料在第一沟道通孔210中形成第一填充层310，第一堆叠结构上的第一介质材料作为第一掩膜层，图形化第一掩膜层320，以使第一掩膜层320具有与预形成的第一栅极隔槽410对应的第一镂空区域。

在上述优选的实施方式中，第一介质材料可以为碳，但并不局限于上述的种类，本领域技术人员可以根据现有技术对上述第一介质材料的种类进行合理选取。

在上述优选的实施方式中，第一掩膜层320也可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据现有技术对上述第一掩膜层320的材料进行合理选取，并且，可以采用现有技术中常规的光刻工艺将第一掩膜层320图形化，在此不再赘述。

更为优选地，形成上述第一掩膜层320的材料与第一介质材料相同，通过采用与第一掩膜层320相同的材料形成填充于第一沟道通孔210中的上述第一填充层310，不仅能够使第一填充层310和第一掩膜层320在同一沉积工艺中形成，还能够省去现有技术中对形成第一填充层310后多余的第一介质材料进行平坦化处理的步骤，此外，在后续形成第一栅极隔槽410以及第二填充层330的步骤之后，还能够通过同一刻蚀工艺将上述第一掩膜层320和上述第一填充层310去除，从而简化了工艺流程，缩短了工艺时间，提高了工艺效率。

在形成第一沟道通孔210并填充第一填充层310之后，执行步骤S2：形成贯穿第一堆叠结构10至衬底100的第一栅极隔槽410，第一栅极隔槽410位于相邻第一沟道通孔210之间，并在第一栅极隔槽410中形成第二填充层330，如图3和图4所示。

在上述步骤S2中，通过第一镂空区域刻蚀第一堆叠结构10，以形成第一栅极隔槽410，在衬底100上沉积第二介质材料，以使至少部分第二介质材料填充于第一栅极隔槽410中形成第二填充层330，然后去除第一掩膜层320。当形成上述第一掩膜层320的材料与形成第一填充层310的第一介质材料相同时，通过同一刻蚀工艺就可以将上述第一掩膜层320和上述第一填充层310去除，从而简化了工艺流程，缩短了工艺时间，提高了工艺效率。

在上述优选的实施方式中，第二填充层330也可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。形成上述第二填充层330的第二介质材料可以为碳，但并不局限于上述的种类，本领域技术人员可以根据现有技术对上述第一介质材料的种类进行合理选取。

在形成第一栅极隔槽410以及第二填充层330的步骤之后，执行步骤S3：在第一堆叠结构10上形成第二堆叠结构60，形成贯穿第二堆叠结构60至第一填充层310的第二沟道通孔220，去除第一填充层310以使第二沟道通孔220与第一沟道通孔210连通，如图5和图6所示。

在一种优选的实施方式中，上述第二堆叠结构60包括沿远离衬底100的方向交替层叠的第二牺牲层610和第二隔离层620。

上述制作方法形成的半导体器件可以为三维NAND存储器，此时，上述步骤S3中的第二堆叠结构60可以由第二牺牲层610和第二隔离层620堆叠而成，如图5所示，形成位于第二堆叠结构60中的第二沟道通孔220，第二沟道通孔220同样用于形成存储结构，且上述第二牺牲层610也需要在后续制作工艺中被去除，并在去除第二牺牲层610的区域形成与存储结构接触的栅极结构。

在上述步骤S1中，第二牺牲层610和第二隔离层620也可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述第二牺牲层610和上述第二隔离层620的层数，上述第二隔离层620可以为SiO

在去除第一填充层310的步骤中，当形成上述第一掩膜层320的材料与形成第一填充层310的第一介质材料相同时，通过同一刻蚀工艺可以将上述第一掩膜层320和上述第一填充层310去除，从而简化了工艺流程，缩短了工艺时间，提高了工艺效率。

上述第二沟道通孔220与上述第一沟道通孔210连通形成贯穿沟道孔，为了制作得到三维NAND存储器，本发明的上述制作方法还可以包括以下步骤：在在贯穿沟道孔中形成存储结构70。

在一种优选的实施方式中，形成上述存储结构70的步骤包括：在贯穿沟道孔的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层、隧穿层和沟道层。

上述存储结构70还可以包括填充于贯穿沟道孔中的介电填充层，介电填充层位于沟道层远离隧穿层的一侧。

本领域技术人员可以根据现有技术对存储结构70中上述各功能层材料进行合理选取，如电荷阻挡层的材料可以为SiO

在将第二沟道通孔220与第一沟道通孔210连通之后，执行步骤S4：形成贯穿第二堆叠结构60至第二填充层330的第二栅极隔槽420，去除第二填充层330以使第二栅极隔槽420与第一栅极隔槽410连通，如图7所示。

在一种优选的实施方式中，形成上述第二栅极隔槽420的步骤包括：在第二堆叠结构60远离衬底100的一侧形成第二掩膜层，并将第二掩膜层图形化，以使第二掩膜层具有与预形成的第二栅极隔槽420对应的第二镂空区域；通过第二镂空区域刻蚀第二堆叠结构60，以形成第二栅极隔槽420。

在上述优选的实施方式中，第二掩膜层也可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据现有技术对上述第二掩膜层的材料进行合理选取，并且，可以采用现有技术中常规的光刻工艺将第二掩膜层图形化，在此不再赘述。

更为优选地，形成上述第二掩膜层的材料与形成第二填充层330的第二介质材料相同，通过采用与第二掩膜层相同的材料形成位于第一栅极隔槽410中的第二填充层330，在形成第二栅极隔槽420的步骤之后，还能够通过同一刻蚀工艺将上述第二掩膜层和上述第二填充层330去除，从而简化了工艺流程，缩短了工艺时间，提高了工艺效率。

上述制作方法形成的半导体器件可以为三维NAND存储器，此时，在形成贯穿至第二填充层330的第二栅极隔槽420的步骤之后，上述步骤S4还可以包括：去除第二填充层330以使第二栅极隔槽420与第一栅极隔槽410连通；置换第一牺牲层110和第二牺牲层610为栅极层。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

通过将栅极隔槽分成两步进行刻蚀，降低了深槽刻蚀深宽比，进而降低深槽刻蚀难度，能够在同样刻蚀条件下完成质量更高的深槽刻蚀。并且，上述栅极隔槽的分步刻蚀能够更好地控制刻蚀关键尺寸，保证了器件的电学性能。例如，避免在刻蚀过程中栅极隔槽的尺寸被扩大的现象(bowing)，更小的深槽尺寸使得相邻凹槽之间不易贯通，从而保证了器件的电学性能。此外，上述制作方法中分别将第一沟道通孔与第二沟道通孔对准，并将第一栅极隔槽与第二栅极隔槽对准，能够进一步增大栅极隔槽(GLS)和沟道(CH)的密度，从而有利于器件尺寸的缩小

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。