一种用于低电平复位电路的抗单粒子瞬态缓冲器

技术领域

本发明涉及CMOS集成电路复位电路技术领域，尤其涉及一种用于低电平复位电路的抗单粒子瞬态缓冲器。

背景技术

在宇宙空间中，存在大量高能粒子(质子、电子、重离子等)。集成电路受到这些高能粒子轰击后，会产生单粒子瞬态脉冲。单粒子瞬态脉冲对于集成电路的正常工作将产生极大的负面影响，例如，当单粒子瞬态脉冲传播至时序电路单元复位端口时，由于时序单元采用异步复位模式，只需满足复位信号最小脉冲宽度即可立刻使时序单元发生复位，改变时序单元所存储的数据值。由于复位信号是一个全局信号，若单粒子瞬态脉冲在复位电路根节点产生，那么就会使得整个集成电路复位，从而造成错误。单粒子瞬态现已成为软错误的一个主要来源。因此，有必要针对复位电路进行抗单粒子瞬态加固。

CMOS集成电路复位电路通常由CMOS缓冲器构成，CMOS缓冲器由多个晶体管构成，当CMOS缓冲器工作时，必然会有晶体管处于关闭状态，而这种处于关闭状态的晶体管对粒子轰击是敏感的。当高能粒子轰击CMOS缓冲器中处于关闭状态的晶体管时，即会有单粒子瞬态产生，因而CMOS缓冲器对单粒子瞬态是较为敏感的。如图1所示，CMOS缓冲器至少包含有2个PMOS晶体管和2个NMOS晶体管，当CMOS缓冲器工作并形成低电平复位电路时，至少有1个PMOS晶体管和1个NMOS晶体管处于关闭状态，这2个处于关闭状态的晶体管会对重离子轰击敏感，这也即为敏感节点。如图2所示，对于低电平复位电路，如由如图1所示的CMOS缓冲器构成低电平复位电路时，启动CMOS缓冲器工作，当输入为高电平时，晶体管P1以及晶体管N2均处于关闭状态，当粒子轰击到这两个晶体管时会产生单粒子瞬态，即晶体管P1以及晶体管N2为敏感节点，会影响电路的稳定性。因此，亟需提供一种用于低电平复位电路的抗单粒子瞬态缓冲器，以提高低电平复位电路的抗单粒子瞬态(SET，Single-Event Transient)能力。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、成本低、能够提高复位电路的抗单粒子瞬态能力，降低复位电路产生单粒子瞬态对功能电路的影响的用于低电平复位电路的抗单粒子瞬态缓冲器。

为解决上述技术问题，本发明提出的技术方案为：

一种用于低电平复位电路的抗单粒子瞬态缓冲器，包括依次连接的第一级反相器电路、第二级反相器电路，所述第一级反相器电路包括第一电阻R1、第一晶体管N1，所述第二级反相器电路包括第二晶体管P2、第二电阻R2，所述第一晶体管N1的栅极接入所述缓冲器的输入信号，所述第一晶体管N1的漏极分别连接所述第二晶体管P2的栅极、以及通过所述第一电阻R1连接电源，所述第二晶体管P2的源极连接电源，所述第二晶体管P2的漏极分别连接所述缓冲器的输出信号端以及所述第二电阻R2。

进一步的：当输入信号为高电平状态时，所述第一晶体管N1和第二晶体管P2均处于打开状态。

进一步的：所述第一电阻R1和/或所述第二电阻R2采用多晶硅电阻。

进一步的：所述第一晶体管N1为NMOS晶体管，所述第二晶体管P2为PMOS晶体管。

进一步的：所述第一晶体管N1的源极接地，所述第二晶体管P2的漏极通过所述第二电阻R2接地。

进一步的：所述缓冲器包括两级以上，各级所述缓冲器串联连接。

一种低电平复位电路，包括两级以上的如上述缓冲器，各级所述缓冲器依次串联连接。

与现有技术相比，本发明的优点在于：

1、本发明通过在实现低电平复位时的敏感节点位置处使用电阻、其他节点处保持使用晶体管，形成用于低电平复位电路的缓冲器，可以消除缓冲器中对于重离子轰击敏感的敏感节点，使得缓冲器不存在敏感节点，实现低电平复位电路缓冲器的抗单粒子瞬态加固；

2、本发明在功能电路正常工作后，粒子轰击缓冲器电路无法产生单粒子瞬态脉冲，因而可以保证功能电路的正常工作。

附图说明

图1是现有技术中CMOS缓冲器的结构。

图2是现有技术中CMOS缓冲器中输入为高电平时的敏感节点原理示意图。

图3是本实施例用于低电平复位电路的抗单粒子瞬态缓冲器的结构示意图。

图4是由多级缓冲器连接构成复位电路的结构原理示意图。

图5是在具体应用实施例中采用传统缓冲器构成的低电平复位电路测试时受粒子轰击的模拟波形图。

图6是在具体应用实施例中采用本发明缓冲器构成的低电平复位电路测试时受粒子轰击的模拟波形图。

具体实施方式

以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。

如图3所示，本实施例用于低电平复位电路的抗单粒子瞬态缓冲器包括依次连接的第一级反相器电路、第二级反相器电路，第一级反相器电路包括第一电阻R1、第一晶体管N1，第二级反相器电路包括第二晶体管P2、第二电阻R2，第一晶体管N1的栅极接入缓冲器的输入信号，第一晶体管N1的漏极分别连接第二晶体管P2的栅极、以及通过第一电阻R1连接电源VDD，第二晶体管P2的源极连接电源VDD，第二晶体管P2的漏极分别连接缓冲器的输出信号端以及第二电阻R2，当输入信号为高电平时，第一晶体管N1和第二晶体管P2均处于打开状态。

由于复位电路仅在功能电路正常工作开始时给予电路复位信号，而后保持常态输出，因而在功能电路开始工作后复位电路中的敏感节点是固定的。本实施例先确定出低电平复位电路缓冲器中的敏感节点。如图2所示，当由如图1所示的CMOS缓冲器构成低电平复位电路时，启动CMOS缓冲器工作，当输入为高电平时，晶体管P1以及晶体管N2处于关闭状态，晶体管P1以及晶体管N2即为敏感节点。本实施例在确定出用于低电平复位电路的缓冲器敏感节点后，在敏感节点位置处使用电阻、其他节点处保持使用晶体管，形成用于低电平复位电路的缓冲器，由于缓冲器中敏感节点使用了电阻，当输入高电平时，不存在处于关闭状态的晶体管，可以消除对于重离子轰击敏感的敏感节点，使得缓冲器中不存在敏感节点，实现低电平复位电路缓冲器的抗单粒子瞬态加固，在功能电路正常工作后，粒子轰击上述缓冲器电路无法产生单粒子瞬态脉冲，因而可以保证功能电路的正常工作。

如图3所示，其中输入为A，输出为Y，供电电源为VDD，地为GND，本实施例中缓冲器由两级反相器电路级联构成，第一晶体管N1为NMOS晶体管，第二晶体管P2为PMOS晶体管，第一级反相器电路1由第一晶体管N1和第一电阻R1组成，输入为A，输出为X0；第二级反相器电路2由第二电阻R2和第二晶体管P2组成，输入为X1，输出为Y；第一晶体管N1的源极接地GND，第一晶体管N1的栅极接入缓冲器的输入信号A，第一晶体管N1的漏极分别连接第二晶体管P2的栅极、以及通过第一电阻R1连接电源VDD，第二晶体管P2的源极连接电源VDD，第二晶体管P2的漏极分别连接缓冲器的输出信号端Y以及通过第二电阻R2接地GND。本实施例上述缓冲器在输入为高电平状态时，第一晶体管N1和第二晶体管P2均处于打开状态，不存在单粒子瞬态敏感节点，从而可用于低电平复位电路中实现复位缓冲器的抗单粒子瞬态加固。

本实施例中，第一电阻R1、第二电阻R2具体采用多晶硅电阻。多晶硅电阻稳定性好，精度高，通过在缓冲器单元的敏感节点处使用多晶硅电阻可以进一步提高缓冲器的抗单粒子瞬态性能，且更适合于工程应用。

为构建上述缓冲器，在具体应用实施例中可以先使用1个NMOS晶体管N1和1个多晶硅电阻R1构建第一级反相器电路，其中NMOS晶体管N1的源极接地、漏极接输出、栅极接输入，多晶硅电阻R1一端接电源，另外一端接输出；然后使用1个PMOS晶体管P2和1个多晶硅电阻R2构建第二级反相器，其中PMOS晶体管P2的源极接电源、漏极接输出、栅极接输入，多晶硅电阻R2的一端接地、另外一端接输出；将第一级反相器电路1的输出连接到第二级反相器电路2的输入即构建形成所需用于低电平复位电路的缓冲器，第一级反相器电路1的输入即为缓冲器的输入，第二级反相器电路2的输出即为缓冲器的输出。该缓冲器不存在单粒子瞬态敏感节点，能够实现复位缓冲器的抗单粒子瞬态加固。

本实施例进一步可由两级以上缓冲器构成复位电路，如图4所示为99级缓冲器级联而成的复位电路，其中第1级缓冲器的输入为1节点，输出为2节点；第2级缓冲器的输入为2节点，输出为3节点；以此类推。

为验证本发明的有效性，在具体应用实施例中使用如图1所示的传统缓冲器按照与图4相同的连接方式构成低电平复位电路，并对该低电平复位电路的功能进行验证。当功能电路正常工作时，该低电平复位电路输入高电平，输出高电平；通过指数电流源模拟粒子轰击该复位电路buffer1的N2晶体管，注入一段10ns的SET脉冲，这段脉冲将持续传播下去，从而引发功能电路复位，进而引发功能电路出错。在具体应用实施例中得到的SPICE仿真波形如图5所示，其中v(1)表示buffer1输入节点的电压波形，v(2)表示buffer1输出节点的电压波形，v(3)表示buffer2输出节点的电压波形，v(100)表示buffer99输出节点的电压波形。

本实施例同时采用本发明如图3所示缓冲器结构并按照如图4所示连接方式构成复位电路，并验证该复位电路的功能。当功能电路正常工作时，该复位电路输入高电平，输出高电平，由于本发明缓冲器在此输入下两个晶体管(晶体管N1、晶体管P2)处于打开状态，不存在敏感节点，因而通过指数电流源模拟粒子轰击该复位电路buffer1的P2晶体管时，尽管buffer1的输出电压v(2)被拉高，但仍然为高电平，v(2)的这段脉冲无法持续传播，如图6所示。从图6可以看出，本发明低电平复位电路缓冲器电路对单粒子瞬态免疫，具有抗单粒子瞬态加固性能。

上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。