半导体结构的制造方法及半导体结构

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构的制造方法及半导体结构。

背景技术

动态随机存取存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。

动态随机存取存储器由多个重复的存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。

随着动态随机存取存储器的集成度越来越高，致使晶体管的结构尺寸越来越小，使得动态随机存取存储器出现短沟道效应，短沟道效应容易引起动态随机存取存储器的阈值电压的降低，进而影响动态随机存取存储器的使用性能。

发明内容

鉴于上述问题，本发明实施例提供一种半导体结构的制造方法及半导体结构，用于解决相关技术中半导体结构存在短沟道效应的技术问题。

为了实现上述目的，本发明实施例提供如下技术方案：

本发明实施例的第一方面提供一种半导体结构的制造方法，其包括：

提供基底，所述基底中形成有有源区以及用于隔离所述有源区的隔离区。

在所述有源区内形成沟槽，所述沟槽包括位于上部的第一沟槽以及位于下部且与所述第一沟槽连通的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度。

在所述第一沟槽和所述第二沟槽内形成栅极结构。

如上所述的半导体结构的制造方法，其中，在所述有源区内形成沟槽的步骤，包括：

在所述基底上形成第一隔离层，图形化所述第一隔离层，以在所述第一隔离层内形成与所述有源区对应设置的第一开口。

沿所述第一开口图形化所述基底，以在所述有源区内形成所述第一沟槽。

在所述第一沟槽和所述第一开口内形成牺牲层，所述牺牲层填充满所述第一沟槽和所述第一开口。

在所述牺牲层内形成第二开口，所述第二开口的宽度小于所述第一开口。

沿所述第二开口图形化所述基底，以在所述有源区内形成所述第二沟槽。

如上所述的半导体结构的制造方法，其中，沿所述第一开口图形化所述基底，以在所述有源区内形成所述第一沟槽的步骤之后，在所述第一沟槽和所述第一开口内形成牺牲层的步骤之前，所述方法还包括：

在所述第一沟槽的侧壁和底壁上形成第一氧化层。

如上所述的半导体结构的制造方法，其中，在所述牺牲层内形成第二开口的步骤，包括：

在所述第一隔离层上形成光刻胶层，图形化所述光刻胶层，在所述光刻胶层上形成第三开口。

沿所述第三开口图形化所述牺牲层，以在所述牺牲层内形成第二开口。

如上所述的半导体结构的制造方法，其中，在所述第一隔离层上形成光刻胶层的步骤包括：

在所述第一隔离层上形成掩膜层，所述光刻胶层位于所述掩膜层上。

如上所述的半导体结构的制造方法，其中，沿所述第二开口图形化所述基底，以在所述有源区内形成所述第二沟槽的步骤之后，所述方法还包括：

去除所述光刻胶层、所述掩膜层以及所述牺牲层，使得所述第一沟槽与所述第二沟槽形成台阶面。

如上所述的半导体结构的制造方法，其中，去除所述光刻胶层、所述掩膜层以及所述牺牲层，使得所述第一沟槽与所述第二沟槽形成台阶面的步骤之后，所述方法包括：

在所述第二沟槽的侧壁和底壁上形成第二氧化层，所述第二氧化层与所述第一氧化层连接。

在所述第一氧化层和所述第二氧化层上形成阻挡层，所述阻挡层延伸至所述第一沟槽外，并覆盖在所述第一隔离层的表面上。

如上所述的半导体结构的制造方法，其中，在所述第一沟槽和所述第二沟槽内形成栅极结构的步骤，包括；

在所述第一沟槽和所述第二沟槽内形成导电层，所述导电层填充满所述第一沟槽和所述第二沟槽，且所述导电层延伸至所述第一沟槽外，并覆盖在所述阻挡层的表面上。

去除位于所述第一沟槽外的所述导电层和所述阻挡层。

去除位于所述第一沟槽内的部分所述导电层和部分所述阻挡层，形成所述栅极结构。

如上所述的半导体结构的制造方法，其中，所述阻挡层的顶面低于所述导电层的顶面。

所述导电层的顶面低于所述第一氧化层的顶面。

如上所述的半导体结构的制造方法，其中，去除位于所述第一沟槽内的部分所述导电层和部分所述阻挡层，形成所述栅极结构的步骤之后，所述方法还包括：

在所述第一沟槽内形成第二隔离层，所述第二隔离层的顶面与所述第一隔离层的顶面平齐。

如上所述的半导体结构的制造方法，其中，在所述基底上形成第一隔离层的步骤，包括：

在所述基底上形成基底氧化层，所述基底氧化层位于所述第一隔离层的下方。

本发明实施例的第二方面提供一种半导体结构，其包括：

基底，所述基底内设有有源区以及用于隔离所述有源区的隔离区。

沟槽，所述沟槽设置在所述有源区内，所述沟槽包括位于上部的第一沟槽以及位于下部且与所述第一沟槽连通的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度，以使所述第一沟槽与所述第二沟槽形成台阶面。

栅极结构，所述栅极结构设置在所述第一沟槽和所述第二沟槽内，且所述栅极结构的顶面低于所述第一沟槽的顶面。

如上所述的半导体结构，其中，所述第一沟槽的深度为20-100nm，所述第一沟槽的宽度为10-90nm，所述第二沟槽的深度为50-300nm，所述第二沟槽的宽度为5-60nm。

如上所述的半导体结构，其中，所述栅极结构包括：

氧化层，所述氧化层覆盖在所述第二沟槽的侧壁和底壁、所述台阶面以及所述第一沟槽的侧壁上。

阻挡层，所述阻挡层覆盖在所述氧化层的表面，且所述阻挡层的顶面低于所述氧化层的顶面。

导电层，所述导电层覆盖在所述阻挡层的表面，并填充满所述第二沟槽以及部分所述第一沟槽，所述导电层的顶面高于所述阻挡层的顶面并低于所述氧化层的顶面。

如上所述的半导体结构，其中，所述半导体结构还包括隔离层，所述隔离层设置在所述第一沟槽内，所述隔离层填充满所述第一沟槽，并延伸至所述第一沟槽外。

本发明实施例所提供的半导体结构的制造方法及半导体结构中，在有源区内形成位于上部的第一沟槽和位于下部且与第一沟槽连通的第二沟槽，其中，通过第一沟槽的宽度大于第二沟槽的宽度，使得沟槽的形状为倒置的凸字型，即，沟槽的侧壁包括顺次连接的第一段、第二段以及第三段，且第二段与第一段相互垂直，相对于相关技术中沟槽的形状为U型而言，在不增加沟道深度的前提下，能够增加沟槽侧壁的长度，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。

除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的半导体结构的制造方法及半导体结构所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中半导体结构的示意图；

图2为本发明实施例提供的半导体结构的制造方法的流程图；

图3为本发明实施例提供的半导体结构的制造方法中基底的结构示意图一；

图4为本发明实施例提供的半导体结构的制造方法中基底的结构示意图二；

图5为本发明实施例提供的半导体结构的制造方法中形成第一隔离层的结构示意图；

图6为本发明实施例提供的半导体结构的制造方法中形成第一沟槽后的结构示意图；

图7为本发明实施例提供的半导体结构的制造方法中形成第一氧化层后的结构示意图；

图8为本发明实施例提供的半导体结构的制造方法中形成牺牲层后的结构示意图一；

图9为本发明实施例提供的半导体结构的制造方法中形成牺牲层后的结构示意图二；

图10为本发明实施例提供的半导体结构的制造方法中形成光刻胶层后的结构示意图；

图11为本发明实施例提供的半导体结构的制造方法中形成掩膜层后的结构示意图；

图12为本发明实施例提供的半导体结构的制造方法中形成第二开口后的结构示意图；

图13为本发明实施例提供的半导体结构的制造方法中形成第二沟槽后的结构示意图；

图14为本发明实施例提供的半导体结构的制造方法中去除牺牲层后的结构示意图；

图15为本发明实施例提供的半导体结构的制造方法中形成第二氧化层和阻挡层后的结构示意图；

图16为本发明实施例提供的半导体结构的制造方法中形成导电层的结构示意图一；

图17为本发明实施例提供的半导体结构的制造方法中形成导电层的结构示意图二；

图18为本发明实施例提供的半导体结构的制造方法中去除部分阻挡层后的结构示意图；

图19为图18中A区域的放大示意图；

图20为本发明实施例提供的半导体结构的制造方法中形成第二隔离层的结构示意图一；

图21为本发明实施例提供的半导体结构的制造方法中形成第二隔离层的结构示意图二。

附图标记：

10：基底；

11：有源区；

12：隔离区；

13：基底氧化层；

20：沟槽；

21：第一沟槽；

22：第二沟槽；

23：台阶面；

24：第一段；

25：第二段；

26：第三段；

30：栅极结构；

31：隔离层；

311：第一隔离层；

3111：第一开口；

312：第二隔离层；

32：氧化层；

321：第一氧化层；

322：第二氧化层；

33：阻挡层；

34：导电层；

40：牺牲层；

41：第二开口；

50：光刻胶层；

51：第三开口；

60：掩膜层。

具体实施方式

随着半导体结构趋于集成化和小型化的发展趋势，半导体结构制程越来越小，导致栅极沟道越来越短，栅极沟道过短会影响金属氧化物半导体晶体管的性能，这种因栅极沟道缩短影响半导体结构性能的效应称为短沟道效应，当半导体结构出现短沟道效应时，短沟道效应容易引起半导体的阈值电压的降低，进而影响半导体结构的存储性能。

例如，如图1所示，相关技术中，栅极沟槽的形状通常为U型，当栅极沟道的长度降低到十几纳米、甚至几纳米的量级时，源、漏极的耗尽区在整个栅极沟道中所占的比重增大，栅极沟槽的长度较小，以至于在栅极沟道内形成的反型层所需的电荷量减小，进而降低半导体结构的阈值电压，引起短沟道效应。

针对上述的技术问题，本发明实施例提供了一种半导体结构的制造方法及半导体结构，在有源区内形成位于上部的第一沟槽和位于下部且与第一沟槽连通的第二沟槽，其中，第一沟槽的宽度大于第二沟槽的宽度，使得沟槽的形状为倒置的凸字型，即，沟槽的侧壁包括顺次连接的第一段、第二段以及第三段，且第二段与第一段相互垂直，相对于相关技术中沟槽的形状为U型而言，在不增加沟道深度的前提下，能够增加沟槽侧壁的长度，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。

为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。

图2为本发明实施例提供的半导体结构的制造方法的流程图；图3至图21为半导体结构的制造方法的各阶段的结构示意图，下面结合图3至图21对半导体结构的制造方法进行介绍。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存取存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

如图2所示，本发明实施例提供了一种半导体结构的制造方法，包括如下的步骤：

S100：提供基底，基底中形成有有源区以及用于隔离有源区的隔离区。

示例性地，参考图3，基底10作为半导体结构的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。

基底10中形成有多个有源区11和多个隔离区12，其中，隔离区12用于隔离各有源区11，防止相邻的有源区11发生电连接。

此外，在基底10上可以形成基底氧化层13，如图4所示，可以采用原子层沉积工艺或者化学气相沉积工艺在基底10的上表面上形成一定厚度的基底氧化层13，基底氧化层13用于隔离基底与设置在基底上的结构层。其中，基底氧化层13的材质可以为氧化硅，且基底氧化层13的厚度位于2-20nm之间。

这样的设置是由于，通常情况下需要在基底上设置隔离层，隔离层材质通常为氮化硅，而基底的材料一般为硅，硅与氮化硅之间直接接触会存在应力，因此设置基底氧化层作为缓冲层，以解决硅与氮化硅之间的应力问题。

S200：在有源区内形成沟槽，沟槽包括位于上部的第一沟槽以及位于下部且与第一沟槽连通的第二沟槽，第一沟槽的宽度大于第二沟槽的宽度。

示例性地，如图5所示，在基底氧化层13上形成第一隔离层311，图形化第一隔离层311，以在第一隔离层311内形成第一开口3111，其中，第一开口3111在基底10上的投影位于有源区11内。

在此步骤中，可以利用原子层沉积工艺或者化学气相沉积工艺在基底氧化层13的上表面上形成一定厚度的第一隔离层311，然后图形化第一隔离层311，以在第一隔离层311内形成第一开口3111。

第一隔离层311的材质可以为氮化硅、氮氧化硅、碳层、氧化硅、旋涂的有机碳、含碳的聚合物中任意一种，且第一隔离层311的厚度可以位于20-250nm之间。

形成第一开口3111的具体过程可以采用如下的方式进行，例如，可以在第一隔离层311背离基底10的表面上形成具有图案的光刻胶层，以具有图案的光刻胶层为掩膜版，图形化第一隔离层311，以在第一隔离层311内形成第一开口3111，其中，第一开口3111在基底10上的投影位于有源区11内。

如图6所示，沿第一开口3111图形化基底，即采用干法刻蚀或者湿法刻蚀去除暴露在第一开口3111在基底10上的投影内的基底氧化层13和部分基底10，以在有源区11内形成第一沟槽21。

需要说明的是，位于图6中虚线的上方的部分为第一开口3111，位于虚线下方的部分为第一沟槽21。

由于第一沟槽21暴露出部分的有源区11，且第一沟槽21内用于形成栅极结构30，为了防止栅极结构30中导电材料向有源区11内扩散，通常通过热氧化工艺在第一沟槽21的侧壁和底壁上形成第一氧化层321，形成如图7所示的结构。

需要说明的是，热氧化工艺中所采用的气体包括氧气。

在第一沟槽21内形成第一氧化层321后，可以在第一沟槽21和第一开口3111内形成牺牲层40，牺牲层40填充满第一沟槽21和第一开口3111，其结构如图8和图9所示。

具体地，如图8和图9所示，可以采用化学气相沉积工艺在第一沟槽21和第一开口3111内填充介质层，且介质层覆盖在第一隔离层311的顶面上，然后采用刻蚀工艺，将位于第一隔离层311顶面的介质层刻蚀掉，保留位于第一沟槽21和第一开口3111内的介质层，被保留的介质层构成牺牲层40，其中，牺牲层40的顶面与第一隔离层311的顶面平齐。

牺牲层40的材质可以包括氧化物，例如，氧化硅；牺牲层40的材质还可以包括碳或者其他物质。

进一步地，在牺牲层40内形成第二开口41，且第二开口41的宽度小于第一开口3111，如图10-12所示。

具体地，如图10所示，在第一隔离层311上形成光刻胶层50，图形化光刻胶层50，在光刻胶层50内形成第三开口51。

在本实施例中，形成第三开口51的方式可以通过光照直接定义，也可以先通过光照直接定义，再通过间距倍增方式来实现。

需要说明的是，在此步骤中，还可以在第一隔离层311背离基底的表面上形成掩膜层60，以使得光刻胶层50位于掩膜层60的上方，其结构如图11所示。

本实施例通过在光刻胶层50与第一隔离层311之间设置掩膜层60，用于保证所要蚀刻的第二开口的精度。其中掩膜层60的材质可以氮氧化硅、硅或者氧化硅中的任意一种。

如图12所示，沿第三开口51图形化掩膜层60和牺牲层40，即去除位于第三开口51在基底上的投影区域内的牺牲层40，以在牺牲层40内形成第二开口41，第二开口41的宽度小于第一开口3111的宽度。

需要说明的是，在本实施例中，也可以理解为：去除位于第三开口51在基底上的投影区域内的掩膜层60和牺牲层40，以在牺牲层40内形成第二开口41，其中，位于虚线下方的部分为第二开口41。

如图13所示，沿第二开口41图形化部分基底10，即，通过干法刻蚀或者湿法刻蚀去除位于第二开口41下方的部分基底，以在基底上形成第二沟槽22，这样形成的第二沟槽22的宽度小于第一沟槽21。

需要说明的是，位于图13中虚线下方的凹槽为第二沟槽22。

如图14所示，去除光刻胶层50、掩膜层60以及位于第一沟槽21内的牺牲层40，使得第一沟槽21与第二沟槽22之间形成台阶面23，第一沟槽21与第二沟槽22连通形成沟槽20，沟槽20的侧壁包括顺次连接的第一段24、第二段25以及第三段26，且第二段25与第一段24相互垂直。

本发明实施例通过将沟槽20设计成宽度不同的第一沟槽21和第二沟槽22，使得第一沟槽21与第二沟槽22之间形成台阶面23，即，本实施例中沟槽20的侧壁包括顺次连接的第一段24、第二段25以及第三段26，且第二段25与第一段24相互垂直，相对于U型沟槽而言，在不增加沟槽深度的前提下，可以增加沟槽侧壁的长度进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。

在一些实施例中，去除光刻胶层、掩膜层以及牺牲层，使得第一沟槽21与第二沟槽22形成台阶面的步骤之后，半导体结构的制造方法还包括：

如图14所示，在第二沟槽22的侧壁和底壁上形成第二氧化层322，第二氧化层322与第一氧化层321连接，使得第一氧化层321和第二氧化层322形成的氧化层32包覆在第一沟槽21和第二沟槽22的表面上，用于将栅极结构30与基底隔离开来，保证栅极结构30的性能。其中，第二氧化层322的材质可以包括氧化硅。

第二氧化层322也可以采用热氧化工艺制备，也可以采用其他的工艺，本实施例在此不做具体的限定。

如图15所示，在第一氧化层321和第二氧化层322上形成阻挡层33，阻挡层33延伸至第一沟槽21外，并覆盖在第一隔离层311的表面上。

本实施例通过阻挡层33的设置，可以防止栅极结构30中导电材料渗透至基底内，为栅极结构30的性能提供了进一步地保证。其中，阻挡层33的材质可以包括氮化钛，也可以是其他阻挡栅极结构30中导电材料扩散的物质。

进一步地，在第一沟槽21和第二沟槽22内形成导电层34和第二隔离层312，以完成栅极结构30的制备工艺，如图16-21所示。

具体地，如图16所示，可以采用化学气相沉积的工艺在第一沟槽21和第二沟槽22内形成导电层34，导电层34填充满第一沟槽21和第二沟槽22，并延伸至第一沟槽21外覆盖在阻挡层33的表面上。其中，导电层34的材质可以为钨。

如图17所示，采用刻蚀工艺去除位于第一沟槽21外的导电层34和阻挡层33。

并采用刻蚀工艺去除位于第一沟槽21内的部分导电层34和部分阻挡层33，保留位于第一沟槽21内的部分导电层34和部分阻挡层33以及第二沟槽22内的导电层34和阻挡层33，构成栅极结构30中的导电层34和阻挡层33。

进一步地，如图18和图19所示，去除位于第一沟槽21内的部分导电层34和部分阻挡层33的步骤之后，还需要通过刻蚀的工艺去除部分阻挡层33，以使阻挡层33的顶面低于导电层34的顶面，也就是说，阻挡层33的顶面与导电层34的顶面之间具有高度差H，且高度差H位于0-25nm之间。

本发明实施例通过使阻挡层33与导电层34之间具有高度差H，这样可以防止栅极结构30发生漏电流的缺陷，保证了栅极结构30的性能的同时，也保证了半导体结构的性能。

在一些实施例中，去除位于第一沟槽21内的部分导电层34和部分阻挡层33，形成栅极结构30的步骤之后，半导体结构的制造方法还包括：

在第一沟槽21内形成第二隔离层312，第二隔离层312的顶面与第一隔离层311的顶面平齐，如图20和图21所示。

具体地，如图20和图21所示，在第一沟槽21和第一开口3111内沉积第二隔离层312，第二隔离层312延伸至第一沟槽21外，并覆盖在第一隔离层311的表面上，然后利用刻蚀工艺去除位于第一隔离层311表面上的第二隔离层312，保留在第一沟槽21和第一开口3111内的第二隔离层312，第二隔离层312可以与第一隔离层311的材质相同，第一隔离层311和第二隔离层312构成了栅极结构30中的隔离层31，实现半导体结构中基底与栅极结构之间的隔离设置。

如图21所示，本发明实施例还提供一种半导体结构，包括基底10、在基底10中形成的沟槽20以及栅极结构30，其中，基底10内设有多个有源区11以及用于隔离各有源区11的隔离区12。

沟槽20设置在有源区11内，沟槽20包括位于上部的第一沟槽21以及位于下部且与第一沟槽21连通的第二沟槽22，第一沟槽21的宽度大于第二沟槽22的宽度，以使第一沟槽21与第二沟槽22之间形成台阶面23。

在本实施例中，第一沟槽21的深度为20-100nm，第一沟槽21的宽度为10-90nm，第二沟槽22的深度为50-300nm，第二沟槽22的宽度为5-60nm，这样使得第一沟槽21与第二沟槽22之间形成台阶面23，相对于等直径的沟槽而言，本实施例中沟槽的周长增加，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。

栅极结构30设置在第一沟槽21和第二沟槽22内，且栅极结构30的顶面低于第一沟槽21的顶面，便于在栅极结构30上形成第二隔离层312，以实现栅极结构30与半导体结构中其他部件的绝缘设置。

在一些实施例中，栅极结构30包括氧化层32、阻挡层33以及导电层34，其中，氧化层32覆盖在第二沟槽22的侧壁和底壁、台阶面23以及第一沟槽21的侧壁上。

阻挡层33覆盖在氧化层32的表面，且阻挡层33的顶面低于氧化层32的顶面。

导电层34覆盖在阻挡层33的表面，并填充满第二沟槽22以及部分第一沟槽21，导电层34的顶面高于阻挡层33的顶面且低于氧化层32的顶面。

本实施例通过氧化层32和阻挡层33的设置可以隔离基底与导电层34，避免导电层34中导电材料向基底内扩散，保证了导电层34的导电性能，进而保证了半导体结构的性能。

进一步地，栅极结构30还包括隔离层31，隔离层31设置在第一沟槽21内，且隔离层31填充满第一沟槽21，并延伸至第一沟槽21外覆盖在基底氧化层13的顶面上。

示例性地，隔离层31包括相互连接的第一隔离层311和第二隔离层312，第一隔离层311设置在基底氧化层13背离基底的顶面上，第二隔离层312填充在第一沟槽21和第一开口3111内。

本发明实施例通过对用于形成栅极结构的沟槽20进行设计，使得沟槽20形成宽度不同的第一沟槽21和第二沟槽22，以便于第一沟槽21与第二沟槽22之间形成台阶面23，即，沟槽20的侧壁包括顺次连接的第一段24、第二段25以及第三段26，且第二段25与第一段24相互垂直，相对于相关技术中沟槽的形状为U型而言，在不增加沟道深度的前提下，能够增加沟槽的侧壁的长度，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。