用于晶圆级测试的芯片和晶圆

技术领域

本申请涉及晶圆级测试领域，具体涉及一种用于晶圆级测试的芯片和晶圆。

背景技术

在晶圆出厂前，需要对晶圆上的芯片进行测试，以判断芯片性能的好坏。在晶圆芯片测试中，目标晶圆被安装在测试机台上，其上目标芯片的焊盘(pad)通过探针卡与测试机台电性耦合，由测试机台通过执行测试指令，以完成对目标芯片的测试过程。测试完一个芯片，探针卡与下一目标芯片的焊盘电性耦合，以继续进行测试。

相关技术中，不同芯片上焊盘的数量以及位置有所差异，因此在进行晶圆级测试过程时，需要提供不同结构的探针卡，以与具有不同焊盘排布结构的芯片匹配耦合。但是，探针卡的制作周期较长，且针对具有不同焊盘排布结构的芯片分别提供不同的探针卡，不仅增大生产成本，还会拖慢对晶圆芯片的测试进程。

发明内容

本申请提供了一种晶圆级测试的芯片和晶圆，可以解决相关技术中，需要提供不同结构的探针卡，以与具有不同焊盘排布结构的芯片匹配耦合的问题。

作为本申请的第一方面，提供一种用于晶圆级测试的芯片，所述用于晶圆级测试的芯片包括：

半导体衬底，所述半导体衬底包括相对的正面和和背面；

半导体器件有源区，所述半导体器件有源区形成于所述半导体衬底的正面；

互连层，所述互连层形成于所述半导体衬底的正面上，包括互连区和测试区；

互连焊盘，所述互连焊盘形成于所述互连区中，通过互连结构与所述半导体器件有源区电性耦合；

测试焊盘，所述测试焊盘形成于所述测试区中，通过键合线与所述互连焊盘电性耦合。

可选的，所述互连焊盘包括多个，所述测试焊盘包括与所述互连焊盘对应的多个；所述测试焊盘通过键合线与所述互连焊盘一一对应连接。

可选的，所述互连焊盘和所述测试焊盘的上表面外露。

可选的，所述互连层包括在纵向上依次层叠的m层互连子层；

所述互连结构，在所述互连层中，沿纵向上至少穿过两层所述互连子层。

可选的，所述测试焊盘形成于所述互连层的第m层互连子层中；

所述第m层互连子层，与，包含有所述互连结构顶部的所述互连子层之间相邻，或至少间隔一层互连子层。

可选的，所述键合线位于第m层互连子层中，或者，位于间隔在所述第m层互连子层，和，包含有所述互连结构的最上层所述互连子层之间的互连子层中。

可选的，所述键合线与所述互连结构在所述互连层中互不接触。

可选的，所述测试焊盘用于连接晶圆测试设备的探针卡；所述测试焊盘的排布结构与所述探针卡针脚分布结构吻合。

作为本申请的第二方面，提供一种晶圆，所述晶圆包括若干个呈阵列式排布的如本申请第一方面所述用于晶圆级测试的芯片，相邻两个芯片之间形成划片槽。

本申请技术方案，至少包括如下优点：本申请通过将互连层定义出互连区和测试区，使得互连焊盘形成于所述互连区中，通过互连结构与所述半导体器件有源区电性耦合，使得测试焊盘形成于所述测试区中，通过键合线与所述互连焊盘电性耦合，从而在对该晶圆进行晶圆级测试时，使得晶圆测试设备上的探针卡与该测试焊盘连接，通过目标测试焊盘收发相关信号以实现对目标互连焊盘的测试过程。同时，由于测试焊盘与其底层的互连结构之间，不存在直接耦合关系，因此测试焊盘的排布结构能够较容易与探针卡针脚排布结构吻合，能够避免因芯片具有不同互连焊盘排布结构而需要制造并使用不同探针卡进行测试的问题。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例提供的用于晶圆级测试的芯片的焊盘结构排布结构示意图；

图2a是图1中A-A向的剖面结构一种实施例的示意图；

图2b是图1中A-A向的剖面结构另一种实施例的示意图；

图3是本申请一实施例提供的晶圆结构示意图。

具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

图1示出了本申请一实施例提供的用于晶圆级测试的芯片的焊盘结构排布结构示意图，图2a是图1中A-A向的剖面结构一种实施例的示意图，图2b是图1中A-A向的剖面结构另一种实施例的示意图。参照图1、图2a和图2b，该晶圆级测试芯片100包括半导体衬底110，所述半导体衬底110包括相对的正面和背面。本实施例中，半导体衬底110为包含P型杂质掺杂的硅衬底，即P型硅衬底；可选的，该半导体衬底110还可以为包含N型杂质的硅衬底，即N型硅衬底。

所述半导体衬底110的正面形成半导体器件有源区。本实施例中，所述半导体器件有源区包括栅极123和位于该栅极123两侧的源极121和漏极122。在半导体衬底110的正面上形成互连层130，所述互连层130覆盖在所述半导体器件有源区上，包括互连区141和测试区142。在该互连区141位置处的互连层130中形成有互连焊盘151，所述互连层130中还设有互连结构160，该互连焊盘151通过该互连结构160与该半导体器件有源区电性耦合。

图2a和图2b所示的芯片剖视结构中，芯片100的中间部分为测试区142，该测试区周围为互连区141。位于图2a和图2b所示左侧互连区141中的互连焊盘151，通过左侧的一组互连结构160与半导体器件有源区的源极121互连，构建形成电性耦合通路。位于图2a和图2b所示右侧互连区141中的互连焊盘151，通过右侧的一组互连结构160与半导体器件有源区的漏极122互连，构建形成电性耦合通路。位于图2a和图2b所示中间测试区142中的互连层130中也形成有与栅极123互连的互连结构160。其他实施例中，所述测试区142设置的位置不局限于芯片100的中部，还可以位于除了芯片100中部以外的其他区域。需要解释的是，该互连焊盘151是用于后续对该芯片进行封装时需要引出形成引脚的功能焊盘。

可以理解的是，如背景技术中所述，相关技术中，由于互连焊盘与底层的互连结构直接耦合，因此为了保证芯片的性能，不同芯片上互连焊盘的排布结构并不相同，且同一芯片互连焊盘之间的距离会有所要求。而本实施例中，测试焊盘仅与互连焊盘之间直接耦合，而与其底层的互连结构之间，不存在直接耦合关系，因此对测试焊盘的排布结构要求交底，不同芯片虽然需要具有不同的互连焊盘结构排布，但是其测试焊盘的排布结构可以做到统一，从而能够较容易与探针卡针脚排布结构吻合。

图2a和图2b所示，在该测试区142位置处的互连层130中形成有测试焊盘152，该互连层130中还形成有键合线153，该测试焊盘152通过该键合线153与该互连焊盘151电性耦合。需要解释的是，该键合线153与该互连结构160在互连层130中互不接触。

图2a和图2b所示实施例中，该互连层130包括在纵向上，自下而上依次层叠的m层互连子层131、132、133、134和135，位于最下层互连子层131与所述半导体衬底110的上表面之间形成保护层110，所述保护层110用于在形成互连结构图案时保护半导体器件有源区。可选的，所述保护层110可以包括多层，保护层110的多层之间可以具有不同的选择刻蚀比，例如，所述保护层110包括位于在下的第一保护子层和覆盖在所述第一保护子层上的第二保护子层，所述第一保护子层的材质可以为氧化硅，第二保护子层的材质可以为氮化硅。

所述互连结构160有多组，每组所述互连结构160包括位于多个互连子结构161，每个互连子结构161对应设于一层互连子层中。本实施例中，各互连子层131包含低介电常数材料，各互连子结构161包含导电材料。一组互连结构160中的所述互连子结构161在纵向上自下向上依次接触，从而互连形成电性耦合通路。每个所述互连子结构包括相接触互连线1611和互连孔1612，从而一个互连子结构161中的互连线1611和互连孔1612电性耦合。位于最下层互连子层131中的互连子结构161，其互连孔1612向下穿过保护层110与所述半导体器件有源区接触，向上与所述互连子结构161的互连线1611接触。参照图2a和图2b，位于最下层互连子层131中的互连子结构161被虚线框框出，互连子结构161的互连孔1612向下分别与有源区的栅极123、源极121和漏极122接触。

其中，在图2a所示实施例中，m层互连子层自下而上分别为互连子层131、132、133和134，所述测试焊盘152形成于第m层互连子层，即最上层互连子层134的测试区142中，本实施例中，所述互连焊盘151也形成于第m层互连子层134中，且该互连焊盘151向下与对应一组互连结构160的顶部接触。该最上层互连子层134，与，包含有所述互连结构160顶部的所述互连子层133之间相邻。键合线153位于第m层互连子层134中，一条键合线153的两端连接对应的测试焊盘152和互连焊盘151。图1所示所述互连焊盘151包括多个，所述测试焊盘152包括与所述互连焊盘151对应的多个；所述测试焊盘152分别通过一键合线153与所述互连焊盘151一一对应连接。最上层互连子层134对应所述互连焊盘151和测试焊盘152位置处，开设有焊盘窗口170，对应的互连焊盘151和测试焊盘152的上表面从该焊盘窗口170处外露，便于使用探针卡进行测试。

其中，在图2b所示实施例中，m层互连子层自下而上分别为互连子层131、132、133、134和135，所述测试焊盘152形成于第m层互连子层，即最上层互连子层135的测试区142中，本实施例中，所述互连焊盘151也形成于第m层互连子层135中。最上层互连子层135，与，包含有所述互连结构160顶部的所述互连子层133之间至少间隔一层互连子层，如图2b所示，最上层互连子层135，与，包含有所述互连结构160顶部的所述互连子层133之间间隔互连子层134。键合线153位于，间隔在所述第m层互连子层135和互连子层133之间的互连子层134中。一条键合线153的两端分别通过接触孔连接对应的测试焊盘152和互连焊盘151。图1所示所述互连焊盘151包括多个，所述测试焊盘152包括与所述互连焊盘151对应的多个；所述测试焊盘152分别通过一键合线153与所述互连焊盘151一一对应连接。最上层互连子层135对应所述互连焊盘151和测试焊盘152位置处，开设有焊盘窗口170，对应的互连焊盘151和测试焊盘152的上表面从该焊盘窗口170处外露，便于使用探针卡进行测试。

图3示出了本申请一实施例提供的晶圆结构示意图，该晶圆结构包括如图1和图2中任一所示的用于晶圆级测试的芯片，相邻两个芯片之间形成划片槽。

本申请实施例通过将互连层定义出互连区和测试区，使得互连焊盘形成于所述互连区中，通过互连结构与所述半导体器件有源区电性耦合，使得测试焊盘形成于所述测试区中，通过键合线与所述互连焊盘电性耦合，从而在对该晶圆进行晶圆级测试时，使得晶圆测试设备上的探针卡与该测试焊盘连接，通过目标测试焊盘收发相关信号以实现对目标互连焊盘的测试过程。同时，由于测试焊盘与其底层的互连结构之间，不存在直接耦合关系，因此测试焊盘的排布结构能够较容易与探针卡针脚排布结构吻合，能够避免因芯片具有不同互连焊盘排布结构而需要制造并使用不同探针卡进行测试的问题。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。