半导体结构形成

技术领域

本发明大体上涉及半导体装置及方法，并且更特定来说，涉及半导体结构形成。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)及快闪存储器等。一些类型的存储器装置可为非易失性存储器(例如，ReRAM)，并且可用于需要高存储器密度、高可靠性及低功耗的广泛范围的电子应用。与在不存在电力的情况下留存其存储状态的非易失性存储器单元(例如，快闪存储器单元)相比，易失性存储器单元(例如，DRAM单元)需要电力来留存其存储数据状态(例如，经由刷新过程)。然而，例如DRAM单元的各种易失性存储器单元可比例如快闪存储器单元的各种非易失性存储器单元更快地操作(例如，编程、读取、擦除等)。

发明内容

一方面，本发明涉及一种用于存储数据的设备，其包括：第一源极/漏极区及第二源极/漏极区，其形成在衬底中，其中所述第一源极/漏极区及所述第二源极/漏极区通过沟道分离；栅极，其通过电介质材料与所述沟道分离；存取线，其形成在连接到所述栅极的高纵横比沟槽中，其中所述存取线包含：第一氮化钛(TiN)材料，其形成在所述沟槽中；金属材料，其形成在所述第一TiN材料上方；及第二TiN材料，其形成在所述金属材料上方；感测线，其耦合到所述第一源极/漏极区；及存储节点，其耦合到所述第二源极/漏极区。

另一方面，本发明涉及一种用于半导体结构形成的方法，其包括：通过在衬底中形成沟槽来形成存储器存取装置；将第一氮化钛(TiN)材料沉积所述沟槽中；将金属材料沉积在所述沟槽中的TiN材料层上方；将第二TiN材料沉积在所述沟槽中的所述金属材料上方；及从所述沟槽去除所述第一及第二TiN材料及所述金属材料的一部分。

在另一方面中，本发明涉及一种用于半导体结构形成的方法，其包括：在衬底材料中形成沟槽；将第一高电阻率氮化钛(TiN)材料保形地沉积在所述沟槽中；将低电阻率金属材料沉积在所述沟槽中的所述第一高电阻率TiN材料上方；将第二高电阻率TiN材料沉积在所述沟槽中的所述低电阻率金属材料上方；及蚀刻所述沟槽中的所述第一及第二高电阻率TiN材料及所述低电阻率金属材料的一部分。

附图说明

图1说明根据本发明的数个实施例的存储器单元的实例横截面图。

图2A到2B说明可发生在半导体结构形成中的半导体材料沉积的实例横截面图。

图3A到3B说明根据本发明的数个实施例的半导体结构形成的实例横截面图。

图4说明根据本发明的数个实施例的存储器阵列结构的实例俯视图。

图5是根据本发明的数个实施例的用于半导体结构形成的实例方法的流程图。

图6是根据本发明的数个实施例的用于半导体结构形成的另一实例方法的流程图。

图7是根据本发明的数个实施例的用于实例半导体制造工艺的实施方案的系统的功能框图。

图8是包含具有根据本发明的数个实施例形成的存储器单元的至少一个存储器阵列的计算系统的功能框图。

具体实施方式

揭示包含易失性及/或及/或非易失性存储器单元的阵列(例如，存储器阵列)的各种类型的存储器装置，其中电介质材料用以减少半导体结构中的线弯曲。举例来说，根据特定设计规则，金属材料可沉积在高纵横比沟槽中，例如20:1到50:1或更大。在一个实例中，沟槽可在衬底中形成到大约1000埃

在一些实施例中，用以填充沟槽的电介质材料是氮化物(N)。在一些实施例中，氮化物可为氮化钛(TiN)或氮化钛硅(TiSiN)。在一些实施例中，TiN可为Ti(x)N(y)，其中“x”为大约0.05，且“y”在大约0.05到1的范围内。在一些实施例中，用以填充沟槽的金属材料可为钌(Ru)或其它贵金属，钼(Mo)或钴(Co)。尽管本发明中的实例论述用氮化物填充沟槽，但实施例不限于此，并且可包含其它电介质材料。

氮化物及金属材料可沉积在存储器装置中形成的沟槽中。在一些实施例中，存储器装置可为DRAM存储器装置。如上所述，收紧的设计规则及增加的线弯曲可能引起存取线弯曲减少变得更加困难。在小于或等于

在不引起存取线弯曲的情况下形成半导体结构可涉及将氮化物材料层沉积到沟槽中。金属材料可沉积在氮化物材料层上，且第二氮化物材料可沉积在金属材料上。在一些实施例中,第一及第二氮化物材料可为相同氮化物材料。在一些实施例中,氮化物材料可为不同氮化物材料。氮化物材料可充当加固沟槽的支架。如本文所使用，术语“支架”可指代用以为半导体结构提供支撑的半导体元件。此可减少半导体结构形成期间的存取线弯曲。

在本发明的以下详细描述中，参考形成本发明的一部分的附图，并且在附图中通过说明的方式展示可如何实践本发明的一或多个实施例。对这些实施例进行足够详细的描述以使所属领域的一般技术人员能够实践本发明的实施例，并且应理解，可利用其它实施例，并且在不脱离本发明的范围的情况下可进行过程改变、电气改变及/或结构改变。如本文所使用，“数个”某物可指代一或多个此类事物。举例来说，数个支柱线可指代至少一个支柱。

本文中的图式遵循编号惯例，其中第一个或前几个数字对应于图式的图号，并且其余数字标识图式中的元件或组件。可通过使用类似数字来标识不同图式之间的类似元件或组件。举例来说，参考数字124在图1中可参考的元件“24”，并且类似元件在图2中可标注为224。一个图式内的多个类似元件可用后接连字符及另一数字或字母的参考数字来参考。举例来说，116-1在图1中可参考元件16-1，并且116-2可参考元件16-2，其可类似于元件116-1。通常可在不具有连字符及额外数字或字母的情况下参考此类类似元件。举例来说，元件116-1及116-2或其它类似元件通常可标注为116。

图1说明展示共享源极/漏极区(例如，112-1及112-2)及连接到传递感测线104的感测线接触件130的一对相邻存储器单元的设备120的横截面图。根据本发明的数个实施例，所述对相邻存储器单元包含耦合到存储节点接触件108-1、108-2(个别地或统称为存储节点接触件108)及存储节点131-1、131-2(个别地或统称为存储节点131)的存取装置123-1、123-2(个别地或统称为存取装置123)。

存取装置123包含栅极121-1、121-2(个别地或统称为栅极121)。栅极121也可被称为栅极电极。存取装置123可包含凹入存取装置(例如，掩埋凹入存取装置(BRAD))。在所展示的实例中，栅极121可包含第一部分134-1、134-2(个别地或统称为第一部分134)，其包含含金属的材料(例如，氮化钛(TiN))，以及第二部分136-1、136-2(个别地或统称为第二部分136)，其包含掺杂多晶硅以形成混合金属栅极(HMG)121。栅极121可通过栅极电介质137-1、137-2(个别地或统称为栅极电介质137)与沟道135-1、135-2(个别地或统称为沟道135)分离。栅极121将第一源极/漏极区116-1、116-2(统称或个别地称为第一源极/漏极区116)与第二源极/漏极区112-1、112-2(个别地或统称为及第二源极/漏极区112)分离。在图1的实例中，展示两个相邻存取装置123在结处共享第二源极/漏极区112。相邻存取装置123可形成在衬底124上的半导体材料的工作表面上。

在图1的实例中，存储节点131(为便于说明而示意性地展示)连接到根据所属领域的技术人员熟悉的技术形成的存储节点接触件108。存储节点接触件108可连接到作用区域(例如，存取装置123的第一源极/漏极区116)。绝缘材料(例如，电介质材料)140-1、140-2(个别地或统称为绝缘材料140)可形成在间隔件材料126-1、126-2(个别地或统称为间隔件材料126)及栅极掩模材料138-1、138-2(个别地或统称为栅极掩模材料138)上，并与用作感测线接触件130的导电材料130接触。感测线接触件130可连接到感测线104(例如，正交于连接到存取装置123的栅极121的存取线的方向定向的传递感测线)。在图1的实例说明中，所说明传递感测线104实际上平行于图纸的平面凹入页面中，以便于从存储节点131偏移特定深度。连接到栅极121的存取线可垂直于图纸的平面(例如，从页面出来)延伸。

在一些实施例中，感测线接触件130可为金属材料(例如，钨(W))。绝缘材料140可形成在间隔件材料126及栅极掩模材料138上，并且与导电感测线材料130接触。然而，实施例不限于此实例。根据一些实施例，存储器单元可包含氮化物材料及金属材料，其在半导体结构形成期间填充沟槽以形成到相邻存取线装置123的栅极的存取线(例如，在图2A到3B中更详细展示)，使得存取线弯曲根据本文所描述的技术减少。

图2A到2B说明可发生在半导体结构形成中的半导体材料沉积的实例横截面图。图2A到2B的过程说明在本发明中描述的实施方案之前的存取线形成方法。

图2A说明可在半导体制造工艺中的时间点200处发生在半导体结构中的半导体材料206沉积。在一些实施例中，半导体材料206可为TiN。沟槽202-1、202-2、202-3(个别地或统称为沟槽202)可形成在衬底材料224的工作表面中。可用半导体材料206填充沟槽202。半导体材料206可完全填充沟槽202并沉积在衬底材料224的工作表面顶部上方。

在某些临界尺寸处，图2A中所展示的过程可导致其中形成沟槽202的设备的性能下降。举例来说，在小于或等于

图2B说明可在半导体制造工艺中的时间点210处发生在半导体结构中的半导体材料206的蚀刻。可在沟槽202中向下蚀刻半导体材料206的一部分。

图3A到3B说明根据本发明的数个实施例的半导体结构形成的实例横截面图。在图3A到3B中说明的导致存取线弯曲的减少的过程展示在对应于在半导体结构形成过程中执行的特定处理活动的特定时间点处。为便于说明，可省略特定半导体制造序列中包含的其它处理活动。

图3A说明在时间点312减少半导体结构中的存取线弯曲的半导体材料沉积及金属材料沉积。在一些实施例中，半导体材料可为氮化物材料。可使用已知光刻遮蔽及蚀刻技术等在衬底材料324上的半导体工作表面中形成沟槽302-1、302-2、302-3(个别地或统称为沟槽302)。沟槽302可经形成为在1000到

第一氮化物材料314-1、314-2、314-3(个别地或统称为氮化物材料314)可沉积到沟槽302中。在一些实施例中，氮化物材料314可被沉积到3到

可使用CVD或其它合适工艺将第二氮化物材料322-1、322-2、322-3(个别地或统称为第二氮化物材料322)沉积在金属材料318上方。第二氮化物材料322可与第一氮化物材料314一起充当沟槽302的支架，并减少从沟槽302形成的存取线的弯曲。在已填充沟槽302之后第二氮化物材料322可继续沉积。这可引起第二电介质材料322沉积在沟槽302的顶部及衬底材料324的表面上方。在沟槽302充满之后继续沉积第二氮化物材料322可导致在沟槽302及衬底材料324上方形成盖328。在一些实施例中，盖328可经形成为在填充沟槽302的顶部及衬底材料324的表面之上5到

如上所述，氮化物材料314及322可充当沟槽302的支架。在形成某些半导体结构的同时，用具有低电阻率的金属材料318填充沟槽302可能是有益的。低电阻率金属材料318可为存取线提供更好的导电性。然而，由于金属材料318的自然性质，沟槽302的临界尺寸等，在不具有额外支撑材料的情况下用低电阻率金属材料318填充沟槽302可能在金属材料318被沉积之后导致存取线弯曲。为减小存取线弯曲，可沉积氮化物材料314、322。氮化物材料314、322可在沟槽302被填充之后向沟槽302添加支撑并且减少沟槽302中的存取线弯曲。在一些实施例中，氮化物材料可为TiN。在一些实施例中，氮化物材料可为TiSiN。在一些实施例中，TiSiN可比TiN为沟槽302提供更多的支撑。

图3B说明在时间点332处减少半导体结构中的存取线弯曲的半导体材料及金属材料的蚀刻。在一些实施例中，半导体材料可为氮化物材料。如在图3B中所展示，已在沟槽302中向下蚀刻第一氮化物材料314、金属材料318及第二氮化物材料322。在一些实施例中，在沟槽中执行的蚀刻可为干式蚀刻。为减少在使用湿式蚀刻时可发生的溅射，干式蚀刻可优于湿式蚀刻。如本文所使用，术语“溅射”可指从源半导体材料喷射半导体材料。可源自使用湿式蚀刻的蚀刻剂的溅射可致使蚀刻剂沉积在意想不到的区域中。因此，使用减少溅射的干式蚀刻可能是有益的。

使用第一氮化物材料314、金属材料318及第二氮化物材料322填充沟槽也可提供成本益处。金属材料322可比第一氮化物材料314及第二氮化物材料322更昂贵。用金属材料318填充沟槽302而不也用第一氮化物材料314及第二氮化物材料322填充沟槽302，可导致更多的金属材料322从沟槽302被蚀刻。由于金属材料318可比第一氮化物材料314及第二氮化物材料322更昂贵，所以这与如本文描述用氮化物材料及金属材料的混合物填充沟槽的情况相比，可导致在蚀刻工艺中损失更多的金钱。

图4说明根据本发明的数个实施例的存储器阵列结构432的实例俯视图。图4说明数个作用区域区(例如，447及448)、第一源极/漏极区442及第二源极/漏极区444，如图1中所展示。作用区域区448涵盖共享连接到感测线的第二源极/漏极区444-1的一对存取装置及一对第一源极/漏极区442-1及442-2(个别地或统称为第一源极/漏极区442)，如图1中所展示。第二源极/漏极区444-1及第一源极/漏极区442-1通过沟道及存取线446-1分离。邻近任一侧上的实例作用区域447及448可定位有到其它作用区域的数个传递存取线446-3及446-4。

在图4的实例中，作用区域区447涵盖相邻存取装置及相邻传递存取线446-2及446-5的作用区域。传递存取线446-1、446-2、446-3、446-4、446-5(个别地或统称为传递存取线446)可形成在沟槽(例如，图3A及3B中的沟槽302)中。根据本发明的实施例可用氮化物材料(例如，如图3A及3B中所展示的第一氮化物材料314及第二氮化物材料322)及导电材料(例如，如图3A及3B中所展示的金属材料318)填充这些沟槽。

作用区域区448说明共享源极/漏极区444-1的一对存取装置。镶嵌感测线(未绘制)可垂直于传递存取线446耦合到第二源极/漏极区444-1，类似于图1中所展示的感测线104。如本文所使用，术语“镶嵌感测线”可指代形成在形成于电介质材料中的沟槽中的感测线。类似于本文描述的感测线，在某些纵横比(例如，在8到12之间的纵横比)下，镶嵌感测线可能在某些半导体工艺之后经历弯曲。本文描述的用以减少存取线弯曲的技术也可在镶嵌感测线结构中用以减少镶嵌感测线弯曲。实施例希望覆盖相同内容。

根据实例存储器阵列布局的俯视图形成的半导体结构可包含存储器单元，例如，存取装置及存储节点(例如晶体管及电容器单元等)。DRAM阵列是可从通过在半导体晶片的衬底上执行的半导体制造工艺制造的半导体结构形成的一个实例存储器阵列。存储阵列可具有在感测线及存取线的相交处形成存储器单元的存取装置及存储节点的阵列。

图5是根据本发明的数个实施例的用于半导体结构形成的实例方法的流程图。除非明确说明，否则本文描述的方法的要素不限于特定顺序或序列。另外，本文描述的数个方法实施例或其要素可在相同或基本上相同的时间点执行。

在框552处，方法550可包含通过在衬底上的半导体工作表面中形成沟槽来形成到存储器存取装置的导电存取线。沟槽可经形成为在1,000到

在框554处，方法550可包含将第一TiN材料沉积在沟槽中。通过实例但非限制的方式，可使用CVD来沉积第一TiN。第一TiN材料可在摄氏大约400到600度(℃)的范围内的温度下沉积。在一些实施例中，可在600℃下沉积第一TiN材料。在一些实施例中，可代替第一TiN材料而沉积第一TiSiN材料。在此实例中，可在大约400℃的范围内的温度下沉积此第一TiSiN材料。第一氮化物材料(例如，第一TiN材料或第一TiSiN材料)可沉积到在3到

在框556处，方法550可包含将金属材料沉积在沟槽中的TiN材料层上方。金属材料可由贵金属材料形成。贵金属材料可包含钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、(Os)、铱(Ir)、铂(Pt)及金(Au)。在一些实施例中，金属材料可由Ru形成。在一些实施例中，金属材料可由不是贵金属材料的金属材料形成。举例来说，在一些实施例中，金属材料可由钼(Mo)形成。在一些实施例中，金属材料可由钴(Co)形成。

在框558处，方法550可包含将第二TiN材料沉积在金属材料上方。在一些实施例中，第二TiN材料可为与第一TiN材料相同的材料。在一些实施例中，第二TiN材料可为与第一TiN材料不同的材料。在一些实施例中，第二TiN材料可为TiSiN。在一些实施例中，TiSiN材料可为沟槽而不是TiN提供加固。

在框560处，方法550可包含从沟槽去除第一及第二TiN及金属材料的一部分。可使用蚀刻去除第一及第二TiN材料的部分。第一及第二TiN材料可在蚀刻之后减少沟槽的线弯曲。

图6是根据本发明的数个实施例的用于半导体结构形成的实例方法的流程图。除非明确说明，否则本文描述的方法的要素不限于特定顺序或序列。另外，本文描述的数个方法实施例或其要素可在相同或基本上相同的时间点执行。

在框664处，方法662可包含在衬底材料中形成沟槽。在框666处，方法662可包含在沟槽中保形地沉积第一高电阻率TiN材料。在一些实施例中，第一高电阻率TiN材料可具有大于10欧姆米(Ωm)的电阻率。举例来说，第一TiN材料的电阻率可为大约13Ωm。可使用原子层沉积(ALD)保形地沉积第一高电阻率材料。

在框668处，方法662可包含将低电阻率金属材料沉积在沟槽中的高电阻率TiN材料上方。在一些实施例中，低电阻率金属材料可为Ru、Mo及/或Co。在一些实施例中，低电阻率金属材料可具有小于8Ωm的电阻率。在一些实施例中，Ru的电阻率可为大约7.8Ωm。在一些实施例中，Mo的电阻率可为大约5.3Ωm。在一些实施例中，Co的电阻率可为大约6Ωm。

在框670处，方法662可包含将第二高电阻率TiN材料沉积在沟槽中的低电阻率金属材料上方。在一些实施例中，第二高电阻率TiN材料可为与第一高电阻率TiN材料相同的材料。在一些实施例中，第二高电阻率可为与第一高电阻率材料不同的材料。

在框672处，方法662可包含蚀刻沟槽中的第一及第二高电阻率TiN材料及低电阻率金属材料的一部分。在一些实施例中，可使用干式蚀刻来蚀刻第一及第二高电阻率材料及低电阻率金属材料的部分。干式蚀刻可用以减少蚀刻剂材料的溅射。如果使用湿式蚀刻代替干式蚀刻，那么可能发生溅射。在一些实施例中，在蚀刻高电阻率TiN材料及低电阻率金属材料之后，额外高电阻率电介质材料可经沉积以填充沟槽的剩余部分。

图7是根据本发明的数个实施例的用于实例半导体制造工艺的实施方案的系统750的功能框图。结合图7使用的编号约定不遵循适用于图1到6的较早引入的编号约定及序列。系统750可包含处理设备751。处理设备751可经配置以使得能够在半导体装置的制造期间在半导体装置上形成结构材料及/或从半导体装置去除结构材料。

图7说明可在半导体制造工艺中使用的实例处理设备751。处理设备751可包含腔室752以包围经配置以对数个半导体装置执行沉积及/或蚀刻操作的组件。腔室752可进一步包围载体753以固持一批半导体晶片754。处理设备751可包含工具及/或与工具相关联，所述工具包含例如经配置以如本文描述在半导体制造序列中每一点处引入及去除适当蚀刻化学物质的泵755单元及清洗756单元。处理设备751可进一步包含温度控制757单元，其经配置以在制造序列中的点中的每一者处将腔室752维持适当温度下。系统750可包含数个腔室752，其各自经配置以在制造序列期间执行特定工艺(例如，湿式蚀刻工艺、干式蚀刻工艺及/或沉积工艺等)。

系统750可进一步包含控制器758。控制器758可包含用于实施例如半导体结构形成的电路系统及/或编程或与其相关联。由控制器758对此沉积、去除及蚀刻操作进行的调整可控制在处理设备751中创建的半导体装置的临界尺寸(CD)。

主机可经配置以产生与半导体结构形成相关的指令。指令可经由主机接口被发送到处理设备751的控制器758。指令可至少部分基于由主机存储，经由来自另一存储系统(未展示)的输入提供，及/或经由来自用户(例如，人类操作者)的输入提供等其它可能性的缩放偏好(例如，在数字及/或结构上定义的梯度)。控制器758可经配置以使得指令及缩放偏好的输入能够定义待由处理设备751实施的半导体装置的制造的CD。

缩放偏好可确定相邻半导体结构及存取线的最终结构(例如，CD)。可通过经由指令输入的特定缩放偏好来启用特定CD。在其它可能缩放偏好的实施方案当中，通过控制器758进行的缩放偏好的接收及实施方案可导致处理设备751对形成的半导体结构的特性的对应调整。

在数个实施例中，控制器758可经配置以使用硬件作为控制电路系统。此控制电路系统可例如为专用集成电路(ASIC)，其具有用以经由相关联沉积及蚀刻工艺来控制制造步骤以用于半导体结构形成的逻辑。控制器758可经配置以接收指令并引导操作的执行以执行如结合图3A到3B及5到6描述的半导体结构形成方法。

图8是根据本发明的一或多个实施例的包含至少一个存储器系统862的计算系统856的功能框图。结合图8使用的编号约定不遵循适用于图1到6的较早引入的编号约定及序列。存储器系统862可为例如固态驱动器(SSD)。

在图8中所说明的实施例中，存储器系统862包含存储器接口864、数个存储器装置868-1、...、868-N，以及选择性地耦合到存储器接口864及存储器装置868-1、...、868-N的控制器866。存储器接口864可用以在存储器系统862与另一装置(例如主机858)之间传达信息。主机858可包含处理器(未展示)。如本文所使用，“处理器”可为数个处理器，例如并行处理系统，数个协处理器等。实例主机可包含膝上型计算机、个人计算机、数码相机、数字记录装置及重放装置、移动电话、PDA、存储卡读取器、接口集线器及类似者或在其中实施。此主机858可与使用例如在751处展示并且结合图7描述的处理设备对半导体装置及/或SSD执行的制造操作相关联。

在数个实施例中，主机858可与主机接口860相关联(例如，包含或耦合到主机接口860)。主机接口860可使得缩放偏好(例如，在数字及/或结构上界定的梯度)的输入能够定义例如存储器装置(例如，如在868处所展示)及/或形成在其上的存储器单元的阵列(例如，如在870处所展示)的最终结构或中间结构的临界尺寸(CD)以由处理设备751实施。阵列包含具有根据本文描述的实施例形成的半导体结构、存取线及电介质材料的存取装置。缩放偏好可经由由主机858存储的数个偏好的输入、来自另一存储系统(未展示)的偏好的输入及/或用户(例如，人类操作者)的偏好的输入提供到主机接口860。

存储器接口864可为标准化物理接口的形式。举例来说，当存储器系统862用于计算系统856中的信息(例如，数据)存储时，存储器接口864可为串行高级技术附件(SATA)接口、外围组件互连快速(PCIe)接口或通用串行总线(USB)接口以及其它物理连接器及/或接口。然而，一般来说，存储器接口864可提供用于在存储器系统862的控制器866与主机858之间传递控制、地址、信息、缩放偏好及/或其它信号的接口(例如，经由主机接口860)。

控制器866可包含例如固件及/或控制电路系统(例如，硬件)。控制器866可可操作地耦合到及/或包含在与存储器装置868-1、...、868-N中的一或多者相同的物理装置(例如，裸片)上。举例来说，控制器866可为或可包含ASIC作为可操作地耦合到包含存储器接口864及存储器装置868-1、...、868-N的电路系统(例如，印刷电路板)的硬件。替代地，控制器866可被包含在通信地耦合到包含存储器装置868-1、...、868-N中的一或多者的物理装置(例如，裸片)单独物理装置上。

控制器866可与存储器装置868-1、...、868-N通信以引导感测(例如，读取)、编程(例如，写入)及/或擦除信息的操作以及用于管理存储器单元的其它功能及/或操作。控制器866可具有可包含数个集成电路及/或离散组件的电路系统。在数个实施例中，控制器866中的电路系统可包含用于控制跨越存储器装置868-1、...、868-N存取的控制电路系统，及/或用以在主机858与存储器系统862之间提供转译层的电路系统。

存储器装置868-1、...、868-N可包含例如数个存储器阵列870(例如，易失性及/或非易失性存储器单元的阵列)。例如，存储器装置868-1、...、868-N可包含存储器单元的阵列，例如经构造以包含半导体结构的侧壁上的存取线的实例存储器装置的一部分。至少一个阵列包含具有在根据本文揭示的实施例形成的半导体结构的侧壁上的存取线的存取装置。如将了解，存储器装置868-1、...、868-N的存储器阵列870中的存储器单元可处于RAM架构(例如，DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、快闪架构(例如，NAND、NOR等)、三维(3D)RAM及/或快闪存储器单元架构或包含支柱及邻近沟槽的某种其它存储器阵列架构。

存储器装置868可形成在同一裸片上。存储器装置(例如，存储器装置868-1)可包含形成在裸片上的存储器单元的一或多个阵列870。存储器装置可包含与形成在裸片或其部分上的一或多个阵列870相关联的感测电路系统872及控制电路系统874。感测电路系统872可用来确定(感测)存储在阵列870的行中的特定存储器单元处的特定数据值(例如，0或1)。除引导数据值的存储、擦除等之外，控制电路系统874可用来响应于来自主机858及/或主机接口860的命令引导感测电路系统872感测特定数据值。命令可经由存储器接口864直接发送到控制电路系统874或经由控制器866直接发送到控制电路系统874。

图8中所说明的实施例可包含未说明以免使本发明的实施例模糊不清的额外电路系统。举例来说，存储器装置868可包含地址电路系统以锁存通过I/O电路系统经由I/O连接器提供的地址信号。地址信号可由行解码器及列解码器接收及解码以存取存储器阵列870。将了解，地址输入连接器的数目可取决于存储器装置868及/或存储器阵列870的密度及/或架构。

在本发明的以上详细描述中，参考形成本发明的一部分的附图，并且在附图中通过说明的方式展示可如何实践本发明的一或多个实施例。对这些实施例进行足够详细的描述，以使所属领域的一般技术人员能够实践本发明的实施例，并且应理解，可利用其它实施例，并且在不脱离本发明的范围的情况下可进行过程改变、电气改变及/或结构改变。

应理解，本文使用的术语是仅出于描述特定实施例的目的，并且不希望为限制性的。如本文所使用，单数形式“一”及“所述”包含单数及复数指代物，除非上下文另有明确规定，“数个”、“至少一个”及“一或多个”也是如此(例如，数个存储器阵列可指代一或多个存储器阵列)，而“多个”希望指代一个以上此类事物。此外，贯穿此申请案以允许意义(即，有可能、能够)并且不以强制意义(即必须)使用词语“可(can)”及“可(may)”。术语“包含”及其派生词意指“包含(但不限于)”。术语“经耦合”及“耦合”是指物理上直接或间接连接，并且除非另有说明，否则可包含用于存取指令(例如，控制信号、地址信号等)及数据及/或用于指令及数据的移动(传输)的无线连接，根据上下文而定。

虽然本文已说明及描述包含半导体材料、底层材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氧化物材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口等与半导体结构形成相关的其它材料及/或组件的各种组合及配置的实例实施例，但本发明的实施例不限于本文明确列举的所述组合。除本文所揭示的那些之外的与半导体结构形成相关的导体材料、底层材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氧化物材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口及/或沟槽的侧壁的其它组合及配置明确地包含在本发明的范围内。

尽管本文已经说明及描述特定的实施例，但是所属领域的一般技术人员将了解，经计算以实现相同结果的布置可代替所展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变化。应了解，上述描述已以说明性方式而非限制性方式进行。所属领域的技术人员在检阅上文描述之后将明白上文实施例的组合及未在本文中明确描述的其它实施例。本发明的一或多个实施例的范围包含使用上述结构及过程的其它应用。因此，应参考所附权利要求书以及此权利要求书所享有的等效物的全范围确定本发明的一或多个实施例的范围。

在前述具体实施方式中，出于简化本发明的目的，将一些特征群组在单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用多于在每一权利要求中明确叙述的特征的意图。而是，如所附权利要求书反映，发明标的物存在于少于单个所揭示实施例的全部特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求独立地作为单独实施例。