沟槽型场效应晶体管结构及其制备方法

技术领域

本发明涉及集成电路设计及制造技术领域，特别是涉及一种沟槽型场效应晶体管结构及其制备方法。

背景技术

沟槽型器件(如方块形布局的沟槽型场效应晶体管，square layout trench MOS)作为一种重要的功率器件具有很广泛的应用，其具有较低的导通电阻低、较快的开关速度和良好的抗雪崩冲击能力等。节能减排及市场竞争的要求在保证器件其它性能参数不变的条件下，进一步降低器件的导通电阻。众所周知，减小沟槽型器件元胞的横向间距，增加元胞密度是一种很有效的降低源漏极导通电阻的方法，然而，受光刻机台和刻蚀机台的能力限制，元胞的横向间距不可能一直减小下去，传统需要制备一定的空间制备接触孔以将器件的体区和源极进行电性引出，对于方块形布局的沟槽型场效应晶体管，Square layout为闭环结构，有比strip layout(条形布局)器件更高的沟道密度，相比strip layout的有较低的Ron(导通电阻)，但是随着沟槽型场效应晶体管的发展，需要更高密度的沟槽以降低导通电阻，降低器件损耗和提高开关速度，但是传统的square layout要足够的区域为形成接触孔，以便将闭环结构形成的独立的体区(body区)域与源极(source)电性引出，随着原胞尺寸的降低，已经无法满足通过开孔的形式形成接触孔将体区和源极接出，且二者难以实现等电势引出。

因此，如何提供一种沟槽型场效应晶体管结构及其制备方法以解决现有技术中的上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽型场效应晶体管结构及制备方法，用于解决现有技术中原胞尺寸难以继续减小及体区和源极难以有效引出等问题。

为实现上述目的及其他相关目的，本发明提供一种沟槽型场效应晶体管结构的制备方法，所述制备方法包括如下步骤：

提供半导体衬底，并于所述半导体衬底上形成外延层；

于所述外延层中形成若干个平行间隔排布的第一沟槽以及若干个平行间隔排布的第二沟槽，其中，所述第一沟槽与所述第二沟槽相交设置，以基于相邻的所述第一沟槽及所述第二沟槽围成若干个注入区；

于所述第一沟槽的内壁上形成第一栅介质层，于所述第一栅介质层上形成第一栅结构，所述第一栅结构填充于所述第一沟槽内，并于所述第二沟槽的内壁上形成第二栅介质层，于所述第二栅介质层上形成第二栅结构，所述第二栅结构填充于所述第二沟槽内；

对所述外延层进行离子注入以于所述注入区中形成体区，所述体区与所述第一沟槽及所述第二沟槽均相邻接；

于所述外延层上形成源极注入掩膜，所述源极注入掩膜包括若干个间隔的注入掩膜单元，所述注入掩膜单元覆盖所述第一沟槽与第二沟槽的交界处并延伸覆盖所述交界处周围的所述注入区，以于所述体区上形成至少一个遮挡区；

基于所述源极注入掩膜对所述外延层进行离子注入以于所述体区中形成源极，所述遮挡区构成体区引出区；以及

于所述外延层上形成与所述源极上表面及所述体区引出区的上表面均相接触的源极电极结构，以将所述源极及所述体区电性引出。

可选地，形成所述源极之后还包括步骤：对所述第一栅结构进行回刻以得到第一栅极，并于所述第一栅极上形成第一绝缘层，所述第一绝缘层填充于所述第一沟槽内，对所述第二栅结构进行回刻以得到第二栅极，并于所述第二栅极上形成第二绝缘层，所述第二绝缘层填充于所述第二沟槽内，且所述源极电极结构还延伸形成于所述第一绝缘层及所述第二绝缘层的上表面。

可选地，形成所述第一绝缘层及所述第二绝缘层后还包括步骤：至少于所述源极上表面及所述体区引出区上表面形成源极上金属硅化物层，所述源极电极结构形成于所述源极上金属硅化物层表面。

可选地，形成所述第一栅介质层及所述第二栅介质层之前还包括于所述第一沟槽及所述第二沟槽的内壁表面形成牺牲氧化层并去除所述牺牲氧化层以进行沟槽内壁修复的步骤。

可选地，所述注入掩膜单元覆盖所述第一沟槽与第二沟槽的交界处并延伸覆盖所述交界处周围的四个所述注入区，以使每一所述体区中形成四个所述体区引出区。

可选地，所述第一沟槽与所述第二沟槽相互垂直，形成的所述注入区的形状包括方形，其中，所述注入掩膜单元的形状包括方形，且所述注入掩膜单元与各所述注入区相交区域的面积相同。

可选地，所述沟槽型场效应晶体管结构的制备中还包括制备引出栅结构的步骤，其中，所述外延层中定义有器件区及终端区，所述第一沟槽及所述第二沟槽形成于所述器件区中，制备所述引出栅结构的步骤包括：形成所述第一沟槽及所述第二沟槽的同时于所述终端区中制备引出栅沟槽，于所述引出栅沟槽的内壁上形成引出栅介质层，于所述引出栅介质层表面形成引出栅极，于所述终端区上形成与所述引出栅极电连接的引出栅电极结构，且所述引出栅电极结构与所述源极电极结构相绝缘。

可选地，所述引出栅极的上表面与所述源极的上表面相平齐，其中，形成所述引出栅极后还包括于所述引出栅极上表面制备引出栅极上金属硅化物层的步骤，且所述引出栅电极结构形成于所述引出栅上金属硅化物层的表面。

本发明还提供一种沟槽型场效应晶体管结构，优选采用本发明的沟槽型场效应晶体管结构的制备方法制备得到，当然也可是其他方法制备得到，所述沟槽型场效应晶体管结构包括：

半导体衬底；

形成于所述半导体衬底上的外延层，所述外延层中形成有若干个平行间隔排布的第一沟槽以及若干个平行间隔排布的第二沟槽，其中，所述第一沟槽与所述第二沟槽相交设置形成若干个交界处，且相邻的所述第一沟槽及所述第二沟槽围成若干个注入区；

第一栅介质层及第二栅介质层，分别形成于所述第一沟槽及所述第二沟槽内壁上；

第一栅极及第二栅极，分别形成于所述第一栅介质层及所述第二栅介质层表面，且所述第一栅极填充于所述第一沟槽内，所述第二栅极填充于所述第二沟槽内；

形成于所述注入区中的体区，所述体区与所述第一沟槽及所述第二沟槽相邻接，所述体区包括至少一个体区引出区，所述体区引出区与所述体区周围的所述交界处相邻接；

形成于所述体区中的源极，所述源极与所述体区引出区相邻接，且所述源极的上表面与所述体区引出区的上表面相平齐；以及

源极电极结构，所述源极电极结构与所述源极的上表面及所述体区引出区的上表面均相接触，以将所述源极及所述体区电性引出。

可选地，所述沟槽型场效应晶体管结构还包括形成于所述第一栅极上且填充于所述第一沟槽内的第一绝缘层以及形成于所述第二栅极上且填充于所述第二沟槽内的第二绝缘介质层，且所述源极电极结构还延伸形成于所述第一绝缘层及所述第二绝缘层的上表面。

可选地，所述沟槽型场效应晶体管结构还包括源极上金属硅化物层，所述源极上金属硅化物层至少形成于所述源极上表面和所述体区上表面，且所述源极电极结构形成于所述源极上金属硅化物层表面。

可选地，所述第一沟槽与所述第二沟槽相互垂直，所述注入区的形状包括方形，每一所述体区包括四个所述体区引出区，各所述体区引出区的面积相等且相邻的所述体区引出区之间具有间距。

可选地，所述沟槽型场效应晶体管结构还包括引出栅结构，其中，所述外延层中定义有器件区及终端区，所述第一沟槽及所述第二沟槽形成于所述器件区中，所述引出栅结构形成于所述终端区中，所述引出栅结构包括：引出栅沟槽，形成于所述引出栅沟槽的内壁上的引出栅介质层，形成于所述引出栅介质层表面形成引出栅极，以及形成于所述终端区上与所述引出栅极电连接的引出栅电极结构，且所述引出栅电极结构与所述源极电极结构相绝缘。

如上所述，本发明的沟槽型场效应晶体管结构及制备方法，通过设计源极注入掩膜进行源极自对准注入，在形成源极的同时形成体区引出区，直接将源极和体区接出，本发明采用自对准技术，得以继续减小元胞尺寸，无需通过设置源极接触孔的方式将源极和体区进行等电势电性引出，针对方形沟槽型场效应晶体管闭环结构，从工艺和布局上解决随着元胞尺寸的缩小以及体区的接出问题，从而避免出现器件提前击穿的问题。

附图说明

图1显示为本发明沟槽型场效应晶体管制备的工艺流程图。

图2显示为本发明沟槽型场效应晶体管制备中形成外延层的结构示意图。

图3显示为本发明沟槽型场效应晶体管制备中形成第一沟槽及第二沟槽的俯视示意图。

图4显示为图3中A-B位置的截面示意图。

图5显示为本发明沟槽型场效应晶体管制备中形成第一栅介质层及第一栅结构的图示。

图6显示为本发明沟槽型场效应晶体管制备中形成体区的示意图。

图7显示为本发明沟槽型场效应晶体管制备中形成源极注入掩膜的俯视示意图。

图8显示为图7中A-B位置的截面示意图。

图9显示为图7中C-D位置的截面示意图。

图10显示为本发明沟槽型场效应晶体管制备形成源极电极结构A-B位置的截面示意图。

图11显示为本发明沟槽型场效应晶体管制备形成源极电极结构C-D位置的截面示意图。

图12显示为本发明沟槽型场效应晶体管制备形成引出栅结构A-B位置的截面示意图。

图13显示为本发明沟槽型场效应晶体管制备形成引出栅结构A-B位置的截面示意图。

图14显示为本发明对比例沟槽型场效应晶体管的俯视图。

图15显示为图14中M-N位置的截面示意图。

元件标号说明

101 半导体衬底

101 外延层

102 第一沟槽

103 第二沟槽

104 注入区

105 第一栅介质层

106 第一栅结构

107 体区

108 源极注入掩膜

108a 注入掩膜单元

109 源极

110 体区引出区

111 第一栅极

112 第一绝缘层

113 源极上金属硅化物层

114 源极电极结构

200 引出栅沟槽

201 引出栅介质层

202 引出栅极

203 引出栅电极结构

204 引出栅极上金属硅化物层

S1～S7 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

实施例一：

如图1所示，本发明提供一种沟槽型场效应晶体管结构的制备方法，包括如下步骤：

提供半导体衬底，并于所述半导体衬底上形成外延层；

于所述外延层中形成若干个平行间隔排布的第一沟槽以及若干个平行间隔排布的第二沟槽，其中，所述第一沟槽与所述第二沟槽相交设置，以基于相邻的所述第一沟槽及所述第二沟槽围成若干个注入区；

于所述第一沟槽的内壁上形成第一栅介质层，于所述第一栅介质层上形成第一栅结构，所述第一栅结构填充于所述第一沟槽内，并于所述第二沟槽的内壁上形成第二栅介质层，于所述第二栅介质层上形成第二栅结构，所述第二栅结构填充于所述第二沟槽内；

对所述外延层进行离子注入以于所述注入区中形成体区，所述体区与所述第一沟槽及所述第二沟槽均相邻接；

于所述外延层上形成源极注入掩膜，所述源极注入掩膜包括若干个间隔的注入掩膜单元，所述注入掩膜单元覆盖所述第一沟槽与第二沟槽的交界处并延伸覆盖所述交界处周围的所述注入区，以于所述体区上形成至少一个遮挡区；

基于所述源极注入掩膜对所述外延层进行离子注入以于所述体区中形成源极，所述遮挡区构成体区引出区，所述源极的上表面与所述体区引出区的上表面相平齐；以及

于所述外延层上形成与所述源极上表面及所述体区引出区的上表面均相接触的源极电极结构，以将所述源极及所述体区电性引出。

下面将结合具体附图详细说明本发明的半导体测试结构的制备方法。

如图1中的S1及图2所示，提供半导体衬底100，并于所述半导体衬底100上形成外延层101。

具体的，所述半导体衬底100可以为第一掺杂类型的衬底，其中，所述第一掺杂类型(即第一导电类型)可以是P型掺杂，也可以是N型掺杂，可以为采用离子注入工艺在本征半导体衬底中注入第一掺杂类型(P型或N型)的离子而形成的所述半导体衬底100，具体类型依实际器件需求设定，在本示例中，选择为N型掺杂衬底，另外，在一示例中，可以为重掺杂衬底，如可以是在所述半导体衬底100中掺杂的所述第一掺杂类型离子的浓度大于等于1×10

另外，在一示例中，所述外延层101的掺杂类型与所述半导体衬底100的掺杂类型一致，在一可选示例中，所述外延层101的掺杂浓度低于所述半导体衬底100的掺杂浓度，其中，可以先采用外延工艺在所述第一掺杂类型的所述半导体衬底100的上表面形成本征外延层，然后再通过离子注入工艺在所述本征外延层内注入第一掺杂类型的离子以形成所述第一掺杂类型的所述外延层101；在另一示例中，还可以采用外延工艺直接在所述第一掺杂类型的所述半导体衬底100的上表面外延形成所述第一掺杂类型的所述外延层101。本示例中，所述外延层101选用为N-型单晶硅外延层。

如图1中的S2及图3-4所示，于所述外延层101中形成若干个平行间隔排布的第一沟槽102以及若干个平行间隔排布的第二沟槽103，其中，所述第一沟槽102与所述第二沟槽103相交设置，以基于相邻的所述第一沟槽102及所述第二沟槽103围成若干个注入区104。所述第一沟槽102及所述第二沟槽103可以通过光刻刻蚀的工艺实现。

其中，图3和图4显示本发明一具体可选示例，图4显示为图3中A-B位置的截面图，图中仅示意出相关结构及其位置关系，各结构数量不应过分限制，其中，所述第一沟槽102与所述第二沟槽103相互垂直，形成的所述注入区104的形状为方形，两个相邻的所述第一沟槽102以及两个相邻的所述第二沟槽103围成一具有四边形结构的所述注入区104，构成一方块形布局的沟槽型场效应晶体管(square layout trench MOS)，从而可以在所述第一沟槽102及所述第二沟槽103中布置形成栅极，以制备器件结构，提高器件的沟道密度，降低器件的导通电阻，在一可选示例中，所述第一沟槽102之间的间距与所述第二沟槽103之间的间距相等，从而可以得到若干个大小相等的正方形的所述注入区104，当然，所述注入区104的形状还可以是长方形或者其他基于第一沟槽102和第二沟槽103得到的形状，并不以此为限，可以依据实际需求设定。

如图1中的S3及图5所示，于所述第一沟槽102的内壁上形成第一栅介质层105，于所述第一栅介质层105上形成第一栅结构106，所述第一栅结构106填充于所述第一沟槽102内，并于所述第二沟槽103的内壁上形成第二栅介质层(图中未示出)，于所述第二栅介质层上形成第二栅结构(图中未示出)，所述第二栅结构填充于所述第二沟槽103内；

具体的，在一示例中，于所述第一沟槽102的底部、侧壁形成连续的所述第一栅介质层105，所述第一栅介质层105的上表面与所述外延层101的上表面相平齐，其形成工艺可以是在所述第一沟槽102的底部、侧壁以及所述第一沟槽102周围的所述外延层101上形成连续的所述第一栅介质材料层，并去除所述外延层101上方的所述第一栅介质材料层，得到位于所述第一沟槽102的底部及侧壁上的第一栅介质层105，可选地，还可以先保留所述外延层101上的所述第一栅介质材料层，共同作为后续工艺之用，所述第一栅介质材料层作为所述第一栅介质层105，其中，可以采用热氧化或化学气相沉积工艺形成所述第一栅介质层105。同理，对于所述第二栅介质层与所述第一栅介质层105的形成工艺及结构类似，在此不再赘述。另外，在一示例中，所述第一沟槽102及所述第二沟槽103形成之后，基于同一工艺形成所述第一栅介质层105及所述第二栅介质层。

作为示例，形成所述第一栅介质层105及所述第二栅介质层之前还包括步骤：于所述第一沟槽102及所述第二沟槽103的侧部及底部表面形成牺牲氧化层，并去除所述牺牲氧化层，以基于所述牺牲氧化层对所述第一沟槽102内壁及所述第二沟槽103内壁进行修复，对刻蚀过程的损伤进行修复，可选地，可以通过热氧化工艺形成所述牺牲层，在一示例中，可以采用湿法刻蚀工艺去除所述牺牲氧化层。

另外，形成于所述第一沟槽102内壁上的所述第一栅介质层105的表面构成一栅极凹槽，所述第一栅结构106填充于所述栅极凹槽中，其中，所述第一栅结构106可以是作为器件的栅极使用，其材料包括但不限于多晶硅，此时，所述第一栅结构106低于所述外延层101的表面，所述栅极沟槽中还留有在所述第一栅结构106的上表面形成绝缘层的空间，以最终形成场效应沟槽晶体管结构，在另外示例中，所述第一栅结构106可以是不是直接作为器件的栅极使用，后续还需要对其进行刻蚀得到器件的栅极，以利于在后续工艺中对栅极的保护。同理，所述第二栅结构与所述第一栅结构106的形成工艺及结构类似。另外，在一示例中，所述第一栅介质层105及所述第二栅介质层形成之后，基于同一工艺形成所述第一栅结构106及所述第二栅结构。

如图1中的S4及图6所示，对所述外延层101进行离子注入以于所述注入区104中形成体区107，所述体区107位于相邻的沟槽之间，所述体区107与所述第一沟槽102及所述第二沟槽103均相邻接，在一示例中，所述体区107的掺杂类型与所述外延层101及所述半导体衬底100的掺杂类型相反，所述体区107具有所述第二掺杂类型，在本示例中，所述体区107选择为P型轻掺杂。另外，在一示例中，在形成所述第一栅结构106和所述第二栅结构之后，可以直接进行离子注入以形成所述体区107，从而无需制备掩膜层，注入离子可以进入所述第一栅结构106中，另外，还可以是所述第一栅介质层105形成在需要注入形成体区107的外延层上，同时，在形成所述第一栅结构106时，其沉积的材料层也形成在了所述外延层上方，形成在对应部分的第一栅介质层105表面，此时，在进行离子注入形成所述体区107时，可以去除这一部分外延层顶部的用于形成第一栅结构106的材料层并露出对应部分的第一栅介质层105，此时再进行离子注入，这里部分第一栅介质层可以在离子注入时保护所述外延层。在另一优选示例中，在进行离子注入形成所述体区107和后续的所述源极109之后的后续工艺中，还需要进一步对所述第一栅结构106和所述第二栅结构进行刻蚀以形成器件栅极。在一可选示例中，所述体区107的下表面高于所述第一沟槽102及所述第二沟槽103的底部，所述体区107底部与两种沟槽的底部之间具有一高度差，另外，在一示例中，还包括在离子注入后进行高温退火的步骤，以形成所述体区107，其中，在一示例中，可以根据器件的阈值电压、击穿电压等性能参数需求调整注入剂量。

如图1中的S5及图7所示，在所述体区107形成之后，于所述外延层101上形成源极注入掩膜108，所述源极注入掩膜108包括若干个注入掩膜单元108a，且相邻的所述注入掩膜单元108a之间具有间距，所述注入掩膜单元108a覆盖所述第一沟槽102与第二沟槽103的交界处并延伸覆盖所述交界处周围的所述注入区104，以于所述体区107中形成至少一个遮挡区，在一示例中，所述注入掩膜单元108a延伸覆盖其周围最近邻的四个所述注入区104，其中，所述遮挡区即所述注入掩膜单元108a所遮挡的所述体区107的那一部分区域，从而在所述源极注入掩膜的遮挡下，这一部分区域的体区不进行离子注入，仍然是作为体区的部分，其中，所述源极注入掩膜的特征尺寸可以相对较大，有利于工艺的实施，在一示例中，所述源极注入掩膜108的特征尺寸(CD)介于0.3-0.5微米之间，可以是0.35微米、0.4微米或者0.45微米，另外，其可以采用I line机台即可实现。

接着，如图1中的S6及图7-9所示，基于所述源极注入掩膜108对所述外延层101进行离子注入，以于所述体区107中形成源极109，所述遮挡区构成体区引出区110，从而所述源极109的上表面与所述体区引出区109的上表面相平齐，此时，所述源极109的上表面是指对体区107进行注入后的上表面，也即外延层101的上表面，此时的体区引出区110的上表面是指被所述源极注入掩膜108遮挡的部分未进行源极109注入的上表面，也即所述体区107的上表面，也即外延层101的上表面，基于上述工艺，本发明在所述源极注入掩膜108的遮挡下进行源极109离子注入，形成源极109的同时形成了将体区107的引出区域，即同时定义出了所述体区引出区110，从而无需制备源极109接触孔便将所述源极109和所述体区107进行了电性引出，传统器件结构中源极接触孔和器件沟槽之间需要严格控制两层之间的距离(overlap)，随着器件特征尺寸(pitch)的减小，不同源极接触孔与器件沟槽之间的overlap的不对称就会带来VT(阈值电压)或者ID(漏极漏电)的问题，本发明采用自对准工艺就不存在这个问题，只要源极电极结构(metal)在有源区接触好，器件沟槽和源极之间的overlap就是对称的，本发明的方案中所述源极109和所述体区107的上表面相平齐，可以实现所述源极109和所述体区107的等电势电性引出，有利于防止器件出现提前击穿的情况，有利于防止在体区floating(体区没有接出于source等电势，容易在工作中产生电势差，从而引起ID异常)情况下，闭环结构工作过程中容易累计电荷从而造成击穿的问题，本发明的上述方案可以继续减小原胞尺寸，将pitch size进一步缩小到小于0.9um以下，进一步提高器件的沟槽密度，降低导通电阻，降低器件消耗，提高开关响应速度，同时，在原胞尺寸减小的趋势下，无需制备接触孔便将源极109和体区107等电势引出，且能够使器件不会出现提前击穿的情况，得到稳定的器件电性，在工艺制造上也易于实现和量产。

其中，在一示例中，所述注入掩膜单元108a覆盖所述第一沟槽102与第二沟槽103的交界处并延伸覆盖所述交界处周围的四个所述注入区104，以使每一所述体区107中形成四个所述体区引出区110，即所述注入掩膜单元108a所遮挡的所述体区107的部分构成所述体区引出区110，在所述注入掩膜单元108a的作用下，四个所述体区引出区110之间具有间距并分别位于所述注入区104的四个角落，形成于所述源极109的周围，优选地，四个所述体区引出区110在所述体区107中呈对称分布，从而有利于提高电性均匀性。

在一示例中，所述第一沟槽102与所述第二沟槽103相互垂直，形成的所述注入区104的形状包括方形，其中，所述注入掩膜单元108a的形状包括方形，且所述注入掩膜单元108a所相交的各所述注入区104的相交区域面积相同，所述注入区104的形状选择为形成正方形，所述注入掩膜单元108a也选择为正方形，从而形成的所述体区引出区110也为正方形，在所述体区107中呈对称分布，得到了对称结构的所述源极109，有利于提高电性均匀性。

如图10及图11所示，作为一示例，前述步骤中所形成的所述第一栅结构106、所述第二栅结构、所述第一栅介质层105及所述第二栅介质层的上表面相平齐，其中，可以是所述第一栅极介质层105及所述第二栅极介质层只形成在所述第一沟槽102和所述第二沟槽103当中，还可以是所述第一栅极介质层105和所述第二栅极介质层形成在所述第一沟槽102和所述第二沟槽103当中还延伸形成在所述外延层101的表面，其中：

该示例在形成所述源极109后还包括步骤：对所述第一栅结构106进行回刻以得到第一栅极111，并于所述第一栅极111上形成第一绝缘层112，所述第一绝缘层112填充于所述第一沟槽102内，同样，对所述第二栅结构进行回刻以得到第二栅极，并于所述第二栅极上形成第二绝缘层，所述第二绝缘层填充于所述第二沟槽103内，优选地，所述第一绝缘层112、所述第二绝缘层、所述体区107及所述源极109的上表面相平齐，所述源极电极结构114还延伸形成于所述第一绝缘层112及所述第二绝缘层的上表面，其中，在一示例中，形成的所述第一栅极111及所述第二栅极的上表面高于所述源极109的下表面，另外，可以采用高密度电浆工艺(HDP)淀积高密度等离子体氧化层，即形成第一绝缘材料层及第二绝缘材料层，再对第一绝缘材料层及第二绝缘材料层进行CMP，即对淀积的高密度等离子体氧化层进行CMP，以得到所述第一绝缘层112及所述第二绝缘层，在一示例中，所述第一绝缘材料层及所述第二绝缘材料层的高度高于所述外延层101的上表面，即凸出于所述第一沟槽102及所述第二沟槽103，再对所述第一绝缘材料层及所述第二绝缘材料层进行CMP得到所述第一绝缘层112及所述第二绝缘层，从而可以提高形成的绝缘层的质量，在一示例中，对所述第一栅结构106及所述第二栅极结构的回刻深度介于2000A-3000A之间，即可以理解为所述第一栅极111及所述第二栅极的上表面与所述外延层101的上表面之间的距离介于2000A-3000A之间，本示例中可以是2500A，沉积的所述第一绝缘材料层及所述第二绝缘材料层的厚度介于3000A-4000A之间，本示例中，对应刻蚀掉的2500A，沉积的HDP氧化层可以是3000A。

作为示例，参见图10和图11所示，形成所述第一绝缘层112及所述第二绝缘层之后还包括步骤：至少于所述源极109上表面及所述体区引出区110上表面的表面形成源极109上金属硅化物层(silicide)，在一示例中，可以是Ti silicide，但并不以此为限，所述源极电极结构114形成于所述源极109上金属硅化物层表面，其中，所述金属硅化物的形成工艺可以是，至少在所述体区107及所述源极109的上表面形成金属钛，再进行RTP(RapidThermal Processing，快速热处理)，以形成所述金属硅化物层，以降低接触电阻。

如图1中的S7及图10-11所示，于所述外延层101上形成与所述源极109上表面及所述体区引出区110上表面均相接触的源极电极结构114，以将所述源极109及所述体区107电性引出，其中，所述源极电极结构114的材料可以是铝但不局限于此。

如图12-13所示，所述沟槽型场效应晶体管结构的制备方法还包括制备引出栅结构的步骤，其中，所述外延层101中定义有器件区B和终端区A，在一示例中，所述第一沟槽102及所述第二沟槽103形成于所述器件区B中，形成所述第一沟槽102及所述第二沟槽103的同时还于所述终端区A中制备引出栅沟槽200，并于所述引出栅沟槽200的内壁上形成引出栅介质层201，于所述引出栅介质层201表面形成引出栅极202，且所述终端区A上还形成有与所述引出栅极202电连接的引出栅电极结构203，其中，所述引出栅介质层201与所述第一栅介质层105及所述第二栅介质层基于同一工艺形成，所述引出栅极202与所示第一栅结构106及所述第二栅极结构基于同一工艺形成，在一示例中，当刻蚀所述第一栅结构106及所述第二栅结构形成第一栅极111及所述第二栅极时，保留所述引出栅沟槽200内的所述引出栅极202，使得在后续形成引出栅电极结构时与引出栅电极结构电连接，进行电性引出。另外，所述第一栅极111及所述第二栅极可以通过外围的沟槽引出到栅极焊垫(gate pad)，在一示例中，将所述第一栅极111及所述第二栅极拉出所述第一沟槽及所述第二沟槽到晶粒(die)边缘，再用大沟槽把所有晶粒边缘的沟槽串起来引入到栅极焊垫，在一可选示例中，通过所述终端区A的所述引出栅结构将所述第一栅极及所述第二栅极电性引出。

在一示例中，所述引出栅电极结构203与所述源极电极结构114基于同一工艺制备，例如可以是形成一整块的金属材料层，之后再进行刻蚀，如可以利用光罩进行刻蚀，刻蚀开所述源极电极结构114与所述引出栅电极结构203，使二者相绝缘，在另一可选示例中，形成所述引出栅极202后还包括制备引出栅极上金属硅化物层204的步骤，且所述引出栅电极结构203形成于所述引出栅上金属硅化物层204的表面，以降低接触电阻，在一可选示例中，，所述引出栅极202的上表面与所述源极109的上表面相平齐，所述引出栅电极结构204与所述源极电极结构114绝缘且二者基于同一工艺制备。

实施例二：

如图10-13所示，并参阅图1-9，本发明还提供一种沟槽型场效应晶体管结构，所述场效应晶体管结构优选采用本发明实施例一的沟槽型场效应晶体管结构的制备方法制备得到，当然也可是其他方法制备得到，所述沟槽型场效应晶体管结构包括：半导体衬底100、外延层101、形成于所述外延层101中的第一沟槽102及第二沟槽103、第一栅介质层105、第二栅介质层(图中未示出)、第一栅极111、第二栅极(图中未示出)、体区107、源极109以及源极电极结构114，其中：

所述半导体衬底100可以为第一掺杂类型的衬底，在本示例中，选择为N型掺杂衬底，另外，在一示例中，可以为重掺杂衬底，如可以是在所述半导体衬底100中掺杂的所述第一掺杂类型离子的浓度大于等于1×10

另外，在一示例中，所述外延层101的掺杂类型与所述半导体衬底100的掺杂类型一致，在一可选示例中，所述外延层101的掺杂浓度低于所述半导体衬底100的掺杂浓度，本示例中，所述外延层101选用为N-型单晶硅外延层。

具体的，所述外延层101中形成有若干个平行间隔排布的第一沟槽102以及若干个平行间隔排布的第二沟槽103，其中，所述第一沟槽102与所述第二沟槽103相交设置形成若干个交界处，且相邻的所述第一沟槽102及所述第二沟槽103围成若干个注入区104，在一示例中，所述第一沟槽102与所述第二沟槽103相互垂直，形成的所述注入区104的形状为括方形，两个相邻的所述第一沟槽102以及两个相邻的所述第二沟槽103围成一具有四边形结构的所述注入区104，构成一方块形布局的沟槽型场效应晶体管(square layout trenchMOS)，从而可以在所述第一沟槽102及所述第二沟槽103中布置形成栅极，以制备器件结构，提高器件的沟道密度，降低器件的导通电阻，在一可选示例中，所述第一沟槽102之间的间距与所述第二沟槽103之间的间距相等，从而可以得到若干个大小相等的正方形的所述注入区104，当然，所述注入区104的形状还可以是长方形或者其他基于第一沟槽102和第二沟槽103得到的形状，并不以此为限，可以依据实际需求设定。

所述第一栅介质层105连续的形成于所述第一沟槽102的底部及侧壁，所述第一栅介质层105的上表面与所述外延层101的上表面相平齐，还可以是所述第一栅介质层105连续地形成于所述第一沟槽102的底部、侧壁以及所述第一沟槽102周围的所述外延层101表面。同理，对于所述第二栅介质层与所述第一栅介质层105的结构类似，在此不再赘述。

所述第一栅极111形成于所述第一栅介质层105表面，且所述第一栅极111填充于所述第一沟槽102内，且所述第一栅极111的上表面低于所述外延层101的上表面，其材料包括但不限于多晶硅，在一示例中，所述第一栅极111的上表面与所述外延层101的上表面之间的间距2000A-3000A之间，本示例中可以是2500A，同理，所述第二栅极与所述第一栅极111的结构类似，在此不再赘述。

作为示例，所述沟槽型场效应晶体管结构还包括形成于所述第一栅极111上且填充于所述第一沟槽102内的第一绝缘层112以及形成于所述第二栅极上且填充于所述第二沟槽内的第二绝缘介质层，且所述源极电极结构114还延伸形成于所述第一绝缘层112及所述第二绝缘层的上表面，其中，所述第一绝缘层及所述第二绝缘层的材料包括但不限于氧化硅。

所述体区107形成于所述注入区104中，所述体区107与所述第一沟槽102及所述第二沟槽103相邻接，所述体区107包括至少一个体区引出区110，所述体区引出区110与所述体区107周围紧邻的所述交界处相邻接；在一示例中，所述体区107的掺杂类型与所述外延层101及所述半导体衬底100的掺杂类型相反，所述体区107具有所述第二掺杂类型，在本示例中，所述体区107选择为P型轻掺杂。另外，所述体区107的下表面高于所述第一沟槽102及所述第二沟槽103的底部，所述体区107底部与两种沟槽的底部之间具有一高度差。

所述源极109形成于所述体区107中，所述源极109与所述体区引出区110相邻接，且所述源极109的上表面与所述体区引出区110的上表面相平齐，本发明基于所述体区引出区110将所述体区107电性引出，并且所述源极109和所述体区107的上表面相平齐，可以实现所述源极109和所述体区107的等电势电性引出，有利于防止器件出现提前击穿的情况，本发明无需制备接触孔便将源极109和体区107等电势引出，可以继续减小原胞尺寸，进一步提高器件的沟槽密度，降低导通电阻，降低器件消耗，提高开关响应速度，同时，在原胞尺寸减小的趋势下，无需制备接触孔便将源极109和体区107等电势引出，且能够使器件不会出现提前击穿的情况，得到稳定的器件电性。

作为示例，所述第一沟槽102与所述第二沟槽103相互垂直，形成的所述注入区104的形状包括方形，例如，可以选择为正方形，每一所述体区107包括四个所述体区引出区110，可以选择为正方形，各所述体区引出区110的面积相等且相邻的所述体区引出区110之间具有间距，分别位于所述注入区104的四个角落，形成于所述源极109的周围，优选地，四个所述体区引出区110在所述体区107中呈对称分布，优选地，所述体区引出区110在所述体区107中呈对称分布，得到了对称结构的所述源极109，有利于提高电性均匀性。

所述源极电极结构114与所述源极109的上表面及所述体区引出区110的上表面均相接触，以将所述源极109及所述体区107电性引出，其中，所述源极电极结构114的材料可以是铝但不局限于此

作为示例，所述沟槽型场效应晶体管结构还包括源极上金属硅化物层113，所述源极上金属硅化物层113至少形成于所述源极109上表面和所述体区引出区110上表面，且所述源极电极结构114形成于所述源极上金属硅化物层113表面，以降低接触电阻，在一示例中，可以是Ti silicide，但并不以此为限。

作为示例，如图12及13所示，所述沟槽型场效应晶体管结构还包括引出栅结构，其中，所述外延层101中定义有器件区B和终端区A，在一示例中，所述第一沟槽102及所述第二沟槽103形成于所述器件区B中，所述引出栅结构形成于所述终端区A中，所述引出栅结构包括：引出栅沟槽200，形成于所述引出栅沟槽200的内壁上的引出栅介质层201，形成于所述引出栅介质层201表面形成引出栅极202，以及形成于所述终端区上与所述引出栅极202电连接的引出栅电极结构203，且所述引出栅电极结构203与所述源极电极结构114相绝缘。在另一可选示例中，所述引出栅极202上还形成有引出栅极上金属硅化物层204，且所述引出栅电极结构203形成于所述引出栅上金属硅化物层204的表面，以降低接触电阻。另外，所述第一栅极111及所述第二栅极可以通过外围的沟槽引出到栅极焊垫(gate pad)，在一示例中，将所述第一栅极111及所述第二栅极拉出所述第一沟槽及所述第二沟槽到晶粒(die)边缘，再用大沟槽把所有晶粒边缘的沟槽串起来引入到栅极焊垫，在一可选示例中，通过所述终端区A的所述引出栅结构将所述第一栅极及所述第二栅极电性引出。

对比例：

如图14-15所示，本发明还提供一对比例，该对比例提供的沟槽型场效应晶体管包括半导体衬底300,、外延层301、体区302、源极303、源极接触孔304以及源极电极结构305，该对比例中基于源极接触孔304实现源极303和体区302电性引出，该对比例中需要制备源极接触孔，占据一定的器件空间，且受限于光刻工艺的限制，另外，该示例的器件结构随着特征尺寸(pitch size)进一步降低，源极区域缩小，源极接触孔的工艺难度增加，O.Lmargin(over lay photo两层对准的量测)，源极接触孔内填充Ti/W形成源极电极结构时，器件特征尺寸CD变小，导致Ti工艺等受限，Ti不能均匀的溅射到接触孔中，不能形成均匀的silicide，孔内Ti/W无法形成较好的金属接触，且体区容易出现floating的情况，源极和体区不能形成等电势引出，器件在工作过程中出现提前击穿现象，而基于本发明实施例一和实施例二的方案可以有效解决上述问题。

综上所述，本发明的沟槽型场效应晶体管结构及制备方法，通过设计源极注入掩膜进行源极自对准注入，在形成源极的同时形成体区引出区，直接将源极和体区接出，本发明采用自对准技术，得以继续减小元胞尺寸，无需通过设置源极接触孔的方式将源极和体区进行等电势电性引出，针对方形沟槽型场效应晶体管闭环结构，从工艺和布局上解决随着元胞尺寸的缩小以及体区的接出问题，从而避免出现器件提前击穿的问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。