高压半导体器件及其制造方法

分案申请

本申请为申请号2016800168315、申请日2016年02月11日、题为“高压半导体器件及 其制造方法”的分案申请。

关于联邦资助研究的声明

本发明是在能源部颁发的批准号为DEAR0000442的政府支持下进行的。政府对本发明 有一定的权利。

技术领域

本申请一般涉及高压半导体器件及制造该器件的方法，特别是涉及包括集成的二极管的 高压半导体器件及制造该器件的方法。

背景技术

金属氧化物半导体场效应晶体管(即MOSFET)通常用于功率电子电路中，例如DC-DC 转换器。DC-DC转换器使用基于功率MOSFET的开关以将电压从一个电平转换到另一个电平。在典型的DC-DC转换器中，控制电路驱动两个功率MOSFET的栅极以调节从电源到负 载的功率传递。其中一个功率MOSFET可以作为同步整流器来工作。

碳化硅的性质非常适合用于高压功率电子应用，如用于DC-DC转换器的功率MOSFET。 与硅相比，碳化硅的主要优点之一是其更高的临界击穿场强。与硅约0.3MV/cm的击穿场强 相比，碳化硅具有约3MV/cm的击穿场强。碳化硅高10倍的击穿场强使得半导体开关和整流 器具有更高的反向阻断电压和更低的导通状态电阻，从而能够实现比硅更高的功率电子系统 性能。

在DC-DC转换器中，功率MOSFET需要关闭一小段时间，其中一个MOSFET打开而另一个则关闭，以阻止电源和地之间的直通电流。在这个死时间内，集成到功率MOSFET结构的p-n结二极管可以传导电流。通过集成到SiC MOSFET的p-n结二极管传导电流不是优选的，因为与肖特基二极管相比功率传导的损耗更高。SiC p-n结二极管更高的功率传导损耗由 于更高的导通电压并且因此二极管的正向压降较大。p-n结二极管还具有更高的开关功率损 耗，因为其是双极器件并且存储了需要除去以断开二极管的少数载流子。

因此，在DC-DC转换器电路中，肖特基二极管可以与SiC功率MOSFET反并联，作为续流二极管(D1)。肖特基二极管具有更低的导通电压(约0.9V)，因此与具有约3.5V的正 向压降的集成p-n结二极管相比，具有更低的传导损耗。此外，肖特基二极管是多数载流子 器件，因此与p-n结二极管相比，开关功率损耗也更低，因为器件中没有存储少量载流子。

虽然可以将续流肖特基二极管添加到转换器电路中以提高转换效率，但由于需要额外的 组件，所以使用外部肖特基二极管增加了转换器单元的成本。外部肖特基二极管也占用了电 路板上的空间，阻碍了实现更小的转换器空间。肖特基二极管的可靠性及其在电路板上的电 气连接也可能降低转换器的整体可靠性。此外，肖特基二极管中的引线键合产生额外的自感 应，其在限制转换器的高频工作中起作用。

因此，仍然需要MOSFET器件，特别是SiC MOSFET器件，其中肖特基二极管集成在功率MOSFET结构内。

发明内容

提供了一种多单元MOSFET器件，其包括：

n-型衬底上的n-型漂移层；

多个MOSFET单元，每个MOSFET单元包括：

在n-型漂移层上具有间隔关系的第一和第二p-型阱区域；

在n-型漂移层上位于第一和第二p-型阱区域之间的n-型JFET区域，其中第一和第二p-型阱区域中的每一个具有与JFET区域相邻的通道区域；

在第一和第二p-型阱区域中每一个上的第一和第二n-型源极区域，其与JFET区域相 对地邻近通道区域，其中第一和第二n-型源极区域具有比n-型漂移层更高的掺杂剂浓度；

在第一和第二n-型源极区域每一个上的源极欧姆接触；

JFET区域和通道区域上的栅极电介质层；

栅极电介质层上的栅极层；

栅极层上的层间电介质层；以及

在n-型漂移层上的第一和第二p-型体接触区域，其与通道区域相对地邻近第一和第 二n-型源极区域，其中第一和第二p-型体接触区域比第一和第二p-型阱区域具有更高的 掺杂剂浓度；

在n-型漂移层上的n-型肖特基区域，其与一个或多个MOSFET单元相邻；

在源极欧姆接触上并与其接触的源极金属层；以及

在n-型肖特基区域上并与其接触的肖特基金属层，肖特基金属层形成与n-型肖特基区域 接触的肖特基接触。

还提供了制造多单元MOSFET器件的方法，其包括：

在n-型漂移层上形成第一和第二p-型阱区域，其中n-型漂移层在n-型衬底上，并且其中 第一和第二p-型阱区域间隔开而在它们之间形成n-型肖特基区域，并且其中漂移层与第一和 第二阱区域的每一个相邻且与n-型肖特基区域相对的n-型区域形成第一和第二JFET区域；

在第一和第二p-型阱区域的每一个中形成n-型源极区域，其中n-型源极区域与第一和第 二JFET区域间隔开，在n-型源极区域和JFET区域之间留下p-型通道区域；

分别在肖特基区域与第一和第二p-型阱区域的每一个之间形成第一和第二p-型体接触区 域；

在第一和第二JFET区域和相邻的通道区域上沉积栅极氧化物层；

在栅极氧化物层上沉积栅极层；

在栅极层上沉积层间电介质材料；

在源极区域上形成源极欧姆接触；

在源极欧姆接触和n-型肖特基区域上沉积源极金属层，其中源极金属层形成与n-型肖特 基区域接触的肖特基接触；和

在源极金属层上沉积最终的金属。

还提供了制造多单元MOSFET器件的方法，其包括：

在n-型漂移层中蚀刻以形成具有底部和侧壁的第一和第二开口，其中n-型漂移层在n-型 衬底上，并且其中第一和第二开口间隔开并在其之间形成n-型肖特基区域；

在相邻的n-型漂移层中分别形成与第一和第二开口相邻的第一和第二p-型阱区域，其中 第一和第二p-型阱区域形成为与n-型肖特基区域相对，并且其中漂移层与第一和第二阱区域 相邻的n-型区域形成第一和第二JFET区域；

在第一和第二p-型阱区域的每一个中形成n-型源极区域，其中所述n-型源极区域与第一 和第二JFET区域间隔开，在n-型源极区域和JFET区域之间留下p-型通道区域；

形成与第一和第二开口的底部和侧壁相邻的第一和第二p-型体接触区域；

在第一和第二开口中沉积电介质材料；

在第一和第二JFET区域和相邻的通道区域上沉积栅极氧化物层；

在栅极氧化物层上沉积栅极层；

在栅极层上沉积层间电介质材料；

在源极区域上形成源极欧姆接触；

在源极欧姆接触和n-型肖特基区域上沉积源极金属层，其中源极金属层与n-型肖特基区 域接触的肖特基接触；和

在源极金属层上沉积最终的金属。

还提供了一种多单元MOSFET器件，其包括：

第一MOSFET单元和相邻的第二MOSFET单元；和

周边区域，包括在第一和第二MOSFET单元之间多个交替的p-型体接触区域和n-型肖特 基区域。根据一些实施例，周边区域还包括：沿着第一MOSFET单元的周边延伸的第一p- 型体接触区域，第一MOSFET单元的周边与周边区域相邻；和沿着第二MOSFET单元的周边延伸的第二p-型体接触区域，第二MOSFET单元的周边与周边区域相邻且与第一p-型体接触区域相对，并且交替的p-型体接触区域在第一和第二p-型体接触区域之间延伸。根据一些 实施例，第一MOSFET单元包括多个交替的p-型体接触区域和沿着第一MOSFET单元的周边延伸的n-型源极区域，第一MOSFET单元的周边与周边区域相邻；而第二MOSFET单元 包括多个交替p-型体接触区域和沿着第二MOSFET单元的周边延伸的n-型源极区域，第二MOSFET单元的周边与周边区域相邻。

本文中阐述了本教导的这些和其它特征。

附图说明

技术人员将理解，以下描述的附图仅用于说明目的。附图并不旨在以任何方式限制本教 导的范围。

图1A是多单元MOSFET半导体器件的示意性横截面图，其包括集成的肖特基二极管；

图1B是多单元MOSFET半导体器件的示意性横截面图，其包括集成的肖特基二极管， 其中器件的肖特基区域具有与漂移层不同的掺杂浓度；

图1C是多单元MOSFET半导体器件的示意性横截面图，其包括集成的肖特基二极管， 其中器件的肖特基和JFET区域具有与漂移层不同的掺杂浓度；

图1D是MOSFET半导体器件的示意性横截面图，其包括集成的肖特基二极管和漂移层 上的电流扩散层；

图2是多单元MOSFET半导体器件的示意性布局(即顶部)视图，其包括如图1A-1C所示的集成的肖特基二极管；

图3是多单元MOSFET半导体器件的示意性横截面图，其包括集成的肖特基二极管并且 在器件的源极欧姆接触和肖特基区域上形成有通过电介质材料的通孔，其中源极金属在通孔 底部接触源极欧姆接触和肖特基区域；

图4是如图3所示的多单元MOSFET半导体器件的示意性布局(即顶部)视图，其包括在每个源极欧姆接触上排列成一行的多个源极通孔和在肖特基区域上单个细长的肖特基通 孔；

图5是如图3所示的多单元MOSFET半导体器件的示意性布局(即顶部)视图，其包括在每个源极欧姆接触上排列成一行的多个源极通孔和在肖特基区域上排列成多行的多个肖特 基通孔；

图6是如图3所示的多单元MOSFET半导体器件的示意性布局(即顶部)视图，其包括排列成一行且被连续的p-型体接触区域包围的多个不连续的肖特基接触区域；

图7A是多单元MOSFET半导体器件的示意性布局(即顶部)视图，其中肖特基区域和源极区域各自包括多个不连续区域与不连续的p-型体接触区域的交替，其中肖特基区域在x 方向与p-型体接触区域相邻；

图7B是多单元MOSFET半导体器件的示意性布局(即顶部)视图，其中肖特基区域和源极区域各自包括多个不连续区域与不连续的p-型体接触区域的交替，其中肖特基区域在x 方向与源极区域相邻；

图8是具有集成的肖特基二极管的MOSFET器件的示意性横截面图，其中p-型体接触区 域(P+)形成为与填充氧化物的沟槽的底部和侧壁相邻；

图9是图8的器件的布局(俯视)示意图；

图10是具有集成的肖特基二极管的MOSFET器件的示意性截面图，其中p-型体接触区 域(P+)形成为与填充氧化物的沟槽的底部和侧壁相邻，并且其中通孔形成为通过源极欧姆 接触和肖特基区域上的电介质材料；

图11是多单元MOSFET的布局示意图，其包括具有集成的肖特基二极管的多个MOSFET；

图12是多单元MOSFET的布局示意图，其包括具有集成的肖特基二极管的MOSFET与没有集成的肖特基二极管的MOSFET的交替；

图13A-13I示出了制造如图3所示的具有集成的肖特基二极管的多单元MOSFET器件的 方法；

图14A-14K示出了制造如图8所示的具有集成的肖特基二极管的多单元MOSFET器件 的方法；

图15示出了如本文所述的具有集成的肖特基的DMOS(◇)与没有集成的肖特基二极管 的常规DMOS器件(△)相比较的工作曲线图，两者在第三象限中工作，其中栅极-源极电 压(V

图16是DC-DC转换器电路的示意图，其包括具有集成的肖特基二极管的功率MOSFET。

具体实施方式

如本文所使用，单元的“周边区域”是单元周边或附近的区域。根据一些实施例，单元 的周边区域可以邻近单元的周边。

如本文所使用，在下层“上”的层可以与下层直接接触或者与下层间接接触，其中在该 层和下层之间有一层或多层中间层。

金属氧化物半导体场效应晶体管(MOSFET)器件可用于功率电子电路中，如DC-DC转 换器。常用的功率半导体开关是双扩散MOSFET或DMOSFET。扩散是指制造工艺。特别地，通过双扩散工艺获得P阱和N源极区域(即，p-型阱扩散，然后在n-型源极区域上扩散)。

由于在SiC中掺杂剂的扩散可以忽略，因此通过离子注入工艺将掺杂剂引入SiC中。因 此，SiC DMOSFET被称为双离子注入的MOSFET。常规的SiC DMOSFET器件包括注入在n-型漂移层中的两个P-型阱区域，n-型漂移层在N-型衬底上。p-型阱区域之间的n-型材料形 成器件的JFET区域。N+源极区域注入到p-型阱区域并偏离p-型阱区域的内边缘。该偏离形 成器件的通道区域。在JFET和通道区域上形成难熔的栅极电极。

在多单元DMOSFET器件中，在漂移层中注入多个间隔的p-型阱区域和N+源极区域。P+体接触区域注入穿过N+源极区域和下面的p-型阱区域，以针对相邻的单元形成分离的源极/阱区域。在多单元器件中，将单位单元的宽度(即，单元间距(cell pitch))定义为相邻JFET 区域之间中心到中心的距离。通常需要较小的单元间距以确保在给定区域内DMOS单元大的 组装密度。单元可以是条纹、“梯”型或“3DMOS”设计。

在DMOSFET的导通状态期间，施加大于阈值电压的栅极偏压导致电流从器件的漏极端 流到器件的源极端。在DMOSFET的关闭状态期间，漏极端被偏置在高电压(例如，漏极到 源极电压可以为1200伏特)，栅极和源极端被偏置在对应于0伏特的接地电位。由P-阱到N- 漂移区域形成的P-N结二极管的势垒区支持大的反向电压。DMOSFET具有内置的P-N结二极管，在P-阱到N-漂移区域之间形成。在某些工作条件下，P-N结二极管正向偏置并导通电流。如上所述，电流传导通过集成有p-n结二极管的SiC MOSFET不是优选的，因为与肖特 基二极管相比，传导和开关功率损耗更高。因此，提供了允许在MOSFET结构内集成肖特基 二极管的不同器件结构和布局。

根据一些实施例，提供了具有集成的肖特基二极管的MOSFET，其中器件的源极金属化 也形成了肖特基接触。图1A是这种类型的多单元器件的单位单元的示意性横截面图。由1A 可以看出，MOSFET器件包括在相邻的MOSFET单元之间的肖特基二极管。如图1A所示，肖特基二极管在肖特基金属和N-型漂移区域之间形成，并且由两侧的体接触(P+)区域包围。 将肖特基金属沉积在N-型漂移区域上以形成肖特基接触。将源极金属沉积在欧姆接触上以形 成源极接触。然后将最终的源极金属沉积在源极金属和肖特基金属上并与其接触。肖特基金 属和源极金属可以是相同或不同的材料。当MOSFET处于反向阻断模式并在漏极端施加高压 (例如1200V)时，肖特基二极管周围的体接触(P+)区域可以使肖特基区域屏蔽高电场。 体接触(P+)区域也可以起降低肖特基二极管在MOSFET反向阻断状态下电流渗漏的作用。 器件的单元间距定义为MOSFET单元的JFET区域的中间与相邻MOSFET单元的JFET区域 的中间之间的距离。

肖特基区域的掺杂浓度可以与N-型漂移区域的掺杂浓度不同。图1B是器件的示意图， 该器件的肖特基区域中具有与漂移区域不同的净掺杂浓度。根据一些实施例，在肖特基区域 中的掺杂浓度可以是5×10

MOSFET器件的JFET区域也可以具有与漂移层不同的掺杂浓度。根据一些实施例，JFET 区域和肖特基区域可各自具有不同的掺杂浓度，该掺杂浓度也可以不同于漂移层的掺杂浓度。 例如，可以通过离子注入独立地限定JFET区域掺杂浓度和肖特基区域掺杂浓度。根据一些 实施例，可以在N-漂移区域上生长n-型外延层(即外延层)，以形成掺杂浓度不同于漂移层 的JFET和肖特基区域。图1C是器件的示意图，该器件具有在n-型外延层在生长的N-漂移 区域。根据一些实施例，外延层的厚度为0.2-3.0μm。根据一些实施例，外延层的掺杂浓度可 以是5×10

图1D是根据一些实施例的MOSFET半导体器件的示意性横截面图，其包括集成的肖特 基二极管和漂移层上的电流扩散层。电流扩散层可以从JFET区域向漏极扩散电流，从而能 够减小JFET电阻。电流扩散层的掺杂浓度可以为5×10

如图1所示，在相邻的体接触(P+)区域之间，器件可以具有单个连续的n-型肖特基区 域。还是如图1所示，JFET区域的上表面可以与源极和/或肖特基区域的上表面对准，且栅 极氧化物在JFET区域的上表面上。

在图1B、1C和1D中，单个源极金属层显示为在肖特基区域上和在源极欧姆接触区域上。 对于这些实施例，在肖特基区域上的金属也可以不同于图1A中所示的源极区域上的金属。

图2是图1A-1C所示的器件的布局(即顶部)视图。如图2所示，虚线之间的区域表示源极欧姆接触。单元间距(即，相邻MOSFET器件的JFET区域中心之间的距离)也在图2 中示出。

源极金属化可以由一个或多个导电层组成，导电层包括但不限于钛、氮化钛、铝、钨及 其组合。

根据一些实施例，可以使用相同的一个或多个源极金属化层来接触源极欧姆接触，以形 成肖特基接触并用作引线接合和组装工艺的最终源极金属化。

图3是MOSFET器件的横截面示意图，其包括集成的肖特基二极管，其中一个或多个通 孔用于使MOSFET中源极欧姆接触和源极最终金属化之间电连接。如图3所示，一个或多个 通孔还可用于使源极金属(即源极衬垫)和源极最终金属化之间电连接。特别地，在JFET区域和源极欧姆接触上可以形成电介质材料。电介质材料可以是与用于形成MOSFET的层间电介质层(ILD)相同的材料。然后可以通过电介质材料在源极欧姆接触和JFET区域上形成通孔。源极金属使通孔排列并在通孔底部接触源极欧姆接触和肖特基区域。

如图3所示，在源极通孔底部，通孔衬垫材料(即，源极金属层)接触源极欧姆接触。还是如图3所示，在肖特基区域上的通孔底部，通孔衬垫材料(即源极金属)接触肖特基区域以形成肖特基二极管。根据一些实施例，通孔衬垫材料包括钛(Ti)和氮化钛(TiN)。根 据一些实施例，通孔全部或部分地填充有通孔填充材料。根据一些实施例，通孔填充材料是钨(W)。可以使用标准的钨(W)插塞工艺完成通孔衬垫材料的沉积和用钨填充通孔。

根据一些实施例，全JFET区域的宽度为1.5-6μm，包围肖特基区域的P+区域的宽度为 0.6-3μm和/或肖特基区域的宽度为1-4μm。

图4是如图3所示的器件的布局(即顶部)视图的示意图，其包括在肖特基区域中单个 连续的通孔，以及在源极欧姆接触上布置为一列的多个分开的不连续通孔。虽然在源极欧姆 接触区域上示出的是矩形源极通孔，但是源极通孔可以是任何形状，包括但不限于正方形和 矩形。当使用正方形或矩形源极通孔时，通孔的典型尺寸为0.5μm×0.5μm至1μm×1μm。在源 极欧姆接触区域上的通孔间距可根据工艺技术变化。根据一些实施例，通孔间距可以为 0.5-1μm。

虽然在图4的源极欧姆接触区域上示出了一列源极通孔，但是也可以使用多列源极通孔。 如图4所示，在肖特基区域上的通孔可以是沿MOSFET单元的长度延伸的单个细长通孔。

图5示出了如图3所示的MOSFET器件的布局图，其包括在肖特基区域中布置成多列的 多个源极通孔和在每个源极欧姆接触上布置成单列的多个源极通孔。在源极欧姆接触区域和 肖特基区域中的通孔形状、通孔尺寸以及通孔间距可以与图4所示的器件描述的相同。图5 示出了在肖特基区域中的两列通孔和在源极欧姆接触区域中的一列通孔。源极欧姆接触区域、 肖特基区域或两者可以具有一列或多列通孔。在欧姆接触区域和肖特基区域上使用相同形状、 尺寸和间距的通孔允许更稳健的通孔工艺。

根据一些实施例，欧姆接触材料可以是镍、钛和铝。

根据一些实施例，源极通孔的形状是正方形或矩形。

根据一些实施例，MOSFET器件包括在源极欧姆接触上布置为一列或多列的多个通孔和 在肖特基区域上的单个细长通孔。根据一些实施例，MOSFET器件包括在源极欧姆触上布置 为一列或多列的多个通孔和在肖特基区域上布置为一列或多列的多个通孔。

图6示出了MOSFET器件的布局图，其具有集成的肖特基二极管，其中肖特基区域沿MOSFET单元的长度不连续。如图6所示，该器件包括沿DMOS单元的长度周期性布置的分 开的肖特基区域。分开的肖特基区域可以是任何形状，包括正方形或矩形(示出)。如图6所示，p-型体接触材料(即，图6中的P+)完全包围肖特基区域。

使用分开的不连续的肖特基区域允许独立控制MOSFET单元中肖特基面积的百分比。例 如，为了增加单位单元中肖特基二极管的量，可以固定Y方向(Wsy)上肖特基区域的宽度， 而增加X方向(Wsx)上肖特基区域的宽度。Y方向(Wsy)上肖特基区域的宽度可以固定为用于P+区域的适当值，以有效地使肖特基区域屏蔽高电压。

与图4和图5所示的器件需要两个光刻开口相比，使用图6的布局可以实现更小的单元 间距，因为需要单个光刻开口用于注入p-型体接触区域。此外，根据肖特基区域的尺寸，可 以在反向阻断期间改善肖特基区域对高电压的屏蔽，因为存在包围肖特基区域的p-型体接触 区域。

在沉积最终源极金属之前，将肖特基金属沉积在肖特基区域上以形成肖特基接触。也可 以使用与上述工艺类似的通孔工艺以形成在源极金属和源极欧姆接触之间的肖特基接触和或 电接触。

器件的源极金属化还可以用作与器件的肖特基区域接触的肖特基接触。源极金属化可以 包括钛、氮化钛、铝或钨。可以使用相同的一个或多个金属化层来与源极欧姆接触进行电接 触并形成肖特基接触，也可以用作用于引线接合和组装工艺的最终源极金属化。

图7A和7B是第一和第二MOSFET器件的布局示意图，其具有集成的肖特基二极管，其中肖特基区域和源极区域沿DMOS单元的长度不连续。如图7A所示，沿DMOS单元的长 度周期性地布置多个分开的肖特基区域。虽然示出为矩形区域，但肖特基区域可以是任何形状，包括正方形或矩形。从图7A看以看出，源极(N+)区域沿单位单元的长度(即，y方 向)也是不连续的。特别地，在图7A所示的器件中，源极(N+)和体接触(P+)区域沿单 位单元的长度交替布置。每个分开的肖特基区域布置在相邻MOSFET单元的体接触(P+)区 域之间。体接触(P+)区域在y方向也包围肖特基区域。在图7B所示的器件中，在x方向 上，器件分开的肖特基区域在源极区域(N+)之间，而不是在相邻MOSFET的p-型体接触 区域之间。p-型体接触区域(P+)在y方向布置为间隔的单行分开的区域，且在相邻MOSFET 器件的p-型通道区域之间延伸。图7A和7B所示的布局允许一单位中的肖特基区域可以独立 地调整。与图6所示的器件相比，这些布局还可以实现更小的单元间距。

图8是MOSFET器件的示意性横截面图，其具有集成的肖特基二极管，其中p-型体接触 区域(P+)形成为与沟槽的底部和侧壁相邻，沟槽填充有电介质材料(例如氧化物)。在沟槽 形成后，可以通过离子注入形成p-型体接触区域，从而导致更深的p-型注入区域。当在SiC MOSFET的漏极上施加高电压时，更深的p-型注入区域可以提供肖特基区域对高电压更好的 屏蔽。该结构还能够使肖特基区域中的掺杂浓度更高，以进一步降低二极管的正向压降。较 低的正向电压导致二极管中较低的功率损耗。

图9示意性示出了图8中器件的布局图。从图9看以看出，沟槽和肖特基区域沿DMOS单位单元的长度(即，y方向)延伸。如上所述，在沉积源极金属之前，可以将肖特基金属 沉积在肖特基区域上。p-型体接触区域(P+)也显示为在宽度或x方向上与沟槽相邻。在图 9中也示出了单元间距。

图10是MOSFET器件的示意性截面图，其具有集成的肖特基二极管，其中p-型体接触 区域(P+)形成为与沟槽的底部和侧壁相邻，沟槽填充有氧化物，并且其中在源极欧姆接触 区域和肖特基区域上形成通孔。如图10所示，通孔衬垫材料用作如上所述的肖特基金属。

图11和12示出了多单元MOSFET器件不同的布置的布局图，其包括具有集成的肖特基 二极管的MOSFET。在图11中，多单元MOSFET布局由MOSFET的单位单元组成，每个 MOSFET的单位单元具有集成的肖特基二极管。在图12中，多单元MOSFET布局包括具有 集成的肖特基二极管的MOSFET和不具有集成的肖特基二极管的MOSFET。虽然图12示出 了具有和不具有集成的肖特基二极管的MOSFET的交替单元，也可以使用这些单位单元的其 它布置。例如，每个第二、第三等单位单元可以是具有或不具有集成的肖特基二极管的单位 单元。

图13A-13I示出制备如图3所示具有集成的肖特基二极管的多单元MOSFET器件的方法。 如图13A所示，起始材料包括N-型衬底上的N-型漂移区域。N-漂移厚度可以在几微米(例 如，2μm)至超过100μm之间变化。衬底的厚度也可以变化。衬底的厚度可以是350μm。在n-型漂移层和衬底之间也示出了n-型缓冲层。缓冲层是可选的，且在衬底上可以直接形成漂 移层。

如图13B所示，沉积、图案化和蚀刻注入物掩模(例如二氧化硅)以限定用于P-阱注入 物的开口。然后将P-型阱注入在漂移层中。如图13C所示，在P-阱注入之后，沉积一层掩模 材料(例如二氧化硅)并回蚀刻以在P-阱注入物掩模材料的边缘上限定间隔。如图13D所示， 然后进行N+注入以限定N+源极区域。间隔使源极区域从p-型阱区域的边缘偏移，从而在源 极区域和相邻JFET区域之间限定p-型通道。

如图13E所示，然后沉积、图案化和蚀刻注入物掩模(例如，二氧化硅)以限定用于P+ 注入物的开口。P+区域用作MOSFET的体接触。然后如图13F所示形成体接触区域。如图13G所示，移除注入物掩模之后，然后可以在高温(例如1650℃)下通过退火来活化注入物。

然后可以形成栅极氧化物，随后进行多晶硅栅极沉积、图案化和蚀刻以及层间电介质(例 如二氧化硅)沉积、图案化和蚀刻。然后形成、蚀刻和退火源极欧姆接触。然后将电介质材 料(例如二氧化硅)沉积在源极欧姆接触、p+区域和肖特基区域上，并图案化和蚀刻以形成 源极和肖特基通孔。然后沉积源极金属/通孔衬垫材料。通过通孔衬垫材料形成与欧姆接触接 触的电接触。通孔衬垫材料还接触肖特基区域以形成肖特基接触。该材料可以是钛(Ti)和 氮化钛(TiN)层。然后用填充材料(例如钨)填充通孔。这些工艺步骤之后的器件如图13H 所示。然后可以沉积最终的源极金属(例如铝)。这些工艺步骤之后的器件如图13I所示。

可以使用图13A-13I中稍加修改的工艺来制造器件，器件的源极和肖特基区域上没有如 图1A-1C所示的通孔。缓冲层和衬底层在图13B-13I中未示出。

图14A-14K示出了制造多单元MOSFET器件的方法，其具有如图8所示的集成的肖特基二极管。如图14A所示，起始材料可以是N-衬底上的N-型漂移区域。n-型漂移层的厚度 可以变化，且示例性厚度的范围为2微米至超过100微米。衬底的厚度也可以变化。示例性 衬底的厚度为350微米。在衬底和漂移层之间可以使用可选的n-型缓冲层。

如图14B所示，沟槽在n-型漂移层中被各向异性地蚀刻。可以使用与用于限定光刻工艺 所需的对准标记相同的蚀刻工艺来限定沟槽。如图14C所示，沉积、图案化和蚀刻注入物掩 模(例如二氧化硅)以限定用于P-阱注入物的开口。然后将P-阱区域注入漂移层中。如图14D 所示，在P-阱注入之后，沉积掩模材料(例如二氧化硅)层并各向异性地回蚀以在P-阱注入 掩模氧化物边缘上限定间隔。

如图14E所示，然后通过掩模中的开口进行N+注入以限定N+源极区域。间隔允许注入 的源极区域与p-阱区域的边缘间隔开，从而在源极区域和相邻的JFET区域之间的阱区域中 限定通孔。

如图14F所示，沉积、图案化和蚀刻注入物掩模材料(例如二氧化硅)以限定用于P+注 入物的开口。P+区域用作DMOSFET的体接触区域。P+注入后的器件如图14G所示。从图14G中可以看出，P+注入物在沟槽下方更深处。

图14H示出了移除注入物掩模之后的器件。在工艺的这个阶段，可以在高温(例如1650℃) 通过退火来活化注入物。图14I示出了注入物退火活化后的器件。如图14I所示，沟槽已经 填充了二氧化硅并被平坦化。可以使用十分成熟的沉积(例如化学气相沉积)和抛光工艺(例 如化学机械抛光或干蚀刻平面化)来完成氧化和平面化。

在沟槽被填充和平坦化之后，可以形成栅极氧化物，随后进行多晶硅栅极沉积、图案化 和蚀刻以及层间电介质(例如二氧化硅)沉积、图案化和蚀刻。然后可以形成源极欧姆接触、 蚀刻和退火。这些工艺步骤后的器件如图14J所示。

然后可以沉积肖特基金属(例如钛)，随后沉积最终的源极金属(例如铝)。这些工艺步 骤后的器件如图14K所示。

图14B-14K中未示出缓冲层和衬底层。

图15示出了具有如本文所述的集成的肖特基的DMOS(◇)与不具有集成的肖特基二极 管的常规DMOS器件(△)相比较的工作曲线图，其在第三象限中工作，其中栅极-源极电 压(V

图16是DC-DC转换器电路的示意图，其包括具有集成的肖特基二极管的功率MOSFET。 如图16所示，电路包括两个功率MOSFET T1和T2，功率MOSFET T1和T2具有如本文所 述的集成的肖特基结。功率MOSFET的栅极由栅极控制电路驱动，以调节从电源到负载的功 率传递。由于功率MOSFET具有集成的肖特基结，因此不需要续流二极管D1(以阴影线表示)。

虽然上述说明书教导了本发明的原理，并为了说明的目的提供了实例，但是本领域技术 人员应当理解，通过阅读本发明，在不脱离本发明的真实范围的情况下可以进行形式和细节 上的各种改变。