显示装置、驱动电路及驱动显示装置的方法

技术领域

本公开的实施方式涉及一种显示装置、驱动电路和驱动显示装置的方法。

背景技术

随着信息社会的发展，对用于显示图像的显示装置的需求正在以各种形式增加，并且因此，正在开发诸如液晶显示装置、有机发光显示装置、量子点显示装置等的各种形式的显示装置。

这样的显示装置可以通过对布置在显示面板中的多个子像素中的每一个中设置的电容器进行充电并利用这些电荷来执行显示驱动。然而，在传统显示装置的情况下，图像质量可能因每个子像素可能充电不足的现象而变得劣化，这是有问题的。除了这种问题之外，在传统的显示装置的情况下，图像模糊可能而不能被清晰地区分，或者由于根据布线位置的不同发射时段而可能引起亮度差异，从而使得图像质量劣化。

发明内容

本公开的实施方式旨在提供一种能够通过执行子像素的交叠驱动来提高充电率，从而提高图像质量的显示装置、选通驱动电路和驱动方法。

本公开的实施方式还提供了一种能够通过执行伪数据插入驱动以在真实图像之间显示与真实图像不同的图像(伪图像)来防止残像并改善运动图像响应时间，从而提高了运动图像质量的显示装置、驱动电路和驱动方法。

本公开的实施方式还提供了一种通过在显示面板上新设置用于伪数据插入驱动的专用结构，允许独立地执行用于提高充电率的交叠驱动和用于防止残像并改善运动图像响应时间的伪数据插入驱动的显示装置、驱动电路和驱动方法。

本公开的实施方式还提供了一种通过在伪数据插入驱动期间同时执行真实图像驱动，能够从根本上防止由伪数据插入驱动引起的图像显示延迟，从而使得更容易实现高分辨率的显示装置、驱动电路和驱动方法。

根据本公开的一方面，提供了一种显示装置，该显示装置包括：显示面板，该显示面板包括连接到多条数据线和多条扫描信号线的多个子像素，其中，多个子像素中的每一个包括：发光元件；驱动晶体管，该驱动晶体管被配置为驱动发光元件；扫描晶体管，该扫描晶体管被配置为根据通过扫描信号线提供的扫描信号来控制数据线和驱动晶体管的第一节点之间的连接，以及电容器，该电容器连接在驱动晶体管的第一节点与第二节点之间；数据驱动电路，该数据驱动电路被配置为驱动多条数据线；以及选通驱动电路，该选通驱动电路被配置为驱动多条扫描信号线。

多个子像素可以按照矩阵的形式布置以形成多个子像素行，并且选通驱动电路可以将具有导通电平电压时段的多个扫描信号依次施加到多条扫描信号线。

显示装置可以执行交叠驱动。施加到多条扫描信号线中的两条相邻的扫描信号线的扫描信号的导通电平电压时段可以彼此部分交叠。

可以独立地执行交叠驱动方法的真实显示驱动和伪数据插入驱动(伪显示驱动)。

可以在执行交叠驱动方法的真实显示驱动的同时执行伪数据插入驱动(伪显示驱动)。

可以在执行伪数据插入驱动(伪造显示驱动)的同时执行交叠驱动方法的真实显示驱动。

当在多个子像素行中的第一子像素行中设置的第一子像素通过第一数据线接收用于显示真实图像的图像数据电压时，在多个子像素行中的与第一子像素行不同的k个第二子像素行(k为大于或等于2的自然数)中设置的第二子像素可以同时提供有用于显示不同于真实图像的伪图像的伪数据电压，并且可以包括连接到第一数据线的子像素。

该k个第二子像素行可以被包括在同时显示伪图像的一个第一伪驱动组中。

显示面板还可以包括：第一伪数据线，该第一伪数据线与第一伪驱动组相对应并发送伪数据电压；第一伪选通线，该第一伪选通线与第一伪驱动组相对应并发送伪选通信号；以及第一伪开关晶体管，该第一伪开关晶体管与第一伪驱动组相对应。

第一伪开关晶体管的栅极节点可以电连接到第一伪选通线，第一伪开关晶体管的源极节点或漏极节点可以电连接到第一伪数据线，第一伪开关晶体管的源极节点或漏极节点可以电连接到设置于被包括在第一伪驱动组中的k个第二子像素行中的第二子像素的驱动晶体管的所有第一节点。

多个子像素行可以包括与k个第二子像素行相邻的其它k个子像素行，并且其它k个子像素行可以被包括在第二伪驱动组中，所述第二伪驱动组在所述第一伪驱动组不同的定时同时显示所述伪图像。

显示面板还可以包括：第二伪数据线，该第二伪数据线与第二伪驱动组相对应并发送伪数据电压；第二伪选通线，该第二伪选通线与第二伪驱动组相对应并发送伪选通信号；以及第二伪开关晶体管，该第二伪开关晶体管与第二伪驱动组相对应。

显示装置还可以包括：伪数据驱动电路，该伪数据驱动电路被配置为输出伪数据电压；以及伪选通驱动电路，该伪选通驱动电路被配置为输出伪选通信号。

当第一伪驱动组被分成两个或更多个子像素组时，可以针对两个或更多个子像素组中的每一个设置相应的第一伪开关晶体管。

通过划分第一伪驱动组而获得的两个或更多个子像素组可以共享第一伪选通线和第一伪数据线中的一个或更多个。

伪数据电压可以是黑色数据电压、低灰度数据电压或单色数据电压。

多个子像素中的每一个还可以包括感测晶体管，该感测晶体管被配置为根据通过感测信号线提供的感测信号来控制参考线与驱动晶体管的第二节点之间的连接。施加到感测信号线的感测信号可以具有与施加到扫描信号线的扫描信号相同的信号波形。

多个扫描信号中的每一个的导通电平电压时段可以大于一个水平时间。在一个示例中，多个扫描信号中的每一个的导通电平电压时段可以大于或等于四个水平时间。

根据本公开的另一方面，提供了一种驱动电路，该驱动电路驱动显示面板，该显示面板包括：多个子像素，该多个子像素连接到多条数据线和多条扫描信号线，其中，多个子像素中的每一个包括：发光元件；驱动晶体管，该驱动晶体管被配置为驱动发光元件；扫描晶体管，该扫描晶体管被配置为根据通过扫描信号线提供的扫描信号来控制数据线和驱动晶体管的第一节点之间的连接；以及电容器，该电容器连接在驱动晶体管的第一节点和第二节点之间。

该驱动电路可以包括：数据驱动电路，该数据驱动电路被配置为在第一驱动时段期间通过第一数据线将用于显示真实图像的图像数据电压提供给多个子像素中的第一子像素；以及伪数据驱动电路，该伪数据驱动电路被配置为在第一驱动时段期间通过伪数据线将用于显示与真实图像不同的伪图像的伪数据电压提供给多个子像素中的与第一子像素不同的第二子像素。第二子像素可以包括连接到第一数据线的子像素。

驱动电路可以包括：选通驱动电路，该选通驱动电路被配置为在第一驱动时段期间将具有导通电平电压时段的扫描信号输出到与多个子像素中的第一子像素连接的第一扫描信号线，从而将用于显示真实图像的图像数据电压施加到第一子像素的驱动晶体管的第一节点；以及伪选通驱动电路，该伪选通驱动电路被配置为在第一驱动时段期间将具有导通电平电压时段的伪选通信号输出到与多个子像素中的第二子像素相对应的伪选通线，从而将用于显示与真实图像不同的伪图像的伪数据电压施加到第二子像素中的每一个的驱动晶体管的第一节点。

伪图像可以是黑色图像、低灰度图像或单色图像。

根据本公开的又一方面，提供了一种显示装置，该显示装置包括：显示面板，该显示面板包括连接到多条数据线和多条扫描信号线的多个子像素，其中，多个子像素中的每一个包括：发光元件；驱动晶体管，该驱动晶体管被配置为驱动发光元件；扫描晶体管，该扫描晶体管被配置为根据通过扫描信号线提供的扫描信号来控制数据线和驱动晶体管的第一节点之间的连接；以及电容器，该电容器连接在驱动晶体管的第一节点和第二节点之间。

根据本公开的再一方面，提供了一种驱动显示装置的方法，该方法包括以下步骤：第一处理，所述第一处理在第一驱动时段期间，通过第一数据线将用于显示真实图像的图像数据电压提供给多个子像素中的第一子像素；第二处理，所述第二处理在与第一驱动时段不同的第二驱动时段期间，通过第一伪数据线将用于显示与真实图像不同的伪图像的伪数据电压提供给第一子像素。

在第一处理中，在第一驱动时段期间，可以通过与第一伪数据线不同的第二伪数据线或通过第一伪数据线将伪数据电压提供给多个子像素中的与第一子像素不同的第二子像素。第二子像素可以包括连接到第一数据线的子像素。

根据本公开的又一方面，提供了一种显示装置，该显示装置包括：显示面板，该显示面板包括连接到多条数据线和多条扫描信号线的多个子像素；数据驱动电路，该数据驱动电路被配置为驱动多条数据线；以及选通驱动电路，该选通驱动电路被配置为驱动多条扫描信号线。

多个子像素可以按照矩阵的形式布置，以形成多个子像素行和多个子像素列，多条扫描信号线可以分别与多个子像素行相对应，并且多条数据线可以分别与多个子像素列相对应。多个子像素行可以分为k组，并且k是大于或等于2的自然数。

显示面板还可以包括：针对每组设置的一条或更多条附加数据线，针对一组或更多组的设置的一条附加选通线，以及针对每组设置的一个或更多个附加开关晶体管。

可以将不随帧变化的特定数据电压施加到一条或更多条附加数据线。

一个或更多个附加开关晶体管的栅极节点可以连接到一条附加选通线，一个或更多个附加开关晶体管中的每一个的源极节点或漏极节点可以连接到一条或更多条附加数据线，并且一个或更多个附加开关晶体管的源极节点或漏极节点可以连接到每组中包括的子像素的驱动晶体管的所有第一节点。特定数据电压可以是黑色数据电压、低灰度数据电压或单色数据电压。

选通驱动电路可以将具有导通电平电压时段的多个扫描信号依次施加到多条扫描信号线。施加到多条扫描信号线中的两条相邻的扫描信号线的扫描信号的导通电平电压时段可以彼此部分交叠。

有益效果

根据本公开的实施方式，可以通过执行子像素的交叠驱动来提高充电率，从而提高图像质量。

根据本公开的实施方式，通过执行伪数据插入驱动以在真实图像之间显示与真实图像不同的图像(伪图像)，可以防止残像并且可以改善运动图像响应时间，从而提高运动图像质量。

根据本公开的实施方式，通过在显示面板上新设置用于伪数据插入驱动的专用结构，可以独立地执行用于提高充电率的交叠驱动和用于防止残像并改善运动图像响应时间的伪数据插入驱动。

根据本公开的实施方式，通过在伪数据插入驱动期间同时执行真实图像驱动，可以从根本上防止由伪数据插入驱动引起的图像显示延迟，从而使得更容易实现高分辨率。

附图说明

通过参照附图详细描述本发明的示例性实施方式，本发明的上述和其他目的、特征和优点对于本领域普通技术人员将变得更加显而易见，在附图中：

图1是根据本公开的实施方式的显示装置的系统配置图；

图2是示出根据本公开的实施方式的设置在显示装置的显示面板中的子像素的等效电路的图；

图3是示出根据本公开的实施方式的显示装置的系统实现的图；

图4是示出根据本公开的实施方式的显示装置中的伪数据插入驱动的图；

图5是示出根据本公开的实施方式的显示装置的画面的图，其中响应于伪数据插入驱动而发生改变；

图6和图7是示出当根据本公开的实施方式的显示装置执行伪数据插入驱动和交叠驱动时的驱动定时的图；

图8和图9是用于描述由根据本公开的实施方式的显示装置执行的伪数据插入驱动的原理的图；

图10是当以高分辨率实现根据本公开的实施方式的显示装置时的伪数据插入驱动中的时序图；

图11和图12是示出根据本公开的实施方式的显示装置的伪数据插入驱动系统的图；

图13示出了根据本公开的实施方式的显示装置的伪数据插入驱动系统的一部分的等效电路图；

图14是示出在使用根据本公开的实施方式的显示装置的伪数据插入驱动系统的情况下用于伪数据插入驱动的扫描定时和用于真实图像驱动的扫描定时的一组图；

图15是示出在根据本公开的实施方式的显示装置的显示面板中，第一伪驱动组的多个子像素组共享第一伪选通线的结构的图。

图16是示出在根据本公开的实施方式的显示装置的显示面板中，第一伪驱动组的多个子像素组共享第一伪数据线的结构的图；以及

图17是用于描述根据本公开的实施方式的显示装置的驱动方法的流程图。

具体实施方式

本公开提供了一种结构和驱动电路，该结构和驱动电路允许同时执行用于提高充电率的交叠驱动和在真实图像之间插入伪图像以防止残像并改善运动图像响应时间的伪数据插入驱动，从而更容易地实现高分辨率。

在本公开的示例或实施方式的以下描述中，将参照附图，在附图中通过例示的方式示出了可以实现的具体示例或实施方式，并且，即使在彼此不同的附图中示出相同的附图标记，也可以使用相同的附图标记来表示相同或相似的部件。此外，在本公开的示例或实施方式的以下描述中，当确定描述可能使本公开的某些实施方式中的主题变得不清楚时，将省略对本文中并入的公知功能和组件的详细描述。本文使用的诸如“包括”、“具有”、“包含”、“构成”、“由…组成”和“由…形成”之类的术语通常旨在允许添加其他组件，除非这些术语与术语“仅”一起使用。如本文所使用的，除非上下文另外明确指出，否则单数形式旨在包括复数形式。

本文中可以使用诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”之类的术语来描述本公开的元件。这些术语中的每一个都不用于限定元件的本质、顺序、次序或数量等，而仅用于将相应的元件与其他元件区分开。

当提到第一元件“连接或联接到”第二元件，与第二元件“接触或交叠”等时，应当解释为，不仅第一元件可以“直接连接或联接”到第二元件或与第二元件“直接接触或交叠”，而且第三元件也可以“插入”在第一元件和第二元件之间，或者第一元件和第二元件可以经由第四元件“连接或联接到”彼此、彼此“接触或交叠”等。这里，第二元件可以包括在“连接或联接到”彼此、彼此“接触或交叠”等的两个或更多个元件中的至少一个元件中。

当使用时间相关术语(例如，“之后”、“随后”、“下一个”、“之前”等)来描述元件或配置的过程或操作，或操作、处理、制造方法中的流程或步骤时，这些术语可用于描述非连续或非顺序的过程或操作，除非术语“直接”或“立即”一起使用。

另外，当提到任何尺寸、相对大小等时，应当考虑的是，即使未指定相关描述，元件或特征的数值或相应的信息(例如，水平、范围等)也包含可由各种因素(例如，工艺因素、内部或外部影响、噪音等)引起的公差或误差范围。此外，术语“可以”完全涵盖术语“能够”的所有含义。

在下文中，将参照附图详细描述本公开的实施方式。

图1是根据本公开的实施方式的显示装置100的系统配置图。

参照图1，根据本公开的实施方式的显示装置100可以包括显示面板110和用于驱动显示面板110的驱动电路。

在功能方面，驱动电路可以包括数据驱动电路120、选通驱动电路130等，并且还可以包括控制器140，该控制器140控制数据驱动电路120和选通驱动电路130。

显示面板110可以包括多条数据线DL、多条扫描信号线SCL、多条感测信号线SENL、多条参考线RL、多个子像素SP等。

显示面板110可以包括其中显示图像的显示区域和其中不显示图像的非显示区域。在显示区域中，可以设置用于显示图像的多个子像素SP。在非显示区域中，驱动电路120、130和140可以彼此电连接或安装，并且可以设置焊盘部分。

数据驱动电路120是用于驱动多条数据线DL的电路，并且可以将数据电压提供给多条数据线DL。

选通驱动电路130驱动多条选通线GL。例如，多条选通线GL可以包括多条扫描信号线SCL、多条感测信号线SENL等。因此，选通驱动电路130可以驱动多条扫描信号线SCL，并且还可以驱动多条感测信号线SENL。

控制器140可以将各种驱动控制信号DCS和GCS提供给数据驱动电路120和选通驱动电路130，以便于控制数据驱动电路120和选通驱动电路130。

控制器140根据每个帧中定义的定时开始扫描，通过将从外部输入的图像数据转换成数据驱动电路120所使用的数据信号格式来输出转换后的图像数据DATA，并且根据扫描在适当的时间控制数据驱动。

控制器140接收各种类型的定时信号(包括垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能信号DE、时钟信号CLK等)以及来自外部(例如，主机系统)的输入图像数据。

控制器140不仅通过将从外部输入的图像数据转换为数据驱动电路120所使用的数据信号格式来输出转换后的图像数据，而且还接收诸如垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能信号DE、时钟信号CLK等的定时信号，并产生各种类型的控制信号DCS和GCS，并且将产生的控制信号DCS和GCS输出到数据驱动电路120和选通驱动电路130，以便于控制数据驱动电路120和选通驱动电路130。

例如，为了控制选通驱动电路130，控制器140输出包括选通起始脉冲GSP、选通移位时钟GSC、选通输出使能信号GOE等的各种类型的选通控制信号GCS。

在此，选通起始脉冲GSP用于控制构成选通驱动电路130的一个或更多个选通驱动器集成电路(IC)的操作起始定时。选通移位时钟GSC是共同输入到一个或更多个选通驱动器IC以控制扫描信号(选通脉冲)的移位定时的时钟信号。选通输出使能信号GOE指定一个或更多个选通驱动器IC的定时信息。

此外，为了控制数据驱动电路120，控制器140输出包括源极起始脉冲SSP、源极采样时钟SSC、源极输出使能信号SOE等各种类型的数据控制信号DCS。

这里，源极起始脉冲SSP用于控制构成数据驱动电路120的一个或更多个源极驱动器IC的数据采样起始定时。源极采样时钟SSC是用于控制源驱动器IC中的每一个中的数据的采样定时的时钟信号。源极输出使能信号SOE用于控制数据驱动电路120的输出定时。

控制器140可以被实现为与数据驱动电路120分离的组件，或者可以与数据驱动电路120集成在一起以被实现为IC。

数据驱动电路120从控制器140接收图像数据DATA，并将数据电压提供给多条数据线DL以驱动多条数据线DL。这里，数据驱动电路120也称为源极驱动电路。

数据驱动电路120可以通过包括至少一个源极驱动器IC SDIC来实现。

每个源极驱动器IC SDIC可以包括移位寄存器、锁存电路、数模转换器(DAC)、输出缓冲器等。

在一些情况下，每个源极驱动器IC SDIC还可以包括模数转换器(ADC)。

每个源极驱动器IC SDIC可以通过带式自动结合(TAB)方法或玻璃上芯片(COG)方法连接到显示面板110的接合焊盘，可以被直接设置在显示面板110中，或者在某些情况下，可以与显示面板110集成在一起并设置。此外，每个源极驱动器IC SDIC可以使用膜上芯片(COF)方法实现，并且，在这种情况下，每个源极驱动器IC SDIC可以安装在与显示面板110连接的电路膜SF上，并且可以通过电路膜SF上的线与显示面板110电连接。

选通驱动电路130通过将扫描信号依次提供给多条扫描信号线SCL来依次驱动多条扫描信号线SCL。选通驱动电路130可以在控制器140的控制下输出具有导通电平电压的扫描信号或具有截止电平电压的扫描信号。

选通驱动电路130通过将感测信号依次提供给多条感测信号线SENL来依次驱动多条感测信号线SENL。选通驱动电路130可以在控制器140的控制下输出具有导通电平电压的感测信号或具有截止电平电压的感测信号。

多条扫描信号线SCL和多条感测信号线SENL对应于选通线GL。扫描信号和感测信号对应于施加到晶体管的栅极节点的选通信号。

选通驱动电路130可以通过TAB方法或COG方法连接到显示面板110的接合焊盘，或可以被实现为板内栅极(GIP)类型并直接设置在显示面板110中，或者在某些情况下，可以与显示面板110集成在一起并设置。另选地，选通驱动电路130可以以IC的形式实现并且安装在连接到显示面板110的膜上。

当特定扫描信号线SCL通过选通驱动电路130被打开时，数据驱动电路120将从控制器140接收的图像数据DATA转换成模拟类型的数据电压，并且将转换后的模拟类型的数据电压提供给多条数据线DL。

数据驱动电路120可以仅位于显示面板110的一侧(例如，在显示面板110上方或下方)，并且在某些情况下，数据驱动电路120可以根据驱动方法、面板设计方法等而位于显示面板110的两侧(例如，显示面板110的上方和下方)。

选通驱动电路130可以仅位于显示面板110的一侧(例如，显示面板110的左侧或右侧)，并且在某些情况下，选通驱动电路130可以根据驱动方法、面板设计方法等而位于显示面板110的两侧(例如，显示面板110的左侧和右侧)。

控制器140可以是在传统的显示技术中使用的定时控制器或者是除了定时控制器的功能之外还执行其他控制功能的控制装置，可以是不同于定时控制器的控制装置，也可以是控制装置中的电路。控制器140可以被实现为诸如IC、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、处理器等的各种电路或电子组件。

控制器140可以安装在印刷电路板、柔性印刷电路板等上，并且可以通过印刷电路板、柔性印刷电路板等与数据驱动电路120和选通驱动电路130电连接。

控制器140可以根据一个或更多个预定接口向数据驱动电路120发送信号和从数据驱动电路120接收信号。这里，例如，接口可以包括低压差分信令(LVDS)接口、嵌入式面板接口(EPI)、串行外围接口(SPI)等。

控制器140可以根据一个或更多个预定接口向数据驱动电路120和选通驱动电路130发送信号和从数据驱动电路120和选通驱动电路130接收信号。这里，例如，接口可以包括LVDS接口、EPI、SPI等。控制器140可包括诸如一个或更多个寄存器等的存储单元。

根据本实施方式的显示装置100可以是诸如有机发光二极管(OLED)显示器、量子点显示器、微型发光二极管(LED)显示器等的自发光显示器。

在根据本实施方式的显示装置100是OLED显示器的情况下，子像素SP中的每一个可以包括自身发光的OLED作为发光元件。在根据本实施方式的显示装置100是量子点显示器的情况下，每个子像素SP可以包括由作为本身发光的半导体晶体的量子点制成的发光元件。在根据本实施方式的显示装置100是微型LED显示器的情况下，每个子像素SP可以包括自身发光并且由无机材料制成的微型LED作为发光元件。

图2是示出根据本公开的实施方式的设置在显示装置100的显示面板110中的子像素SP的等效电路的图。

作为示例，多个子像素SP中的每一个可以包括发光元件ED、驱动晶体管DT、扫描晶体管SCT和存储电容器Cst。这种子像素结构被称为两个晶体管和一个电容器(2T1C)结构。

参照图2，除了发光元件ED、驱动晶体管DT、扫描晶体管SCT和存储电容器Cst之外，多个子像素SP中的每一个还可以包括感测晶体管SENT。这样的子像素结构被称为三个晶体管和一个电容器(3T1C)结构。

发光元件ED可以包括阳极、阴极以及位于阳极和阴极之间的发光层。例如，发光元件ED可以是OLED、LED、量子点发光元件等。

驱动晶体管DT是用于驱动发光元件ED的晶体管，并且可以包括第一节点N1、第二节点N2、第三节点N3等。

驱动晶体管DT的第一节点N1可以是栅极节点，并且可以电连接到扫描晶体管SCT的源极节点或漏极节点。

驱动晶体管DT的第二节点N2可以是源极节点或漏极节点，可以电连接到感测晶体管SENT的源极节点或漏极节点，并且还可以电连接到发光元件ED的阳极。

驱动晶体管DT的第三节点N3可以电连接到通过其提供驱动电压EVDD的驱动电压线DVL。

扫描晶体管SCT可以响应于通过扫描信号线SCL提供的扫描信号SCAN来导通或截止，以控制数据线DL和驱动晶体管DT的第一节点N1的连接。

可以响应于具有导通电平电压的扫描信号SCAN来使扫描晶体管SCT导通，以将通过数据线DL提供的数据电压Vdata传送到驱动晶体管DT的第一节点N1。

感测晶体管SENT可以响应于通过感测信号线SENL提供的感测信号SENSE来导通或截止，以控制参考线RL和驱动晶体管DT的第二节点N2的连接。

可以响应于具有导通电平电压的感测信号SENSE来使感测晶体管SENT导通，以将通过参考线RL提供的参考电压Vref传送到驱动晶体管DT的第二节点N2。

此外，可以响应于具有导通电平电压的感测信号SENSE来使感测晶体管SENT导通，以将驱动晶体管DT的第二节点N2的电压传送到参考线RL。

将驱动晶体管DT的第二节点N2的电压传送到参考线RL的感测晶体管SENT的功能可以在驱动时使用以感测驱动晶体管DT的特征值(例如，阈值电压或迁移率)。在这种情况下，传送到参考线RL的电压可以是用于计算驱动晶体管DT的特征值的电压。

将驱动晶体管DT的第二节点N2的电压传送到参考线RL的感测晶体管SENT的功能也可以在驱动时使用以感测发光元件ED的特征值(例如，阈值电压)。在这种情况下，传送到参考线RL的电压可以是用于计算发光元件ED的特征值的电压。

驱动晶体管DT、扫描晶体管SCT和感测晶体管SENT中的每一个可以是n型晶体管或p型晶体管。为了便于描述，下面将通过示例的方式描述驱动晶体管DT、扫描晶体管SCT和感测晶体管SENT中的每一个为n型的情况。

电容器Cst可以连接在驱动晶体管DT的第一节点N1和第二节点N2之间。电容器Cst充有与其两端之间的电压差相对应的电荷量，并且用于在预定帧时间期间保持两端之间的电压差。因此，可以在预定帧时间期间从相应的子像素SP发光。

电容器Cst可以是有意设计为设置在驱动晶体管DT外部的外部电容器，而不是作为在驱动晶体管DT的栅极节点和源极节点(或漏极节点)之间存在的内部电容器的寄生电容器(例如，Cgs或Cgd)。

图3是示出根据本公开的实施方式的显示装置100的系统实现示例的图。

参照图3，显示面板110可以包括显示图像的显示区域A/A和不显示图像的非显示区域N/A。

参照图3，当通过COF方法实现数据驱动电路120时，数据驱动电路120中包括的每个源极驱动器IC SDIC可以安装在连接到显示面板110的非显示区域N/A的膜SF上。

参照图3，可以以GIP类型来实现选通驱动电路130。在这种情况下，选通驱动电路130可以形成在显示面板110的非显示区域N/A中。与图3不同，选通驱动电路130也可以以COF类型实现。

为了提供一个或更多个源极驱动器IC SDIC与其他装置的电路连接，显示装置100可以包括用于在其上安装控制组件和各种类型的电子装置的至少一个源极印刷电路板SPCB和控制印刷电路板CPCB。

可以将其上安装有源极驱动器IC SDIC的膜SF连接到至少一个源极印刷电路板SPCB。也就是说，其上安装有源极驱动器IC SDIC的膜SF的一侧可以电连接到显示面板110，并且膜SF的另一侧可以电连接到源极印刷电路板SPCB。

被配置为控制数据驱动电路120、选通驱动电路130等的操作的控制器140，被配置为向显示面板110、数据驱动电路120、选通驱动电路130等提供各种电压或电流的电源管理IC(PMIC)310等可以被安装在控制印刷电路板CPCB上。电源管理IC 310可以控制要提供给显示面板110、数据驱动电路120、选通驱动电路130等的各种电压或电流。

至少一个源印刷电路板SPCB和控制印刷电路板CPCB的电路连接可以通过至少一个连接构件来实现。这里，连接构件可以是例如柔性印刷电路(FPC)、柔性扁平电缆(FFC)等。至少一个源印刷电路板SPCB和控制印刷电路板CPCB可以通过集成到单个印刷电路板中来实现。

显示装置100还可以包括电连接到控制印刷电路板CPCB的设置板330。设置板330也可以称为电源板。执行显示装置100的整体电源管理的主电源管理电路(M-PMC)320可以存在于设置板330上。

电源管理IC 310是管理包括显示面板110、显示面板110的驱动电路120、130和140等的显示模块的电源的电路。主电源管理电路320是管理包括显示模块的整个系统的电源的电路，并且可以与电源管理IC 310互通。

图4是示出根据本公开的实施方式的显示装置100中的伪数据插入(FDI)驱动的图，并且图5是示出根据本公开的实施方式的显示装置100的画面的图，其中响应于伪数据插入驱动而发生改变。

参照图4，根据本公开的实施方式的显示装置100可以在一帧时间的中间内执行插入并显示与真实图像不同的伪图像的功能，以防止残像，从而提高运动图像质量和运动图像响应时间(MPRT)。在描述伪数据插入驱动功能之前，将简要描述显示面板110的结构和操作。

设置在显示面板110中的多个子像素SP可按照矩阵的形式布置。因此，设置在显示面板110中的多个子像素SP形成多个子像素行。多个子像素行可以被一次扫描。

当每个子像素SP具有3T1C结构时，用于发送扫描信号SCAN的扫描信号线SCL和用于发送感测信号SENSE的感测信号线SENL可以设置在多个子像素行的每一行中。

在显示面板110中可以存在多个子像素列，并且可以以对应的方式在多个子像素列的每一列中设置一条数据线DL。在某些情况下，可以针对每两个或三个或更多子像素列设置一条数据线DL。

依次驱动设置在显示面板110中的多个子像素行。与上述子像素驱动操作一样，当驱动多个子像素行中的第(n+1)子像素行时，扫描信号SCAN和感测信号SENSE被施加到布置在第(n+1)子像素行中的子像素SP，并且图像数据电压Vdata通过多条数据线DL施加到布置在第(n+1)子像素行R(n+1)中的子像素SP。

接下来，驱动位于第(n+1)子像素行下方的第(n+2)子像素行。扫描信号SCAN和感测信号SENSE被施加到布置在第(n+2)子像素行中的子像素SP，并且图像数据电压Vdata通过多条数据线DL施加到布置在第(n+2)子像素行R(n+2)中的子像素SP。

以这种方式，在多个子像素行中依次执行图像数据写入。这里，图像数据写入是在如上所述的子像素驱动操作的图像数据写入处理中执行的过程。

响应于上述子像素驱动操作，可以在一帧时间期间在多个子像素行上依次执行图像数据写入处理、增强处理和发光处理。

参照图4，在多个子像素行的每一行中，其中，根据子像素驱动操作的发光处理来显示真实图像的“真实图像时段RIP”在整个一帧时间内都不连续。这里，真实图像时段RIP也可以称为“发光时段”。

在本说明书中，“真实图像”是指用户实际可见的图像。在本说明书中，用于显示真实图像的操作在本文中被称为“真实显示驱动”。

在本说明书中，在本文中被称为“伪图像”的是不同于“真实图像”的图像。在本说明书中，“伪图像”是用户实际上不可见但是在真实图像之间显示或者与真实图像一起在帧画面中显示的图像。因此，“伪图像”是由于伪图像出现了很短的时间然后消失了而用户无法识别的图像。例如，根据本公开的实施方式的伪图像可以是黑色图像、低灰度图像、单色图像等，并且可以是用户无法识别的任何图像。在本说明书中，用于显示伪图像的操作被称为“伪显示驱动”。

参照图4，在多个子像素行中的每一行中，可以在一帧时间的部分时段(RIP)期间执行真实显示驱动，并且可以在一帧时间的其余时段(FIP)期间执行伪显示驱动。

参照图4，在一帧时间内，通过执行真实显示驱动(图像数据写入处理、增强处理和发光处理)，单个子像素SP在真实图像时段RIP期间发光，该真实图像时段RIP对应于一帧时间的部分时段，并且是显示真实图像的时段，并且然后，通过执行伪显示驱动，在不同于真实图像时段RIP的一帧时间的其余时段期间显示与真实图像不同或不发光的伪图像。

子像素SP在一帧时间内不发光或不显示伪图像的时段被称为“伪图像时段FIP”。这里，“伪图像时段FIP”也可以称为不发光时段。

伪显示驱动是与用于显示真实图像的真实显示驱动不同的伪驱动，并且是用于在真实图像之间显示伪图像的驱动。可以通过在真实图像之间插入伪图像的方法来执行伪显示驱动。

因此，伪显示驱动也被称为“伪数据插入(FDI)驱动”。在下文中，伪显示驱动被称为“伪数据插入(FDI)驱动”。

在真实显示驱动中，与真实图像相对应的图像数据电压Vdata被提供给子像素SP，以便于显示真实图像。相反，在伪数据插入驱动中，将与真实图像无关的与伪图像相对应的伪数据电压提供给一个或更多个子像素SP。

也就是说，尽管在典型的真实显示驱动期间提供给子像素SP的图像数据电压Vdata可以根据帧或图像而变化，但是在伪数据插入驱动期间被提供给一个或更多个子像素SP的伪数据电压可以是恒定的而不会根据帧或图像而变化。

在下文中，与真实图像相对应的数据电压被称为图像数据电压或真实图像数据电压，并且与伪图像相对应的数据电压被称为伪数据电压或伪图像数据电压。例如，伪数据电压可以是黑色数据电压、低灰度数据电压、单色数据电压等。

参照图4，在真实显示驱动期间，多个子像素行被一个接一个地扫描以依次写入真实图像数据(真实图像数据写入)。因此，与多个子像素行相对应的多条扫描信号线SCL被一个接一个地依次扫描(真实图像选通扫描)。

参照图4，在伪显示驱动(伪数据插入驱动)期间，依次扫描多个子像素行中的k(k为2或更大的自然数)行以写入伪数据(伪图像数据写入)。也就是说，在一个时间点将伪数据同时写入k个子像素行。因此，与多个子像素行中的k行相对应的多条扫描信号线SCL被依次扫描(伪图像选通扫描)。

换句话说，在伪数据插入驱动期间，伪数据电压可以在一个时间点同时提供给k个子像素行。“k”是在一个时间点同时经受伪数据插入驱动的子像素行的数量，它是2或更大的自然数。例如，在一个时间点同时经受伪数据插入驱动的子像素行的数目k可以是两个、四个、八个等。

参照图4和图5，假设伪图像是黑色图像，在第一时间点#1，可以在其中位于画面的上端部分中的k个子像素行所在的区域中显示伪图像，并且可以在画面的其余区域中显示真实图像。在第二时间点#2，可以在其中位于画面的中间部分中的k个子像素行所在的区域中显示伪图像，并且可以在画面的其余上部和下部区域中显示真实图像。在第三时间点#3，可以在位于画面的下端部分中的k个子像素行所在的区域中显示伪图像，并且可以在画面的其余区域中显示真实图像。

图6和图7是示出当根据本公开的实施方式的显示装置100执行伪数据插入驱动和交叠驱动时的驱动定时的图。

图6是示出了依次施加到分别与多个子像素行(...、R(n+1)、R(n+2)、...、R(n+10)、和...)相对应的多条扫描信号线SCL的扫描信号SCAN的时序图，并且图7是示出了依次施加到分别与多个子像素行(...、R(n+1)、R(n+2)、...、R(n+10)和...)中的第三至第六子像素行(R(n+3)、R(n+4)、R(n+5)和R(n+6))相对应的多条扫描信号线SCL的扫描信号SCAN和感测信号SENSE的时序图。

参照图6，根据本公开的实施方式的显示装置100可以执行交叠驱动，因此充分确保了设置在多个子像素行(...、R(n+1)、R(n+2)、...、R(n+10)和...)中的每一行中的子像素SP中的充电时间，从而精确地表示图像。

多个子像素行(...、R(n+1)、R(n+2)、...、R(n+10)和...)的扫描信号SCAN依次具有导通电平电压时段(在图6中由具有高电平电压的时段表示)。

根据交叠驱动，多个子像素行(...、R(n+1)、R(n+2)、...、R(n+10)和...)中的每一行的扫描信号SCAN具有水平时间比一个水平时间(1H)大(例如，2H)的导通电平电压时段。另外，多个子像素行(...、R(n+1)、R(n+2)、...、R(n+10)和...)的扫描信号SCAN的导通电平电压时段可以彼此部分交叠。

例如，将被施加到第一子像素行R(n+1)的具有两个水平时间(2H)的扫描信号SCAN的导通电平电压时段的后部可以与被施加到第二子像素行R(n+2)的具有两个水平时间(2H)的扫描信号SCAN的导通电平电压时段的前部交叠。

在下文中，将描述组合了上述伪显示驱动(伪数据插入驱动)和交叠驱动的驱动方法。

参照图6，对第一子像素行R(n+1)、第二子像素行R(n+2)、第三子像素行R(n+3)和第四子像素行R(n+4)依次执行真实图像数据写入。

然后，可以对显示面板110中的与第一子像素行R(n+1)至第四子像素行R(n+4)不同的k个子像素行进行伪数据插入驱动，因此，可以对k个子像素行执行伪图像数据写入。这里，对其执行伪图像数据写入的k个子像素行是设置在第一子像素行R(n+1)之前的子像素行，并且可以是已经执行了预定时间的真实图像时段RIP的子像素行。

之后，对第五子像素行R(n+5)、第六子像素行R(n+6)、第七子像素行R(n+7)和第八子像素行R(n+8)依次执行真实图像数据写入。

然后，可以对显示面板110中与第五子像素行R(n+5)至第八子像素行R(n+8)不同的k个子像素行进行伪数据插入驱动，并且因此，可以对k个子像素行执行伪图像数据写入。这里，对其执行伪图像数据写入的k个子像素行是设置在第五子像素行R(n+5)之前的子像素行，并且可以是已经执行了预定时间的真实图像时段RIP的子像素行。

同时经受伪数据插入驱动的子像素行的数量k可以相同或不同。在示例中，可以同时对前两个子像素行进行伪数据插入驱动，然后以四个子像素行为单位，可以同时执行伪数据插入驱动。在另一示例中，可以同时对前四个子像素行进行伪数据插入驱动，然后以八个子像素行为单位，可以同时执行伪数据插入驱动。

由于通过执行上述伪造数据插入驱动，将真实图像数据和伪造图像数据两者显示在相同帧中，因此可以防止其中图像模糊而不是清晰可辨的运动模糊，从而提高图像质量。

在上述伪数据插入驱动中，可以通过数据线DL执行真实图像数据写入和伪图像数据写入。

另外，如上所述，由于可以同时对多个子像素行执行伪图像数据写入，因此可以补偿由于真实图像时段RIP中根据子像素行的位置的差异而引起的亮度差异，从而可以确保图像数据写入时间。

同时，可以通过调整伪数据插入驱动的定时来根据图像来自适应地调整真实图像时段RIP的长度。

可以通过控制选通驱动来改变图像数据写入定时和伪图像数据写入定时。

例如，当伪数据电压Vfake是黑色数据电压Vblack时(即，当伪图像是黑色图像时)，伪数据插入驱动也可以称为黑色数据插入(BDI)驱动。

由于伪数据插入驱动而使得k个子像素行不发光的时段被称为伪图像时段FIP。作为示例，由于伪图像可以是黑色图像，所以伪图像时段FIP也可以称为黑色图像时段。

同时，可以依次执行多个子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行的选通驱动，以交叠达预定的时间长度。

参照图7，多个子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行的扫描信号SCAN和感测信号SENSE可以是相同的。也就是说，在交叠驱动中，多个子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行中包括的扫描晶体管SCT和感测晶体管SENT可以同时导通或截止。也就是说，在交叠驱动中，分别施加到多个子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行中包括的扫描晶体管SCT和感测晶体管SENT的扫描信号SCAN和感测信号SENSE可以是在相同定时具有导通电平电压时段的相同选通信号。

根据图6和图7的示例，提供给多个子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行的选通信号SCAN和SENSE的导通电平电压时段的长度可以例如是2H。

根据图6和图7的示例，提供给多个子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行的选通信号SCAN和SENSE的导通电平电压时段可以彼此交叠。

提供给多个子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行的选通信号SCAN和SENSE的两个导通电平电压时段的长度可以是2H。

分别施加到布置在子像素行R(n+1)中的子像素SP的扫描晶体管SCT和感测晶体管SENT上的扫描信号SCAN和感测信号SENSE的导通电平电压时段(2H)可以与分别施加到布置在子像素行R(n+2)中的子像素SP的扫描晶体管SCT和感测晶体管SENT的扫描信号SCAN和感测信号SENSE的导通电平电压时段(2H)交叠1H。

分别施加到布置在子像素行R(n+2)中的子像素SP的扫描晶体管SCT和感测晶体管SENT的扫描信号SCAN和感测信号SENSE的导通电平电压时段(2H)可以与分别施加到布置在子像素行R(n+3)中的子像素SP的扫描晶体管SCT和感测晶体管SENT的扫描信号SCAN和感测信号SENSE的导通电平电压时段(2H)交叠1H。

分别施加到布置在子像素行R(n+3)中的子像素SP的扫描晶体管SCT和感测晶体管SENT的扫描信号SCAN和感测信号SENSE的导通电平电压时段(2H)可以与分别施加到布置在子像素行R(n+4)中的子像素SP的扫描晶体管SCT和感测晶体管SENT的扫描信号SCAN和感测信号SENSE的导通电平电压时段(2H)交叠1H。

根据图6和图7的示例，子像素行中的每一行中的两个选通信号SCAN和SENSE的导通电平电压长度的长度为2H，并且相邻两个子像素行中的两个选通信号SCAN和SENSE的导通电平电压时段可以相互交叠1H。如图6和图7所示，当子像素行中的每一行中的两个选通信号SCAN和SENSE的导通电平电压时段的长度是2H时，选通驱动被称为2H交叠驱动。

除了2H交叠驱动之外，可以将交叠驱动修改为具有各种形式。

在交叠驱动的另一示例中，子像素行中的每一行的两个选通信号SCAN和SENSE的导通电平电压时段的长度为3H，并且两个相邻子像素行中的两个选通信号SCAN和SENSE的导通电平电压时段可以彼此交叠2H。

在交叠驱动的另一示例中，子像素行中的每一行的两个选通信号SCAN和SENSE的导通电平电压时段的长度为3H，并且相邻两个子像素行中的两个选通信号SCAN和SENSE的导通电平电压时段可以相互交叠1H。

在交叠驱动的另一示例中，子像素行中的每一行的两个选通信号SCAN和SENSE的导通电平电压时段的长度为4H，并且相邻的两个子像素行中的两个选通信号SCAN和SENSE的导通电平电压时段可以相互交叠3H。

如上所述，可以存在各种类型的交叠驱动，但是为了便于描述，下面将通过示例的方式主要描述2H交叠驱动。

在如上所述的2H交叠驱动中，子像素行(...、R(n+1)、R(n+2)、R(n+3)、R(n+4)、R(n+5)和...)中的每一行的两个选通信号SCAN和SENSE的导通电平电压时段(长度为2H)的前部(长度为1H)是将数据电压(用作预充电数据电压)施加到相应的子像素的预充电(PC)驱动的选通信号部分。每个子像素行中的两个选通信号SCAN和SENSE的导通电平电压时段的后部(长度为1H)是在该处执行图像数据写入以将真实图像数据电压Vdata施加到相应子像素的选通信号部分。

通过执行上述交叠驱动，可以提高每个子像素中的充电率，从而提高图像质量。

当同时执行上述伪数据插入驱动和交叠驱动时，子像素行R(n+3)中的两个选通信号SCAN和SENSE的导通电平电压时段与子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段交叠。

这里，子像素行R(n+3)中的两个选通信号SCAN和SENSE的导通电平电压时段的后1H时段部分是与下一个子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段交叠的时段，并且是对子像素行R(n+3)执行图像数据写入的时段。

子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段的前1H时段部分是预充电驱动时段。另外，子像素行R(n+3)和子像素行R(n+4)是其中在伪数据插入驱动进行之前执行图像数据写入的子像素行。

此外，子像素行R(n+5)中的两个选通信号SCAN和SENSE的导通电平电压时段与子像素行R(n+6)中的两个选通信号SCAN和SENSE的导通电平电压时段交叠。

这里，子像素行R(n+5)中的两个选通信号SCAN和SENSE的导通电平电压时段的后1H时段部分是与下一个子像素行R(n+6)中两个选通信号SCAN和SENSE的导通电平电压时段交叠的时段，并且是对子像素行R(n+5)执行图像数据写入的时段。子像素行R(n+6)中的两个选通信号SCAN和SENSE的导通电平电压时段的前1H时段部分是预充电驱动时段。另外，子像素行R(n+5)和子像素行R(n+6)是在伪数据插入驱动进行之前执行图像数据写入的子像素行。

然而，在伪数据插入驱动进行之前，子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段不与下一个子像素行R(n+5)中两个选通信号SCAN和SENSE的导通电平电压时段直接交叠。

子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段的后1H时段部分是对子像素行R(n+4)执行图像数据写入的时段。

在子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段的后1H时段部分期间，下一个子像素行R(n+5)不经受预充电驱动。

基于伪数据插入驱动时间，子像素行R(n+4)是紧接在伪数据插入驱动之前执行图像数据写入的子像素行，并且子像素行R(n+5)是紧接在伪数据插入驱动之后执行图像数据写入的子像素行。

由于伪数据插入驱动进行的时段，所以子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段和下一个子像素行R(n+5)中的两个选通信号SCAN和SENSE的导通电平电压时段彼此分离。

在图6和图7中，Vg图示出了包括在子像素行中的子像素中的驱动晶体管DT的第一节点N1的所有电压，指示在子像素驱动操作过程中在进入升压处理之前的电压状态的变化。

在图6和图7中，Vs图示出了包括在子像素行中的子像素中的驱动晶体管DT的第二节点N2的所有电压，指示在子像素驱动操作过程中进入升压处理之前的电压状态的变化。

参照图6和图7中的Vg图，在除了进行伪数据插入的时段之外的其余时段中，包括在每个子像素行中的子像素中的每一个中的驱动晶体管DT的第一节点N1的电压Vg是响应于图像数据写入的进行的图像数据电压Vdata。

但是，在进行伪数据插入的时段期间，经受伪数据插入驱动的子像素行中包括的子像素中的每一个中的驱动晶体管DT的第一节点N1的电压Vg具有伪数据电压Vfake。

此外，如上所述，子像素行R(n+1)、R(n+2)和R(n+3)中的每一个中的两个选通信号SCAN和SENSE的导通电平电压时段的后时段部分与下一个子像素行中的两个选通信号SCAN和SENSE的导通电平电压时段的前时段部分交叠。然而，子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段的后时段部分不与子像素行R(n+5)中的两个选通信号SCAN和SENSE的导通电平电压时段的前时段部分交叠。

因此，在子像素行R(n+1)、R(n+2)和R(n+3)中的每一个中的两个选通信号SCAN和SENSE的导通电平电压时段期间，子像素行R(n+1)、R(n+2)和R(n+3)中包括的子像素中的每一个的驱动晶体管DT的第二节点N2的电压Vs具有与图像数据写入处理中的参考电压Vref类似的电压Vref+ΔV。这里，每个驱动晶体管DT的第一节点N1和第二节点N2之间的电位差Vgs为Vdata-(Vref+ΔV)。

在伪数据插入驱动时段之前的1H时段内，例如，在子像素行R(n+4)中的两个选通信号SCAN和SENSE的导通电平电压时段的后时段部分期间(不与下一个子像素行R(n+5)中的两个选通信号SCAN和SENSE的导通电平电压时段的前时段部分交叠)，子像素行R(n+4)中包括的子像素中的每一个的驱动晶体管DT的第二节点N2的电压Vs可以是小于Vref+ΔV的Vref+Δ(V/2)。

因此，每个驱动晶体管DT的第一节点N1和第二节点N2之间的电位差Vgs(Vgs(4))为Vdata-(Vref+Δ(V/2))，并且可以从前一时段的电位差Vdata-(Vref+ΔV)增加。

图8和图9是用于描述根据本公开的实施方式的由显示装置100执行的伪数据插入(FDI)驱动的原理的图。然而，假设在八个子像素行中同时执行伪数据插入驱动。也就是说，假设k＝8的情况。

在一个帧时间期间，扫描信号SCAN(i+1)至SCAN(i+8)和SCAN(j+1)至SCAN(j+8)中的每一个可以具有导通电平电压时段和截止电平电压时段。

SCAN(i+1)到SCAN(i+8)和SCAN(j+1)到SCAN(j+8)中的每一个的导通电平电压时段具有能够使扫描晶体管SCT导通的导通电平电压VGH，并且SCAN(i+1)至SCAN(i+8)和SCAN(j+1)至SCAN(j+8)中的每一个的截止电平电压时段具有能够使扫描晶体管ACT截止的截止电平电压VGL。例如，当扫描晶体管SCT是n型时，导通电平电压VGH可以高于截止电平电压VGL，并且当扫描晶体管SCT为p型时，导通电平电压VGH可以低于截止电平电压VGL。在本说明书和附图中，以扫描晶体管SCT为n型的情况为例进行说明。

参照图8和图9，选通驱动电路130根据交叠驱动方法将具有导通电平电压时段的第(i+1)扫描信号SCAN(i+1)至第(i+4)扫描信号SCAN(i+4)依次输出到第(i+1)至第(i+4)扫描线SCL。

参照图8和图9，在从选通驱动电路130输出具有导通电平电压时段的第(i+4)扫描信号SCAN(i+4)之后，根据预定的驱动定时规则执行伪数据插入驱动。

因此，选通驱动电路130停止将扫描信号输出到与点B相对应并且紧接着第i+4扫描信号线SCL的第(i+5)扫描信号线SCL，并且随后对信号线SCL进行扫描。

在伪数据插入驱动时段Tf中，选通驱动信号在相同的定时将具有导通电平电压时段的八个扫描信号SCAN(j+1)至SCAN(j+8)输出到设置在与区域A相对应的八个子像素行中的八个扫描信号线SCL。因此，连接到八条扫描信号线SCL的子像素SP的扫描晶体管SCT导通，以使得从数据驱动电路120输出的伪数据电压Vfake被提供给与区域A相对应的八个子像素行中的子像素SP。

在伪数据插入驱动时段Tf之后，选通驱动电路130根据交叠驱动方法恢复输出用于真实显示驱动的选通信号并且将具有导通电平电压时段的第(i+5)扫描信号SCAN(i+5)至(i+8)扫描信号SCAN(i+8)依次输出到第(i+5)至第(i+8)扫描信号线SCL。

参照图8，区域A的子像素SP和点B处的子像素SP连接到相同的一条数据线DL。数据驱动电路120不应将真实图像数据电压Vdata和伪数据电压Vfake同时输出到一条数据线DL。

因此，在伪数据插入驱动时段Tf期间，选通驱动电路130停止将扫描信号输出到与点B相对应的第(i+5)扫描信号线SCL并且随后对信号线SCL进行扫描。

换句话说，在伪数据插入驱动时段Tf期间，第(i+4)扫描信号SCAN(i+4)的导通电平电压周期和第(i+5)扫描信号SCAN(i+5)的导通电平电压周期彼此间隔开以不彼此交叠，从而确保了将伪数据电压Vfake提供给区域A的子像素SP期间的定时。

图10是当以高分辨率实现根据本公开的实施方式的显示装置100时的伪数据插入(FDI)驱动中的时序图。

当以高分辨率实现显示面板110时，在预定大小内，设置了更多的子像素SP，并且设置了更多的数据线DL以及选通线SCL和SENL。当以高分辨率实现显示面板110时，必须在预定的一帧时间内驱动更多的子像素SP，并且因此子像素SP中的每一个的存储电容器Cst的充电时间不可避免地不足。

因此，为了以高分辨率实现根据本公开的实施方式的显示装置100，可以将扫描信号SCAN(i+1)至SCAN(i+8)中的每一个的导通电平电压时段的长度扩展为大于一个水平时间(1H)。

例如，如图10所示，为了以高分辨率实现根据本公开的实施方式的显示装置100，可以将扫描信号SCAN(i+1)至SCAN(i+8)中的每一个的导通电平电压时段的长度设置为四个水平时间(4H)或更大。

参照图10，扫描信号SCAN(i+1)至SCAN(i+8)中的每一个的导通电平电压时段的后1H时段部分与用于图像数据写入的时段相对应。

参照图10，当为了高分辨率实现而将扫描信号SCAN(i+1)至SCAN(i+8)中的每一个的导通电平电压时段的时间长度设置为更大时，不可避免地增加了时间间隔Tr，时间间隔Tr是执行紧接在伪数据插入驱动时段Tf之前的真实图像数据写入的定时与执行紧接在伪数据插入驱动时段Tf之后的真实图像数据写入的定时之间。

执行紧接在伪数据插入驱动时段Tf之前的真实图像数据写入的定时与执行紧接在伪数据插入驱动时段Tf之后的真实图像数据写入的定时之间的时间间隔Tr与由伪数据插入驱动引起的图像显示延迟相对应地执行。在高分辨率实现中，不可避免地增加了由伪数据插入驱动导致的图像显示延迟，这可能是使图像质量劣化的因素。

本公开的实施方式提出了一种新面板结构和利用该新面板结构的驱动方法，可以从根本上消除当一起执行用于提高充电率的交叠驱动和用于防止残像并改善运动图像响应时间的伪数据插入驱动时不可避免地产生的图像显示延迟。

通过使用根据本公开的实施方式的新面板结构和利用该新面板结构的驱动方法，即使当为了高分辨率实现同时执行重叠驱动和伪数据插入驱动时，也可以从根本上消除由伪数据插入驱动引起的图像显示延迟。在下文中，将描述根据本公开的实施方式的新面板结构和利用该新面板结构的新驱动方法。

图11和图12是示出根据本公开的实施方式的显示装置100的伪数据插入驱动系统的图。图13示出了根据本公开实施方式的显示装置100的伪数据插入驱动系统的一部分的等效电路。图14是示出在使用根据本公开实施方式的显示装置100的伪数据插入驱动系统的情况下用于伪数据插入驱动的扫描定时和用于真实图像驱动的扫描定时的一组图。

参照图11至图13，为了从根本上消除在同时执行用于提高充电率的交叠驱动和用于防止残像并改善运动图像响应时间的伪数据插入驱动时不可避免地产生的图像显示延迟，根据本公开的实施方式的显示装置100可以包括新面板结构F-DL1、F-DL2、F-GL#1、F-GL#2、F-SWT#1、F-SWT#2等以及用于驱动该新面板结构的驱动电路1110和1120。

根据本公开的实施方式的显示装置100可以包括：显示面板110，该显示面板110包括连接到多条数据线DL和多条扫描信号线SCL的多个子像素SP，其中，多个子像素SP中的每一个包括：发光元件ED；驱动晶体管DT，该驱动晶体管DT被配置为驱动发光元件ED；扫描晶体管SCT，该扫描晶体管SCT被配置为响应于通过扫描信号线SCL提供的扫描信号SCAN来控制驱动晶体管DT的第一节点N1与数据线DL之间的连接；电容器Cst，该电容器Cst连接在驱动晶体管DT的第一节点N1和第二节点N2之间；数据驱动电路120，该数据驱动电路120用于驱动多条数据线DL；选通驱动电路130，该选通驱动电路130用于驱动多条扫描信号线SCL；等等。

参照图14，按照矩阵的形式布置多个子像素SP，以形成多个子像素行(...、R(j+1)至R(j+8)、...、R(i+1)至R(i+8)和...)。

选通驱动电路130可以将依次具有导通电平电压时段的多个扫描信号SCAN(i+1)至SCAN(i+8)依次施加到多条扫描信号线SCL。

由于执行交叠驱动，所以分别施加到分别与多个子像素行(...、R(j+1)至R(j+8)、...、R(i+1)至R(i+8)和...)相对应的多条扫描信号线SCL中的两条相邻的扫描信号线SCL上的扫描信号SCAN(i+1)至SCAN(i+8)的导通电压电平时段可以部分地彼此交叠。

参照图14，根据本公开的实施方式的显示装置100可以不停止扫描真实图像以执行伪数据插入驱动。根据本公开的实施方式的显示装置100可以独立地执行用于显示真实图像的真实显示驱动和用于显示伪图像的伪显示驱动(伪数据插入驱动)。

参照图14，由于真实显示驱动和伪显示驱动是独立执行的，因此在第一帧时间内，当在多个子像素行(...、R(j+1)至R(j+8)、...、R(i+1)至R(i+8)和...)中的第一子像素行R(i+4)中设置的第一子像素SP通过第一数据线DL接收用于显示真实图像的图像数据电压Vdata时，在多个子像素行(...、R(j+1)至R(j+8)、...、R(i+1)至R(i+8)和...)中的与第一子像素行R(i+4)不同的k个第二子像素行R(i+1)至R(i+8)(k是2或更大的自然数)中设置的第二子像素SP可以接收用于显示与真实图像不同的伪图像的伪数据电压Vfake。

参照图14，由于真实显示驱动和伪显示驱动是独立执行的，因此在第一帧时间内，在将具有导通电平电压的扫描信号SCAN(i+4)施加到设置在多个子像素行(...、R(j+1)至R(j+8)、...、R(i+1)至R(i+8)和...)中的第一子像素行R(i+4)中的扫描信号线SCL的同时，在多个子像素行(...、R(j+1)至R(j+8)、...、R(i+1)至R(i+8)和...)中的与第一子像素行R(i+4)不同的k个第二子像素行R(j+1)至R(j+8)(k是2或更大的自然数，在图11至图14的情况下，k＝8)中设置的第二子像素SP可以接收用于显示与真实图像不同的伪图像的伪数据电压Vfake。

参照图14，在伪数据插入(FDI)驱动时段Tf期间，设置在第一子像素行R(i+4)中的第一子像素SP可以通过第一数据线DL接收用于显示真实图像的图像数据电压Vdata。

参照图14，在伪数据插入(FDI)驱动时段Tf期间，可以将具有导通电平电压的扫描信号SCAN(i+4)施加到设置在第一子像素行R(i+4)中的扫描信号线SCL。

这里，伪数据电压Vfake可以是黑色数据电压、低灰度数据电压、单色数据电压等。

设置在k个第二子像素行R(j+1)至R(j+8)中的第二子像素SP可以包括连接到第一数据线DL的子像素SP，第一数据线DL将用于显示真实图像的图像数据电压Vdata发送到第一子像素SP。

上述的k个第二子像素行R(j+1)至R(j+8)可以被包括在同时显示伪图像的相同的第一伪驱动组F-GR1中。

参照图11至图14，根据本公开的实施方式的显示装置100的显示面板110还可以包括：第一伪数据线(在图11的情况下为F-DL1，并且在图12的情况下为F-DL1和F-DL2)，第一伪数据线与第一伪驱动组F-GR 1相对应，并发送伪数据电压Vfake；第一伪选通线F-GL#1，该第一伪选通线F-GL#1与第一伪驱动组F-GR1相对应，并发送伪协调信号F-SCAN(j+1)至F-SCAN(j+8)；以及第一伪开关晶体管F-SWT#1，该第一伪开关晶体管F-SWT#1与第一伪驱动晶体管F-GR1相对应。

参照图11至图13，第一伪开关晶体管F-SWT#1的栅极节点电连接到第一伪选通线F-GL#1。

参照图11至图13，第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到第一伪数据线(在图11的情况下为F-DL1，并且在图12的情况下为F-DL1和F-DL2)。

参照图11至图13，第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到在被包括在第一伪驱动组F-GR1中的8(k＝8)个第二子像素行R(j+1)至R(j+8)中设置的第二子像素SP的驱动晶体管DT的全部第一节点N1。

参照图11和图12，与包括在第一伪驱动组F-GR1中的k个第二子像素行R(j+1)至R(j+8)相邻的k个子像素行R(j+9)至R(j+16)包括在相同的第二伪驱动组F-GR2中，该第二伪驱动组F-GR2在与第一伪驱动组F-GR1不同的定时同时显示伪图像。

显示面板110还可以包括：第二伪数据线(在图11的情况下为F-DL1，并且在图12的情况下为F-DL1和F-DL2)，该第二伪数据线与第二伪驱动组F-GR2相对应并发送伪数据电压Vfake；第二伪选通线F-GL#2，该第二伪选通线F-GL#2与第二伪驱动组F-GR2相对应并发送伪选通信号；以及第二伪开关晶体管F-SWT#2，该第二伪开关晶体管F-SWT#2与第二伪驱动组F-GR2相对应。

与第二伪驱动组F-GR2相对应的第二伪数据线(在图11的情况下为F-DL1，并且在图12的情况下为F-DL1和F-DL2)和与第一伪驱动组F-GR1相对应的第一伪数据线(在图11的情况下为F-DL1，并且在图12的情况下为F-DL1和F-DL2)可以彼此不同或者可以相同(如图11和图12所示)。

第二伪驱动组F-GR2的第二伪选通线F-GL#2可以与第一伪驱动组F-GR1的第一伪选通线F-GL#1不同。

第二伪驱动组F-GR2的第二伪选通线F-GL#2可以与第一伪驱动组F-GR1的第一伪选通线F-GL#1相同。在这种情况下，可以将与第二伪选通线F-GL#2相同的第一伪选通线F-GL#1设置在第一伪驱动组F-GR1和第二伪驱动组F-GR2之间。

参照图11和图12，根据本公开的实施方式的显示装置100还可以包括配置为输出伪数据电压Vfake的伪数据驱动电路1110和配置为输出伪选通信号的伪选通驱动电路1120。

伪数据驱动电路1110可以包括在数据驱动电路120中，或者可以与数据驱动电路120分开地实现。伪选通驱动电路1120可以包括在选通驱动电路130中，或者可以与选通驱动电路130分开地实现。

如上所述，k个第二子像素行R(j+1)至R(j+8)可以被包括在同时显示伪图像的相同的第一伪驱动组F-GR1中。

参照图11，一个驱动结构组F-DL1、F-GL#1和F-SWT#1被设置在第一伪驱动组F-GR1中。

相反，可以在第一伪驱动组F-GR1中设置两个或更多个驱动结构组。在这种情况下，第一伪驱动组F-GR1可以被分成两个或更多个子像素组。

参照图11的示例，第一伪驱动组F-GR1被分为两个子像素组SPG1和SGP2。驱动结构组设置在两个子像素组SPG1和SPG2的每一个中。

参照图12，包括在第一伪驱动组F-GR1中的k个第二子像素行R(j+1)至R(j+8)包括第一子像素组SPG1和第二子像素组SPG2。

参照图12，连接到包括在第一子像素组SPG1中的第二子像素SP的数据线DL和连接到第二子像素组SPG2中的第二子像素SP的数据线彼此不同。

参照图12，显示面板110可以包括：第一伪数据线F-DL1，该第一伪数据线F-DL1与第一伪驱动组F-GR1中的第一子像素组SPG1相对应并发送伪数据电压Vfake；以及第二伪数据线F-DL2，该第二伪数据线F-DL2与第一伪驱动组F-GR1中的第二子像素组SPG2相对应并发送伪数据电压Vfake。

参照图12，显示面板110可以包括第一伪选通线F-GL#1，该第一伪选通线F-GL#1与第一伪驱动组F-GR1相对应并发送伪选通信号。

参照图12，显示面板110还可以包括：第一伪开关晶体管F-SWT#1，该第一伪开关晶体管F-SWT#1与第一伪驱动组F-GR1中的第一子像素组SPG1相对应；以及第二伪开关晶体管F-SWT#2，该第二伪开关晶体管F-SWT#2与第一伪驱动组F-GR1中的第二子像素组SPG2相对应。

参照图12和图13，第一伪开关晶体管F-SWT#1的栅极节点电连接到第一伪选通线F-GL#1，第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到第一伪数据线F-DL1，第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到第一伪驱动组F-GR1中的第一子像素组SPG1中包括的第二子像素SP的驱动晶体管DT的所有第一节点N1。

参照图12和图13，第二伪开关晶体管F-SWT#2的栅极节点电连接到第一选通线F-GL#1，第二伪开关晶体管F-SWT#2的源极节点或漏极节点电连接到第二伪数据线F-DL2，并且第二伪开关晶体管F-SWT#2的源极节点或漏极节点电连接到第一伪驱动组F-GR1中的第二子像素组SPG2中包括的第二子像素SP的驱动晶体管DT的所有第一节点N1。

多个子像素SP中的每一个还可以包括感测晶体管SENT，该感测晶体管SENT被配置为响应于通过感测信号线SENL提供的感测信号SENSE来控制参考线和驱动晶体管DT的第二节点N2之间的连接。

施加到感测信号线SENL的感测信号SENSE可以具有与施加到扫描信号线SCL的扫描信号SCAN相同的信号波形。

为了高分辨率实现，多个扫描信号SCAN(i+1)至SCAN(i+8)的导通电压电平时段可以大于一个水平时间。例如，如图14所示，多个扫描信号SCAN(i+1)至SCAN(i+8)中的每一个的导通电压电平时段可以是四个水平时间(4H)。多个扫描信号SCAN(i+1)至SCAN(i+8)中的每一个的导通电平电压时段的后时段(1H)部分是图像数据写入时段。

图13是示出在第一伪驱动组F-GR1中包括的八个子像素行R(j+1)至R(j+8)中设置的子像素SP中的任何两个子像素SP#1-1和SP#1-2和在第二伪驱动组F-GR2中包括的八个子像素行R(j+9)至R(j+16)中设置的子像素SP中的任何两个子像素SP#2-1和SP#2-2以及伪数据插入驱动电路的等效电路图。

参照图13，用于第一伪驱动组F-GR1的驱动电路包括第一伪数据线F-DL1、第一伪选通线F-GL#1和第一伪开关晶体管F-SWT#1。

参照图13，用于第二伪驱动组F-GR2的驱动电路包括第一伪数据线F-DL1、第二伪选通线F-GL#2和第二伪开关晶体管F-SWT#2。

参照图13，子像素SP#1-1、SP#1-2、SP#2-1和SP#2-2每一个都包括驱动显示所需的所有组件ED、DT、SCT、SENT和Cst，而不管第一伪驱动组F-GR1和第二伪驱动组F-GR2的驱动电路如何。

参照图13，第一伪开关晶体管F-SWT#1由通过第一伪选通线F-GL#1提供的伪选通信号F-SCAN#1(图14中的F-SCAN(j+1))控制。

参照图13，当第一伪开关晶体管F-SWT#1响应于伪选通信号F-SCAN#1而导通时，第一伪开关晶体管F-SWT#1将从第一伪数据线F-DL1提供的伪数据电压Vfake传送到第一伪驱动组F-GR1中包括的子像素SP#1-1、SP#1-2和...中的每一个的驱动晶体管DT的第一节点N1。

参照图13，第二伪开关晶体管F-SWT#2由通过第二伪选通线F-GL#2提供的伪选通信号F-SCAN#2控制。

参照图13，当第二伪开关晶体管F-SWT#2响应伪选通信号F-SCAN#2而导通时，第二伪开关晶体管F-SWT#2将从第一伪数据线F-DL1提供的伪数据电压Vfake传送到第二伪驱动组F-GR2中包括的子像素SP#2-1、SP#2-2和...的中的每一个的驱动晶体管DT的第一节点N1。

在根据本公开的实施方式的显示装置100中，如图11所示，第一伪驱动组F-GR1是其中以相同方式执行伪数据插入驱动的驱动组，并且可以由一个第一伪开关晶体管F-SWT#1驱动。

在这种情况下，在第一伪驱动组F-GR1中包括的所有子像素SP可以通过一个第一伪开关晶体管F-SWT#1接收伪数据电压Vfake。

在根据本公开的实施方式的显示装置100中，第一伪驱动组F-GR1可以被分为两个或更多个子像素组SPG1、SPG2和…。

当第一伪驱动组F-GR1被分成两个或更多个子像素组SPG1、SPG2和…时，可以针对通过划分第一伪驱动组F-GR1而获得的两个或更多个子像素组SPG1、SPG2和…中的每一个设置相应的第一伪开关晶体管F-SWT#1。

参照图12，第一伪驱动组F-GR1可以由两个第一伪开关晶体管F-SWT#1驱动。在这种情况下，第一伪驱动组F-GR1被分为两个子像素组SPG1和SPG2，并且两个子像素组SPG1和SPG2可以分别由两个第一伪开关晶体管F-SWT#1驱动。

在这种情况下，通过划分第一伪驱动组F-GR1而获得的两个子像素组SPG1和SPG2可以分别通过相应的第一伪开关晶体管F-SWT#1被提供有伪数据电压Vfake。

在根据本公开的实施方式的显示装置100中，第一伪驱动组F-GR1可以被分为两个或更多个子像素组SPG1、SPG2和…。

图15是示出根据本公开的实施方式的第一伪驱动组F-GR1的多个子像素组SPG1至SPG4共享显示面板110中的第一伪选通线F-GL#1的结构的图，并且图16是示出在根据本公开的实施方式的显示装置100的显示面板110中第一伪驱动组F-GR1的多个子像素组SPG1至SPG4共享第一伪数据线F-DL1的结构的图。

参照图15和图16，第一伪驱动组F-GR1被分为四个子像素组SPG1、SPG2、SPG3和SPG4。可以针对四个子像素组SPG1、SPG2、SPG3和SPG4中的每一个设置相应的第一伪开关晶体管F-SWT#1。

在这种情况下，通过划分第一伪驱动组F-GR1而获得的四个子像素组SPG1、SPG2、SPG3和SPG4可以分别通过四个第一伪开关晶体管F-SWT#1接收伪数据电压Vfake。

显示面板110可以包括与通过划分第一伪驱动组F-GR1获得的四个子像素组SPG1、SPG2、SPG3和SPG4中的每一个相对应的第一伪选通线F-GL#1和第一伪数据线F-DL1。

相反，通过划分第一伪驱动组F-GR1而获得的四个子像素组SPG1、SPG2、SPG3和SPG4可以共享第一伪选通线F-GL#1和第一伪数据线F-DL1中的一个或更多个。

这将参照图15和图16更详细地描述。

参照图15和图16，在通过划分第一伪驱动组F-GR1而获得的四个子像素组SPG1、SPG2、SPG3和SPG4中，第一子像素组SPG1和第二子像素组SPG2是其中设置有相同的扫描信号线SCL的组，并且第三子像素组SPG3和第四子像素组SPG4是其中设置有相同扫描信号线SCL的组。

参照图15和图16，在通过划分第一伪驱动组F-GR1而获得的四个子像素组SPG1、SPG2、SPG3和SPG4中，第一子像素组SPG1和第三子像素组SPG3是设置有相同数据线DL的组，并且第二子像素组SPG2和第四子像素组SPG4是设置有相同数据线DL的组。

参照图15和图16，通过第一伪开关晶体管F-SWT#1将伪数据电压Vfake分别提供给通过划分第一伪驱动组F-GR1而获得的第一至第四子像素组SPG1、SPG2、SPG3和SPG4。

参照图15和图16，分别与通过划分第一伪驱动组F-GR1获得的第一至第四子像素组SPG1、SPG2、SPG3和SPG4相对应的第一伪开关晶体管F-SWT#1可以在相同定时全部导通和截止。

参照图15和图16，与第一子像素组SPG1相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到第一子像素组SPG1中包括的所有子像素SP中的每一个的驱动晶体管DT的第一节点N1。

与第二子像素组SPG2相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到第二子像素组SPG2中包括的所有子像素SP的每一个的驱动晶体管DT的第一节点N1。

与第三子像素组SPG3相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到第三子像素组SPG3中包括的所有子像素SP中的每一个的驱动晶体管DT的第一节点N1。

与第四子像素组SPG4相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到第四子像素组SPG4中包括的所有子像素SP中的每一个的驱动晶体管DT的第一节点N1。

参照图15，与第一子像素组SPG1相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点和与第三子像素组SPG3相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节电连接到相同的第一伪数据线F-DL1。

参照图15，与第二子像素组SPG2相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点和与第四子像素组SPG4相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节电连接到相同的第二伪数据线F-DL2。

参照图15，伪数据驱动电路1110可以将伪数据电压Vfake同时输出到第一伪数据线F-DL1和第二伪数据线F-DL2。

参照图15，通过划分第一伪驱动组F-GR1获得的四个子像素组SPG1、SPG2、SPG3和SPG4共享一条第一伪选通线F-GL#1。

因此，与第一子像素组SPG1相对应的第一伪开关晶体管F-SWT#1的栅极节点、与第二子像素组SPG2相对应的第一伪开关晶体管F-SWT#1的栅极节点、与第三子像素组SPG3相对应的第一伪开关晶体管F-SWT#1的栅极节点、以及第一伪开关晶体管F-SWT#1的与第四子像素组SPG4相对应的栅极节点可以共同连接到一条第一伪选通线F-GL#1。

参照图16，通过划分第一伪驱动组F-GR1获得的四个子像素组SPG1、SPG2、SPG3和SPG4共享一条第一伪数据线F-DL1。

因此，与第一子像素组SPG1相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点、与第二子像素组SPG2相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点、与第三子像素组SPG3相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点、以及与第四子像素组SPG4相对应的第一伪开关晶体管F-SWT#1的源极节点或漏极节点电连接到一条第一伪数据线F-DL1。

参照图16，与第一子像素组SPG1相对应的第一伪开关晶体管F-SWT#1的栅极节点和与第二子像素组SPG2相对应的第一伪开关晶体管F-SWT#1的栅极节点共同连接到一条第一伪选通线F-GL#1。

参照图16，与第三子像素组SPG3相对应的第一伪开关晶体管F-SWT#1的栅极节点和与第四子像素组SPG4相对应的第一伪开关晶体管F-SWT#1的栅极节点共同连接到一条第一伪选通线F-GL#1。

伪选通驱动电路1120可以在相同定时通过共同连接到与第一子像素组SPG1相对应的第一伪开关晶体管F-SWT#1和与第二子像素组SPG2相对应的第一伪开关晶体管F-SWT#1的栅极节点的第一伪选通线F-GL#1和共同连接到与第三子像素组SPG3相对应的第一伪开关晶体管F-SWT#1和与第四子像素组SPG4相对应的第一伪开关晶体管F-SWT#1的栅极节点的第一伪选通线线F-GL#1来提供伪选通信号。

因此，与第一子像素组SPG1相对应的第一伪开关晶体管F-SWT#1、与第二子像素组SPG2相对应的第一伪开关晶体管F-SWT#1、与第三子像素组SPG3相对应的第一伪开关晶体管F-SWT#1和与第四子像素组SPG4相对应的第一伪开关晶体管F-SWT#1可以在相同定时全部导通或截止。

如上所述，根据本公开的实施方式的显示装置100可以在执行伪数据插入驱动时执行真实显示驱动。

因此，根据本公开的实施方式的显示装置100的数据侧的驱动电路可以包括：数据驱动电路120，该数据驱动电路120被配置为在第一驱动时段期间通过第一数据线DL将用于显示真是图像的图像数据电压Vdata提供给多个子像素SP中的第一子像素SP；伪数据驱动电路1110，该伪数据驱动电路1110被配置为在第一驱动时段期间通过伪数据线F-DL将用于显示与真实图像不同的伪图像的伪数据电压Vfake提供给多个子像素SP中的与第一子像素SP不同的第二子像素SP等等。

当图像数据电压被提供给第一子像素SP时，伪数据电压Vfake可以被提供给第二子像素SP。

提供有伪数据电压Vfake的第二子像素SP可以包括连接到第一数据线DL的子像素SP，通过第一数据线DL发送图像数据电压Vdata。

例如，伪图像可以是黑色图像、低灰度图像、单色图像等。

如上所述，根据本公开的实施方式的显示装置100可以在执行伪数据插入驱动时执行真实显示驱动。

因此，根据本公开实施方式的显示装置100的栅极侧的驱动电路可以包括：选通驱动电路130，该选通驱动电路130在第一驱动时段期间将具有导通电平电压时段的扫描信号(根据图14的示例的SCAN(i+4))输出到与第一子像素SP连接的第一扫描信号线SCL，从而将用于显示真实图像的图像数据电压Vdata施加到多个子像素SP中的第一子像素SP的驱动晶体管DT的第一节点N1；伪选通驱动电路1120，该伪选通驱动电路1120在第一驱动时段期间将具有导通电平电压时段的伪选通信号F-SCAN(j+1)至F-SCAN(j+8)输出到与第二子像素SP相对应的伪选通线F-GL#1，从而将用于显示与真实图像不同的伪图像的伪数据电压Vfake施加到多个子像素SP中的第二子像素SP中的每一个的驱动晶体管DT的第一节点N1；等等。

在第一驱动时段期间，第二子像素SP的驱动晶体管DT的第一节点N1可以通过由伪选通线F-GL#1提供的伪选通信号控制的伪开关晶体管F-SWT#1从伪数据线F-DL1接收伪数据电压Vfake。。

在与第一个驱动时段不同的驱动时段期间，可以通过由从扫描信号线SCL提供的扫描信号SCAN控制的扫描晶体管SCT，向第二子像素SP的驱动晶体管DT的第一节点N1施加来自数据线DL的图像数据电压Vdata。

例如，伪图像可以是黑色图像、低灰度图像、单色图像等。

如上所述，根据本公开的实施方式的显示装置100可以包括用于伪数据插入驱动的单独的结构，以便于独立地执行伪数据插入驱动和真实显示驱动。

因此，根据本公开的实施方式的显示装置100可以包括：显示面板110，该显示面板110包括：多个子像素SP，该多个子像素SP连接到多条数据线DL和多条扫描信号线SCL；数据驱动电路120，该数据驱动电路120用于驱动多条数据线DL；以及选通驱动电路130，该选通驱动电路130用于驱动多条扫描信号线SCL，并且多个子像素SP中的每一个可以包括：发光元件ED；驱动晶体管DT，该驱动晶体管DT被配置为驱动发光元件ED；扫描晶体管SCT，该扫描晶体管SCT被配置为响应于通过扫描信号线SCL提供的扫描信号SCAN来控制驱动晶体管DT的第一节点N1与数据线DL之间的连接；电容器Cst，该电容器Cst连接在驱动晶体管DT的第一节点N1与第二节点N2之间。

多个子像素SP按照矩阵的形式布置以形成多个子像素行和多个子像素列，并且多条扫描信号线SCL可以分别对应于多个子像素行。

多条数据线DL分别对应于多个子像素SP，并且多个子像素行可以分为k组。这里，k是大于或等于2的自然数。

显示面板110还可以包括：针对每个组(伪驱动组)设置的一条或更多条附加数据线F-DL1，针对一组或更多组设置的一个附加选通线F-GL#1，以及针对每个组设置的一个或更多个附加开关晶体管F-SWT#1。

可以将不随帧变化的特定数据电压施加到一条或更多条附加数据线F-DL1和…。这里，特定数据电压是伪数据电压Vfake。

图17是用于描述根据本公开的实施方式的显示装置100的驱动方法的流程图。

参照图17，根据本公开实施方式的显示装置100的驱动方法可以包括：第一处理(S1710)：在第一驱动时段期间，通过第一数据线DL将用于显示真实图像的图像数据电压Vdata提供给多个子像素SP中的第一子像素SP；以及第二处理(S1720)，在不同于第一驱动时段的第二驱动时段期间，通过第一伪数据线F-DL1将用于显示与真实图像不同的伪图像的伪数据电压Vfake提供给第一子像素SP。

在第一处理(S1710)中，在第一驱动时段期间，可以通过与第一伪数据线F-DL1不同的第二伪数据线F-DL2或通过第一伪数据线F-DL1将伪数据电压Vfake提供给多个子像素SP中的与第一子像素SP不同的第二子像素SP，并且第二子像素SP可以包括连接到第一数据线DL的子像素SP。

例如，伪图像可以是黑色图像、低灰度图像、单色图像等。

根据上述本公开的实施方式，可以通过执行子像素的交叠驱动来提高充电率，从而提高图像质量。

根据本公开的实施方式，通过执行用于在真实图像之间显示与真实图像不同的图像(伪图像)的伪数据插入驱动，可以防止残像并且可以改善动态图像响应时间，从而提高动态图像质量。

根据本公开的实施方式，通过在显示面板上新设置用于伪数据插入驱动的专用结构，可以独立地执行用于提高充电率的交的驱动和用于防止残像并改善运动图像响应时间的伪数据插入驱动。

根据本公开的实施方式，通过在伪数据插入驱动期间同时执行真实图像驱动，可以从根本上防止由伪数据插入驱动引起的图像显示延迟，从而使得更容易实现高分辨率。

已经给出了以上描述以使本领域的任何技术人员能够制造和使用本公开的技术思想，并且已经在特定应用及其要求的背景下提供了以上描述。对所描述的实施方式的各种修改、添加和替换对于本领域技术人员而言将是显而易见的，并且在不脱离本公开的精神和范围的情况下，本文中定义的一般原理可以应用于其他实施方式和应用。以上描述和附图仅出于示例性目的提供了本公开的技术构思的示例。也就是说，所公开的实施方式旨在说明本公开的技术构思的范围。因此，本公开的范围不限于所示出的实施方式，而是应被赋予与权利要求一致的最宽范围。本公开的保护范围应该基于所附权利要求来解释，并且在其等效范围内的所有技术构思均应当被解释为包括在本公开的范围内。

相关申请的交叉引用

本申请要求于2019年12月20日提交的韩国专利申请第10-2019-0172402号的优先权，出于所有目的将其通过引用并入本文，如同在此完全阐述一样。