半导体装置

技术领域

本发明涉及半导体装置，特别涉及具有沟槽栅极的半导体装置。

背景技术

作为具有沟槽栅极的现有的半导体装置，例如就专利文献1的图1所公开的绝缘栅型双极晶体管(IGBT：Insulated Gate Bipolar Transistor)而言，具有多个作为栅极电极的沟槽栅极，该沟槽栅极在半导体基板的一个主面内设置栅极沟槽，通过栅极氧化膜将栅极沟槽的内表面覆盖，在内表面被栅极氧化膜覆盖的栅体沟槽内填埋多晶硅。

另外，具有作为哑栅极电极的哑沟槽栅极，该哑沟槽栅极在相邻的沟槽栅极之间设置深度比沟槽栅极深的大于或等于一个哑栅极沟槽，通过栅极氧化膜将哑栅极沟槽的内表面覆盖，在内表面被栅极氧化膜覆盖的哑栅极沟槽内填埋多晶硅。此外，对哑栅极电极赋予发射极电位。

专利文献1：日本特开2019-186318号公报

这样，就现有的IGBT而言，采用了在相邻的沟槽栅极之间具有沟槽比沟槽栅极深的哑栅极沟槽的结构，但例如在沟槽栅极与哑沟槽栅极以1比5的比率配置的5/6间隔剔除配置中，电容-电压特性变得异常，根据使用条件，有可能产生栅极电压的振荡以及通断的误动作等。

发明内容

本发明是为了解决上述问题而提出的，其目的在于，提供一种即使在具有沟槽栅极和哑沟槽栅极的结构中也不会成为异常的电容-电压特性的半导体装置。

本发明所涉及的半导体装置具有：半导体基板，其至少具有第1导电型的第1半导体层、所述第1半导体层之上的第1导电型的第2半导体层、所述第2半导体层之上的第2导电型的第3半导体层、以及在所述第3半导体层的上层部选择性地设置的第1导电型的第4半导体层；沟槽栅极，其在厚度方向上贯通所述第4半导体层以及所述第3半导体层而到达所述第2半导体层内；第1哑沟槽栅极，其在厚度方向上贯通所述第3半导体层以及所述第2半导体层而到达所述第1半导体层内；第2哑沟槽栅极，其在厚度方向上贯通所述第3半导体层而到达所述第2半导体层内；第1主电极，其至少与所述第4半导体层接触；以及第2主电极，其设置于所述半导体基板的厚度方向上与所述第1主电极相反侧，所述第1哑沟槽栅极以及所述第2哑沟槽栅极配置于所述沟槽栅极的队列之中，与所述第1主电极电连接。

发明的效果

根据本发明所涉及的半导体装置，通过将第1哑沟槽栅极以及第2哑沟槽栅极配置于沟槽栅极的队列之中，能够得到不会成为异常的电容-电压特性的半导体装置。

附图说明

图1是表示实施方式1的IGBT的结构的剖面图。

图2是IGBT的寄生电容的等效电路图。

图3是表示电容-电压特性的模拟结果的图。

图4是表示电容-电压特性的模拟结果的图。

图5是表示以往的IGBT的通过模拟得到的内部解析结果的图。

图6是表示实施方式1的IGBT的通过模拟得到的内部解析结果的图。

图7是表示实施方式1的半导体装置的制造工序的剖面图。

图8是表示实施方式1的半导体装置的制造工序的剖面图。

图9是表示实施方式1的半导体装置的制造工序的剖面图。

图10是表示实施方式1的半导体装置的制造工序的剖面图。

图11是表示实施方式1的半导体装置的制造工序的剖面图。

图12是表示实施方式1的半导体装置的制造工序的剖面图。

图13是表示实施方式1的半导体装置的制造工序的剖面图。

图14是表示实施方式1的半导体装置的制造工序的剖面图。

图15是表示实施方式1的半导体装置的制造工序的剖面图。

图16是表示实施方式1的半导体装置的制造工序的剖面图。

图17是表示实施方式1的半导体装置的制造工序的剖面图。

图18是表示实施方式1的半导体装置的制造工序的剖面图。

图19是说明哑沟槽栅极的配置间隔的图。

图20是表示实施方式2的IGBT的结构的剖面图。

图21是表示蚀刻掩模的开口宽度和形成的沟槽的深度的关系的图。

图22是表示实施方式2的半导体装置的制造工序的剖面图。

图23是表示实施方式2的半导体装置的制造工序的剖面图。

图24是表示实施方式2的半导体装置的制造工序的剖面图。

图25是表示实施方式2的半导体装置的制造工序的剖面图。

图26是表示实施方式2的半导体装置的制造工序的剖面图。

图27是表示实施方式2的变形例1的IGBT的结构的剖面图。

图28是表示实施方式2的变形例2的IGBT的结构的剖面图。

具体实施方式

<前言>

下面，一边参照附图一边对实施方式进行说明。此外，附图是示意性地示出的，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必是准确地记载的，能够适当变更。另外，在下面的说明中，对同样的结构要素标注相同的标号进行图示，它们的名称以及功能也相同。因此，有时省略针对它们的详细说明。

另外，在下面的说明中，有时使用“上”、“下”、“侧”、“底”、“表”以及“背”等表示特定的位置以及方向的用语，但这些用语是为了容易理解实施方式的内容，出于方便而使用的，与实际实施时的方向无关。另外，下面，“外侧”是指朝向半导体装置的外周的方向，“内侧”是指与“外侧”相反的方向。

另外，在下面的记载中，关于杂质的导电型，通常将n型定义为“第1导电型”，将p型定义为“第2导电型”，但也可以是与此相反的定义。

<实施方式1>

<装置结构>

图1是表示实施方式1的IGBT 100的结构的剖面图。如图1所示，IGBT 100具有p型的集电极层13、n型的缓冲层12、n型的漂移层1(第1半导体层)、n型的载流子存储层3(第2半导体层)、p型的沟道层2(第3半导体层)以及在沟道层2的上层部设置的n型的发射极层5(第4半导体层)而构成半导体基板BS。另外，在沟道层2的上层部，在发射极层5的更外侧，以与发射极层5的侧面接触的方式设置有p型的发射极层4。此外，p型的发射极层4有时也称为接触层。另外，作为半导体基板BS，例如能够使用硅基板，但也可以使用碳化硅基板等宽带隙半导体基板。

这里，各层的杂质的峰值浓度的容许范围是：n型的漂移层1为1×10

此外，漂移层1与载流子存储层3相比杂质浓度低，在图中标记为“n

在半导体基板BS的设置有集电极层13的一侧的主面(下主面)之上设置集电极电极(collector electrode)16(第2主电极)，在半导体基板BS的与下主面相反侧的主面(上主面)内设置有从发射极层5的最表面起在厚度方向上贯通发射极层5以及沟道层2而到达载流子存储层3内的多个栅极沟槽81。

栅极沟槽81的内表面被栅极氧化膜6覆盖，在内表面被栅极氧化膜6覆盖的栅极沟槽81内填埋多晶硅的栅极电极7而构成沟槽栅极91。

另外，在相邻的沟槽栅极91之间，交替地设置有深度比栅极沟槽81深的哑栅极沟槽8、和深度与栅极沟槽81相等的哑栅极沟槽82。

哑栅极沟槽8及82的内表面被栅极氧化膜6覆盖，在内表面被栅极氧化膜6覆盖的哑栅极沟槽8及82内，分别填埋多晶硅的哑栅极电极70，构成哑沟槽栅极9(第1哑沟槽栅极)以及哑沟槽栅极92(第2哑沟槽栅极)。

这样，在沟槽栅极91的队列之中，哑沟槽栅极9与哑沟槽栅极92交替地配置，并且，以哑沟槽栅极9与沟槽栅极91相邻的方式配置。

以连续地将沟槽栅极91的上部和哑沟槽栅极9及92的上部覆盖的方式设置层间绝缘膜14，未被层间绝缘膜14覆盖的沟槽栅极91与哑沟槽栅极9之间成为接触开口部，以将层间绝缘膜14以及接触开口部覆盖的方式设置有发射极电极15(第1主电极)。此外，对栅极电极7赋予栅极电位，但哑栅极电极70与发射极电极15电连接而被赋予发射极电位，因此不作为栅极电极起作用。

由哑沟槽栅极9的中心间距离规定的配置间隔D1(第1配置间隔)、由沟槽栅极91与相同深度的哑沟槽栅极92的中心间距离规定的配置间隔D2(第2配置间隔)被设定为满足“D1＝D2”的关系。此外，哑沟槽栅极9的配置间隔D1例如被设定为小于15μm。其原因在后面说明。

另外，图1所示的IGBT 100示出了沟槽栅极与哑沟槽栅极以1比5的比率配置的5/6间隔剔除配置的结构，但不限定于此。

<电容-电压特性的改善>

图2示出了IGBT 100的寄生电容的等效电路。如图2所示，在IGBT100的栅极G与集电极C之间存在栅极-集电极间电容Cgc，在栅极G与发射极E之间存在栅极-发射极间电容Cge，在集电极C与发射极E之间存在集电极-发射极间电容Cce。

通过栅极-集电极间电容Cgc和栅极-发射极间电容Cge来规定输入电容Cies(Cies＝Cgc+Cge)，通过集电极-发射极间电容Cce和栅极-集电极间电容Cgc来规定输出电容Coes(Coes＝Cce+Cgc)，通过栅极-集电极间电容Cgc来规定反馈电容Cres(Cres＝Cgc)。

如果输入电容Cies和反馈电容Cres变小，则器件的通断动作变快，能够降低通断损耗。输入电容Cies主要由栅极-发射极间电容Cge决定，但输出电容Coes和反馈电容Cres也依赖于漂移层1内的耗尽化。

这里，如果对pn结施加负偏置，则所掺杂的杂质离子化，从pn结的界面向p侧和n侧耗尽，p侧被充电为负，n侧被充电为正，pn结如一个电容那样充电。电容是作为每单位电压所蓄积的电荷(充电量，charge)而给出的，充电量的大小由杂质的量决定。本实施方式1的pn结的n侧是漂移层1(n

最简单的电容计算是平行平板电容器的电容计算，能够通过介电常数、电极板间距离和电极板的面积进行计算，前提条件是电极板的面积与电极板间距离的平方相比足够大。如果是满足该前提条件的pn结，则向p侧和n侧的耗尽是均匀的，能够近似地作为平行平板电容器而计算电容。

经过上述研究，得到如下的技术思想：即使在具有沟槽栅极和哑沟槽栅极的结构中，通过接近能够作为平行平板电容器而计算电容的pn结，也会防止成为异常的电容-电压特性。

这里，使用图3及图4，对在相邻的沟槽栅极间仅配置有沟槽比沟槽栅极深的哑沟槽栅极的以往的IGBT、与实施方式1的配置有哑沟槽栅极9及92的IGBT 100的电容-电压特性比较结果进行说明。

图3是表示反馈电容Cres[F/cm

在图3所示的反馈电容Cres的波形中，在集电极-发射极间电压V

另一方面，在图3及图4中，特性T1没有出现异常的部分，可以说就具有沟槽栅极和哑沟槽栅极的IGBT 100而言，能够防止电容-电压特性变得异常。

接着，使用图5及图6，说明能够防止在IGBT 100中电容-电压特性变得异常的原因。图5是表示以往的IGBT的通过模拟得到的内部解析结果的图，图6是表示IGBT 100的通过模拟得到的内部解析结果的图，无论哪一个都通过实线表示集电极-发射极间电压V

此外，模拟条件都相同，各杂质层的杂质浓度处于前面说明的IGBT 100的浓度范围，耐压也为3300V级别。另外，无论哪一种都是沟槽栅极与哑沟槽栅极以1比5的比率配置的5/6间隔剔除配置。

就图5所示的以往的IGBT而言，在相邻的沟槽栅极91之间仅配置有深的哑沟槽栅极9，通过集电极-发射极间电压V

另一方面，就图6所示的IGBT 100而言，在相邻的沟槽栅极91之间，交替地设置有深的哑沟槽栅极9和浅的哑沟槽栅极92，通过集电极-发射极间电压V

这样，就IGBT 100而言，在沟槽栅极91的队列之中，哑沟槽栅极9与哑沟槽栅极92交替地配置，并且，以哑沟槽栅极9与沟槽栅极91相邻的方式配置，由此，能够设为接近可以作为平行平板电容器而计算电容的pn结的结构，能够防止成为异常的电容-电压特性。

另外，通过将哑沟槽栅极9的配置间隔D1、沟槽栅极91与哑沟槽栅极92的配置间隔D2设定为满足“D1＝D2”的关系，从而沟槽栅极91、哑沟槽栅极9以及哑沟槽栅极92的配置间隔变得均等，能够实现电容-电压特性的进一步改善。

<制造方法>

接着，使用依次表示制造工序的剖面图即图7～图18，对IGBT 100的制造方法进行说明。此外，下面，使用表示更现实的构造的剖面图，以沟槽栅极91以及哑沟槽栅极9的制造工序为中心进行图示说明，省略集电极电极16等的图示。

在图7所示的工序中，在p型的沟道层2的上层部选择性地形成有n型的发射极层5的状态的半导体基板BS的上主面之上，例如通过CVD(chemical vapor deposition)法等形成氧化硅膜OM1。此外，有时也以与n型的发射极层5接触的方式形成p型的发射极层4，但在本工序中省略。

接着，在图8所示的工序中，在氧化硅膜OM1之上涂敷抗蚀材料，通过照相制版形成抗蚀掩模RM1。在抗蚀掩模RM1设置有与形成哑栅极沟槽8的位置对应的开口部OP1。通过使用该抗蚀掩模RM1对氧化硅膜OM1进行蚀刻，从而对与开口部OP1对应的部分进行开口，然后，去除抗蚀掩模RM1。

接着，在图9所示的工序中，将氧化硅膜OM1作为蚀刻掩模，通过蚀刻形成在厚度方向上贯通沟道层2以及n型的载流子存储层3而到达n型的漂移层1内的哑栅极沟槽8。该蚀刻可以是干蚀刻也可以是湿蚀刻，能够使用现有的蚀刻技术形成，因此，虽然省略了详细的蚀刻条件等的记载，但是一边对蚀刻条件进行控制一边进行蚀刻，以使得哑栅极沟槽8的侧面成为朝向底部而宽度变窄的锥面。

在去除了氧化硅膜OM1之后，在图10所示的工序中，例如通过热氧化在包含哑栅极沟槽8的内表面在内的半导体基板BS的表面形成100nm左右的厚度的氧化硅膜OX1。此外，不限于热氧化，也可以通过CVD法等形成氧化硅膜OX1。

接着，在图11所示的工序中，例如通过CVD法使添加有磷的掺杂多晶硅膜71沉积于氧化硅膜OX1之上，通过掺杂多晶硅膜71填埋哑栅极沟槽8。

接着，在图12所示的工序中，将除了哑栅极沟槽8内以外的氧化硅膜OX1之上的掺杂多晶硅膜71去除，在哑栅极沟槽8内形成哑栅极电极70。

接着，在图13所示的工序中，例如通过CVD法等在氧化硅膜OX1之上形成氧化硅膜OM2。

接着，在图14所示的工序中，在氧化硅膜OM2之上涂敷抗蚀材料，通过照相制版形成抗蚀掩模RM2。在抗蚀掩模RM2设置有与形成栅极沟槽81的位置对应的开口部OP2。通过使用该抗蚀掩模RM2对氧化硅膜OM2进行蚀刻，从而对与开口部OP2对应的部分进行开口，然后，去除抗蚀掩模RM2。

接着，在图15所示的工序中，以氧化硅膜OM2为蚀刻掩模，通过蚀刻形成在厚度方向上贯通发射极层5以及沟道层2而到达n型的载流子存储层3内的栅极沟槽81。此外，虽然未图示，但还与栅极沟槽81同时形成相同深度的哑栅极沟槽82。该蚀刻可以是干蚀刻也可以是湿蚀刻，能够使用现有的蚀刻技术形成，因此，虽然省略了详细的蚀刻条件等的记载，但一边对蚀刻条件进行控制一边进行蚀刻，以使得栅极沟槽81以及哑栅极沟槽82的侧面成为朝向底部而宽度变窄的锥面。

在去除了氧化硅膜OM2以及其之下的氧化硅膜OX1之后，在图16所示的工序中，例如通过热氧化在包含栅极沟槽81的内表面在内的半导体基板BS的表面形成100nm左右的厚度的氧化硅膜OX2。此外，不限于热氧化，也可以通过CVD法等形成氧化硅膜OX2。另外，虽然未图示，但在哑栅极沟槽82的内表面也形成氧化硅膜OX2。

接着，在图17所示的工序中，例如通过CVD法使添加了磷的掺杂多晶硅膜72沉积于氧化硅膜OX2之上，通过掺杂多晶硅膜72填埋栅极沟槽81。另外，虽然未图示，但哑栅极沟槽82也被掺杂多晶硅膜72填埋。

接着，在图18所示的工序中，将除了栅极沟槽81内以外的氧化硅膜OX2之上的掺杂多晶硅膜72去除，在栅极沟槽81内形成栅极电极7。另外，同时，在未图示的哑栅极沟槽82内形成哑栅极电极70。

之后，经过未图示的制造工序，形成层间绝缘膜14以及发射极电极15等，完成IGBT100。

这样，哑栅极沟槽8与栅极沟槽81(哑栅极沟槽82)通过不同的照相制版工序和蚀刻工序形成。

<哑沟槽栅极的配置间隔>

说明了哑沟槽栅极9的配置间隔D1(图1)例如被设定为小于或等于15μm的情况，使用图19说明其原因。

图19是表示IGBT 100的耐压与哑沟槽栅极9的配置间隔D1的关系的图，横轴表示配置间隔D1，纵轴表示环境温度25℃下的耐压(击穿电压)BV[V]。从图19可知，如果配置间隔D1变大，则耐压降低。此外，图19示出了n型的载流子存储层3的杂质的剂量为0的情况即不设置载流子存储层3的情况下的耐压对配置间隔D1的依赖性，在将配置间隔D1设为15μm的情况下，耐压从目标耐压(5000V)起下降10％，成为目标耐压的约90％(4500V)。这是由于，如果配置间隔D1过大，则哑沟槽栅极9之间的场板效应变弱，在哑沟槽栅极9的底部附近产生电场集中。

另一方面，在设置载流子存储层3的情况下，n型的杂质的浓度越高，则耐压对配置间隔D1的依赖性越显著，因此，为了确保大于或等于目标耐压的90％，配置间隔D1设为小于15μm。

此外，如图19所示，在不设置载流子存储层3的情况下，配置间隔D1也可以设为15μm左右。另外，作为配置间隔D1的下限值，例如根据图19，在希望实现目标耐压的情况下，能够设为2～3μm，但将沟槽的深度、沟槽的开口宽度等也考虑在内，设定为容易形成沟槽的配置间隔。

场板效应是指由在pn结的边界设置的导电体、绝缘膜和半导体的多层构造构成的场板对电场进行缓和的效应，n型的漂移层1相当于半导体，栅极氧化膜6相当于绝缘膜，栅极电极7以及哑栅极电极70相当于导电体。在n型的载流子存储层3与p型的沟道层2的pn结处，原本会产生高电场。但是，通过由深的哑沟槽栅极9产生的场板效应，能够缓和电场。

<实施方式2>

<装置结构>

图20是表示实施方式2的IGBT 200的结构的剖面图。就图1所示的IGBT 100而言，与哑沟槽栅极9、92以及沟槽栅极91的延伸方向垂直的方向的长度、即沟槽宽度均相同，但如图20所示，就IGBT 200而言，沟槽栅极91以及哑沟槽栅极92的沟槽宽度W2(第2沟槽宽度)形成得比哑沟槽栅极9的沟槽宽度W1(第1沟槽宽度)小。此外，在图20中，对与使用图1说明的IGBT 100相同的结构标注相同的标号，省略重复的说明。

这样，通过使沟槽栅极91以及哑沟槽栅极92的宽度小于哑沟槽栅极9，从而能够同时形成所有的沟槽，能够简化制造工序。

图21是表示基于蚀刻的沟槽形成工序中的蚀刻掩模的开口宽度[nm]与形成的沟槽的深度[μm]的关系的图。如图21所示，沟槽的深度与蚀刻掩模的开口宽度具有相关性，蚀刻掩模的开口宽度越小，则形成的沟槽的深度越浅。例如，如果蚀刻掩模的开口宽度为400nm，则沟槽深度为3μm左右，但在蚀刻掩模的开口宽度为300nm的情况下，沟槽深度为2.5μm左右。另外，如果调整蚀刻的条件，则能够调整蚀刻掩模的开口宽度与沟槽深度的相关性的梯度以及绝对值。此外，蚀刻掩膜的开口宽度与沟槽深度具有相关性是因为如果开口宽度变大则蚀刻速率变快，但如果开口宽度变大至某种程度以上则与蚀刻速率的相关性减弱。

通过利用这样的蚀刻掩膜的开口宽度与沟槽的深度的相关关系，能够简化制造工序。

＜制造方法＞

下面，使用依次表示制造工序的剖面图即图22～图26，对IGBT 200的制造方法进行说明。此外，下面，使用表示更现实的构造的剖面图，以沟槽栅极91以及哑沟槽栅极9的制造工序为中心进行图示说明，省略集电极电极16等的图示。

在实施方式1中，在使用图7说明的工序之后，在图22所示的工序中，在氧化硅膜OM1之上涂敷抗蚀材料，通过照相制版形成抗蚀掩模RM1。在抗蚀掩模RM1设置有与形成哑栅极沟槽8的位置对应的开口部OP1、和与形成栅极沟槽81以及哑栅极沟槽82(未图示)的位置对应的开口部OP3。通过使用该抗蚀掩模RM1对氧化硅膜OM1进行蚀刻，从而对与开口部OP1以及OP3对应的部分进行开口，然后，去除抗蚀掩模RM1。

这里，由于开口部OP1形成深的哑栅极沟槽8，因此与开口部OP3相比开口宽度形成得大，例如，如果希望将哑栅极沟槽8的深度设为3μm左右，则根据图21，开口部OP1的开口宽度设为400nm。另一方面，如果希望将栅极沟槽81的深度设为2.5μm左右，则根据图21，开口部OP3的开口宽度设为300nm。

接着，在图23所示的工序中，将氧化硅膜OM1作为蚀刻掩模，通过蚀刻形成在厚度方向上贯通沟道层2以及n型的载流子存储层3而到达n型的漂移层1内的哑栅极沟槽8、在厚度方向上贯通发射极层5以及沟道层2而到达n型的载流子存储层3内的栅极沟槽81。此外，虽然未图示，但还形成与栅极沟槽81相同深度的哑栅极沟槽82。该蚀刻可以是干蚀刻也可以是湿蚀刻，能够使用现有的蚀刻技术形成，因此省略了详细的蚀刻条件等的记载，但一边对蚀刻条件进行控制一边进行蚀刻，以使得栅极沟槽81以及哑栅极沟槽8的侧面成为朝向底部而宽度变窄的锥面。

在去除了氧化硅膜OM1之后，在图24所示的工序中，例如通过热氧化在包含哑栅极沟槽8、栅极沟槽81以及未图示的哑栅极沟槽82的内表面在内的半导体基板BS的表面形成100nm左右的厚度的氧化硅膜OX1。此外，不限于热氧化，也可以通过CVD法等形成氧化硅膜OX1。

接着，在图25所示的工序中，通过例如CVD法使添加了磷的掺杂多晶硅膜71沉积于氧化硅膜OX1之上，通过掺杂多晶硅膜71填埋哑栅极沟槽8、栅极沟槽81以及未图示的哑栅极沟槽82。

接着，在图26所示的工序中，将除了哑栅极沟槽8、栅极沟槽81以及未图示的哑栅极沟槽82内以外的氧化硅膜OX1之上的掺杂多晶硅膜71去除，在哑栅极沟槽8以及未图示的哑栅极沟槽82内形成哑栅极电极70，在栅极沟槽81内形成栅极电极7。之后，在去除了氧化硅膜OX1之后，例如通过热氧化在半导体基板BS的表面形成100nm左右的厚度的氧化硅膜OX2。

之后，经过未图示的制造工序，形成层间绝缘膜14以及发射极电极15等，完成IGBT200。

如以上说明的那样，就IGBT 200而言，能够通过1次照相制版和蚀刻同时形成所有的沟槽，因此能够简化制造工序。另外，由于能够同时形成栅极电极7以及哑栅极电极70，因此掺杂多晶硅膜的形成只要一次即可，能够简化制造工序。

<变形例1>

图27是表示实施方式2的变形例1的IGBT 200A的结构的剖面图。如图27所示，就IGBT 200A而言，沟槽栅极91以及哑沟槽栅极92的沟槽宽度W2形成为小于哑沟槽栅极9的沟槽宽度W1，并且沟槽栅极91以及哑沟槽栅极92为双栅构造，由并列配置的两个沟槽栅极91形成一对，由并列配置的两个哑沟槽栅极92形成一对。

成对的沟槽栅极91以从沟槽栅极对的中心至外侧侧面的距离为D3的方式配置，成对的哑沟槽栅极92也同样如此。

另外，成对的沟槽栅极91与成对的哑沟槽栅极92的配置间隔D2由各对的中心间距离规定，哑沟槽栅极9的配置间隔D1被设定为满足“D1＝D2”的关系。此外，哑沟槽栅极9的配置间隔D1例如被设定为小于15μm。

通过采用双栅构造，从而栅极数增加，栅极电容增加，基于栅极电阻的通断动作的可控制范围变宽。

＜变形例2＞

图28是表示实施方式2的变形例2的IGBT 200B的结构的剖面图。如图28所示，就IGBT 200B而言，沟槽栅极91以及哑沟槽栅极92的沟槽宽度W2被形成为小于哑沟槽栅极9的沟槽宽度W1，并且哑沟槽栅极9为双栅构造，由并列配置的两个哑沟槽栅极9形成一对。

成对的哑沟槽栅极9被配置成从哑沟槽栅极对的中心至外侧侧面的距离为D4。成对的哑沟槽栅极9的配置间隔D1由各哑沟槽栅极对的中心间距离规定，沟槽栅极91与哑沟槽栅极92的配置间隔D2被设定为满足“D1＝D2”的关系。此外，成对的哑沟槽栅极9的配置间隔D1例如被设定为小于15μm。

通过采用双栅构造，从而栅极数增加，栅极电容增加，基于栅极电阻的通断动作的可控制范围变宽。

＜其他应用例＞

以上说明的实施方式1以及2对IGBT进行了例示说明，但上述的哑沟槽栅极9、沟槽栅极91以及哑沟槽栅极92的应用并不限定于IGBT，只要是绝缘栅型晶体管即可，也能够应用于MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。此外，在应用于MOSFET的情况下，不设置p型的集电极层13，集电极电极16作为漏极电极起作用。

此外，在本发明的范围内，能够自由地对各实施方式进行组合，或者适当地对各实施方式进行变形、省略。

标号的说明

1漂移层，2沟道层，3载流子存储层，5发射极层，9、92哑沟槽栅极，91沟槽栅极，15发射极电极，16集电极电极。