半导体结构和形成集成电路结构的方法

技术领域

本申请的实施例涉及半导体结构和形成集成电路结构的方法。

背景技术

集成电路已经发展到具有较小部件尺寸(例如7nm、5nm和3nm)的先进技术。在这些先进技术中，栅极间距(间隔)不断缩小，并且因此引发了栅极桥接问题。此外，为增强器件性能，通常需要三维晶体管，例如在鳍式有源区域上形成的三维晶体管。在鳍式有源区域上形成的那些三维场效应晶体管(FET)也称为FinFET。其他三维场效应晶体管包括全环栅FET。这些FET需要窄鳍宽度以进行短沟道控制，这导致了源极/漏极区域比平面FET要小。这将减少对准裕度，并引起进一步缩小器件间距和增加组装密度的问题。随着器件尺寸的缩小，电源线形成在衬底的背侧上。然而，现有的背侧电源轨仍然面临着各种挑战，包括短路、泄漏、布线电阻、对准裕度、布局灵活性以及组装密度。因此，需要用于鳍式晶体管和电源轨的结构和方法来解决这些问题，以提高电路性能和可靠性。

发明内容

本申请的一些实施例提供了一种形成集成电路结构的方法，包括：接收具有前表面和后表面的衬底，其中，所述衬底包括第一半导体材料的第一半导体层以及嵌入在所述第一半导体层下面的介电层；形成第一半导体膜和第二半导体膜相互交错的堆叠件，所述第一半导体膜和所述第二半导体膜具有不同的半导体材料；在所述衬底中形成隔离部件并延伸到所述介电层，从而限定由所述隔离部件包围的有源区域；在所述有源区域上形成横跨在第一源极/漏极(S/D)区域与第二源极/漏极(S/D)区域之间的栅极堆叠件；从所述衬底的前侧在所述第一源极/漏极区域中形成在所述隔离部件的顶面下方延伸的深沟槽；在所述深沟槽中填充第二半导体材料的第二半导体层，所述第二半导体材料与所述第一半导体材料不同；在所述第一源极/漏极区域和所述第二源极/漏极区域中形成第一源极/漏极部件和第二源极/漏极部件；从所述衬底的背侧选择性地去除所述第二源极/漏极部件下方的所述第一半导体材料，从而形成沟槽；用介电材料填充所述沟槽；以及从所述衬底的所述背侧选择性地去除所述第二半导体层，从而形成与所述第一源极/漏极部件自对准的背侧接触孔。

本申请的另一些实施例提供了一种形成集成电路结构的方法，包括：接收具有前表面和后表面的衬底，其中，所述衬底包括嵌入其中的介电层、覆盖所述介电层的第一半导体材料的第一半导体层以及在所述第一衬底上方的第一半导体膜和第二半导体膜的堆叠件，所述第一半导体膜和所述第二半导体膜具有不同的半导体材料并且交替堆叠；在所述衬底中形成隔离部件并延伸到所述介电层，从而限定由所述隔离部件包围的有源区域；在所述有源区域上形成横跨在第一源极/漏极(S/D)部件与第二源极/漏极(S/D)部件之间的栅极堆叠件；从所述衬底的前侧在所述第一源极/漏极区域中形成深沟槽，并且延伸穿过所述第一半导体层；在所述深沟槽中填充第二半导体材料的第二半导体层，所述第二半导体材料与所述第一半导体材料不同；从所述衬底的背侧选择性地去除所述第二源极/漏极部件下方的所述第一半导体材料，从而形成沟槽；用介电材料填充所述沟槽；从所述衬底的所述背侧选择性地去除所述第二半导体层，从而形成与所述第一源极/漏极部件自对准的背侧接触孔；以及在所述背侧接触孔中形成背侧接触部件。

本申请的又一些实施例提供了一种半导体结构，包括：衬底，具有前侧和背侧；有源区域，从所述衬底突出并由隔离结构包围；栅极堆叠件，形成于所述衬底的所述前侧上并设置在所述有源区域上；第一源极/漏极(S/D)部件和第二源极/漏极(S/D)部件，形成于所述有源区域上并由所述栅极堆叠件插入；前侧接触部件，设置在所述第一源极/漏极部件的顶面上；背侧接触部件，设置在所述第二源极/漏极部件的底面上并电连接到所述第二源极/漏极部件的底面；以及半导体层，设置在具有第一厚度的所述第一源极/漏极部件的底面和具有第二厚度的所述栅极堆叠件的底面上，所述第二厚度大于所述第一厚度。

附图说明

当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A、图1B和图1C示出了根据本发明的各个方面的形成具有背侧电源轨和背侧自对准通孔的半导体器件的方法的流程图。

图2和图3示出了根据一些实施例的在根据图1A-图1C的方法的实施例的中间制造步骤中的半导体器件的一部分的截面图。

图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图19A示出了根据一些实施例的半导体器件的一部分的顶视图。

图4B、图5B、图5C、图5D、图5E、图5F、图5G、图6B、图7B、图7C、图7D、图7E、图8B、图8C、图8D、图8E、图9B、图9C、图9D、图9E、图10B、图10C、图10D、图10E、图11B、图11C、图11D、图11E、图12B、图12C、图12D、图12E、图13B、图13C、图13D、图13E、图14B、图14C、图14D、图14E、图15B、图15C、图15D、图15E、图16B、图16C、图16D、图16E、图17B、图17C、图17D、图17E、图18B、图18C、图18D、图18E和图19B示出了根据一些实施例的半导体器件的一部分的截面图。

图20A、图20B和图20C示出了根据一些实施例的半导体器件的一部分的立体图。

图21A、图22A、图23A和图24A示出了根据一些实施例的半导体器件的一部分的顶视图。

图21B、图21C、图21D、图21E、图22B、图22C、图22D、图22E、图23B、图23C、图23D、图23E和图24B示出了根据一些实施例的半导体器件的一部分的截面图。

图25A、图25B和图25C示出了根据一些实施例的半导体器件的一部分的立体图。

图26和图27示出了根据一些实施例的在根据图1A-图1C的方法的实施例的中间制造步骤中的半导体器件的一部分的截面图。

图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A、图38A、图39A、图40A、图41A、图42A和图43A示出了根据一些实施例的半导体器件的一部分的顶视图。

图28B、图29B、图29C、图29D、图29E、图29F、图29G、图30B、图31B、图31C、图31D、图31E、图32B、图32C、图32D、图32E、图33B、图33C、图33D、图33E、图34B、图34C、图34D、图34E、图35B、图35C、图35D、图35E、图36B、图36C、图36D、图36E、图37B、图37C、图37D、图37E、图38B、图38C、图38D、图38E、图39B、图39C、图39D、图39E、图40B、图40C、图40D、图40E、图41B、图41C、图41D、图41E、图42B、图42C、图42D、图42E和图43B示出了根据一些实施例的半导体器件的一部分的截面图。

图44A、图44B和图44C示出了根据一些实施例的半导体器件的一部分的立体图。

具体实施方式

以下公开内容提供了用于实现本发明的不同部件的多种不同的实施例或实例。以下将描述元件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在随后的描述中，将部件形成在另一部件上、将部件连接到和/或耦接到另一部件可以包括部件直接接触形成的实施例，并且也可以包括可以形成插入部件的额外部件，从而使得部件可以不直接接触的实施例。另外，为了一个部件关系与另一部件的本发明的方便，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语。空间相对术语旨在涵盖包括部件的器件的不同方向。更进一步，如本领域技术人员所理解，当用“约”、“近似”等描述数或数的范围时，该术语旨在涵盖在包括所描述的数的合理范围内(诸如，在所描述的数或其他值的+/-10％内)的数。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

本发明提供一种具有背侧电源轨的半导体结构及其制造方法。半导体结构还包括背侧通孔(也称为背侧通孔接触件)部件，该部件布置在衬底的背侧上并插入半导体有源区域(诸如鳍有源区域)与背侧电源轨之间，并且将背侧电源轨电连接到半导体有源区域上的器件部件(诸如场效应晶体管(FET)的源极部件)。特别是，背侧通孔部件与待电连接的器件部件(诸如源极部件)自对准，从而提供了连接而不会发生覆盖移位，并消除了短路问题，诸如相应金属栅电极与背侧电源轨之间的短路，该背侧电源轨通过通孔部件连接到源极/漏极部件。

半导体结构还包括形成在衬底的前侧上的互连结构。互连结构还包括电连接到FET的前接触部件，例如接合并连接到晶体管的漏极部件，从而将电源轨分布到衬底的前侧和背侧，从衬底的前侧减少电源线的数量，并且为衬底的前侧上的金属布线和处理裕度提供更多空间。这样形成的半导体结构包括在背侧上的背侧电源轨和在前侧上的互连结构以集中布线电源线，例如，漏极部件通过互连结构连接到相应的电源线，而源极部件通过背侧电源轨连接到相应的电源线。在一些实施例中，前侧和背侧接触部件均包括硅化物以减小接触电阻。所公开的结构及其制造方法可应用于半导体结构，该半导体结构具有带有三维结构的FET(诸如形成在鳍有源区域上的鳍式FET(FinFET))和带有垂直堆叠的多个沟道的FET(诸如全环绕栅极(GAA)结构)。

图1A、图1B和图1C是根据本发明的各个方面的用于制造半导体器件的方法100的流程图。本发明考虑了额外处理。可以在方法100之前、期间和之后提供额外操作，并且对于方法100的额外实施例，可以移动、替换或去除所描述的一些操作。

下面结合图2至图44C描述方法100，图2至图44C示出了根据各个实施例的在不同制造阶段的半导体器件(或半导体结构)200(或400或500)的各种顶视图、截面图或立体图。在一些实施例中，半导体器件是IC芯片的一部分、芯片上系统(SoC)或其部分，其包括各种无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其他合适的组件等或其组合。为清楚起见，图2至图44C进行了简化，以更好地理解本发明的创造性概念。在半导体器件200(或400或500)中可以添加其他部件，并且在半导体器件200(或400或500)的其他实施例中可以替换、修改或去除下述一些部件。

图2示出了根据一些实施例的衬底201。在所描绘的实施例中，衬底201是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。在所描绘的实施例中，衬底201包括半导体层204、绝缘体203和载体202。在实施例中，半导体层204可以是硅、硅锗、锗或其他合适的半导体；载体202可以是硅晶圆的一部分；并且绝缘体203可以是氧化硅。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他适当的方法制造绝缘体上半导体衬底。在可选实施例中，衬底201是体硅衬底(即，包括体单晶硅)。在各个实施例中，衬底201可以包括其他半导体材料，诸如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其组合。

在一些实施例中，取决于器件200的设计要求，半导体层204可以包括各种掺杂区。例如，可以通过掺杂诸如磷、砷、其他n型掺杂剂或其组合的n型掺杂剂来形成N型掺杂区；并且可以通过掺杂诸如硼、铟、其他p型掺杂剂或其组合的p型掺杂剂来形成P型掺杂区。在一些实施例中，半导体衬底204包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区。在一些实施例中，半导体层204不掺杂或无意地掺杂非常少量的掺杂剂。

在操作101中，方法100(图1A)在衬底201上方形成半导体层207，如图3所示。半导体层207与半导体层204不同。在一些实施例中，半导体层204是硅层，并且半导体层207是硅锗(SiGe)层。额外的半导体材料208可以进一步生长在半导体层207上方，并且可以是硅层，诸如未掺杂的硅层。在所描绘的实施例中，SiGe的半导体层207嵌入在包括硅层204和208的硅衬底中。半导体层207通过诸如外延生长的适当方法形成。根据一些实施例，半导体层207具有范围在20nm与100nm之间的厚度，该厚度大于半导体堆叠件中的硅锗膜(将在下面描述)，因此被称为厚半导体层。

在操作102处，方法100(图1A)在衬底201上方形成第一半导体层和第二半导体层的堆叠件205。根据实施例，所产生的结构在图3中示出。半导体层堆叠件205包括半导体层210和半导体层215，半导体层210和半导体层215以与衬底201的表面交错的方式(交替结构)垂直(例如，沿z方向)堆叠。在一些实施例中，半导体层210和半导体层215以所绘示的交错方式和交替结构外延生长。例如，半导体层210中的第一层在衬底201上方外延生长，半导体层215中的第一层在半导体层210的第一层上外延生长，半导体层210中的第二层在半导体层215的第一层上外延生长，以此类推，直到半导体层堆叠件205中的半导体层210和半导体层215达到所需数量。在此类实施例中，可将半导体层210和半导体层215称为外延层。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他适当的外延生长工艺或其组合来实现半导体层210和半导体层215的外延生长。

半导体层210的组成与半导体层215的组成不同，从而在后续的处理过程中获得蚀刻选择性和/或不同的氧化速率。在一些实施例中，蚀刻剂对半导体层210的蚀刻速率为第一蚀刻速率，蚀刻剂对半导体层215的蚀刻速率为第二蚀刻速率，其中第二蚀刻速率小于第一蚀刻速率。在一些实施例中，半导体层210的氧化速率为第一氧化速率，半导体层215的氧化速率为第二氧化速率，其中第二氧化速率小于第一氧化速率。在所描述的实施例中，半导体层210和半导体层215包括不同的材料、组成原子百分比、组成重量百分比、厚度和/或特性，从而在蚀刻工艺(例如，经实施以在器件200的沟道区中形成悬浮的沟道层的蚀刻工艺)期间获得所需蚀刻选择性。例如，当半导体层210包含硅锗并且半导体层215包含硅时，对于给定的蚀刻剂，半导体层215的硅蚀刻速率低于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和半导体层215可以包括相同的材料，但具有不同的组成原子百分比，从而获得蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可以包括硅锗，其中半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有不同的第二硅原子百分比和/或不同的第二锗原子百分比。本发明设想半导体层210和半导体层215包含能够提供所需蚀刻选择性、所需氧化速率差和/或所需性能特性(例如，使电流最大化的材料)的任何半导体材料组合，包括本文中所公开的任何半导体材料。

如下进一步所述，半导体层215或其部分形成器件200的沟道区。在所描绘的实施例中，半导体层堆叠件205包括三个半导体层210和三个半导体层215，三个半导体层210和三个半导体层215配置成形成设置在衬底201上方的三个半导体层对，每个半导体层对具有相应的第一半导体层210和相应的第二半导体层215。在进行后续处理之后，这样的结构会使器件200具有三个沟道。然而，本发明设想了一些实施例，其中，例如取决于器件200(例如，GAA晶体管)所需的沟道数目和/或器件200的设计要求，半导体层堆叠件205包括更多或更少的半导体层。例如，半导体层堆叠件205可以包括二至十个半导体层210和二至十个半导体层215。在器件200是FinFET器件的可选实施例中，堆叠件205仅仅是半导体材料的一层，诸如Si的一层。如将要讨论的，方法100将在衬底201的两侧处理各层。在本发明中，将衬底201的堆叠件205所在的一侧称为前侧，并将与该前侧相反的一侧称为背侧。

在所描绘的实施例中，半导体层207和半导体层210包括硅锗，但具有不同的厚度，并且可以进一步包括不同的组成。例如，半导体层207的厚度大于每个半导体层210的厚度。在另一实例中，半导体层207的锗浓度与半导体层210的锗浓度不同，例如浓度更大。在又一实例中，半导体层207的锗浓度与半导体层210的锗浓度不同并且厚度与半导体层210的厚度不同。

在操作104处，方法100(图1A)通过图案化堆叠件205和衬底201来形成鳍218。图4A示出了具有沿“x”方向定向的鳍218的器件200的顶视图。图4B示出了部分地沿着图4A中的A-A线的器件200的截面图。如图4B所示，鳍218包括图案化堆叠件205(具有层210和215)、图案化半导体层(204和207)以及一个或多个图案化硬掩模层206。可以通过任何合适的方法来使鳍218图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来使鳍218图案化。通常，双图案化工艺或多图案化工艺会结合光刻工艺和自对准工艺，从而能够得到例如与使用单一、直接光刻工艺另外所能得到的图案相比间距更小的图案。例如，在一个实施例中，牺牲层在堆叠件205上方形成，并且使用光刻工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。随后去除牺牲层，并且随后可以将剩余的间隔件或芯轴用作对鳍218进行图案化的掩模元件。例如，可将掩模元件用于在堆叠件205和衬底201中蚀刻出凹槽，从而将鳍218留在衬底201上。蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、反应离子蚀刻(RIE)工艺和/或其他合适的工艺。例如，干法蚀刻工艺可以采用含氧气体、含氟气体(例如，CF

在操作106处，方法100(图1A)在衬底201上方形成各个隔离结构并隔离鳍218，该操作的实施例在图5A-图5G中示出。图5A示出了器件200的顶视图，图5B-图5G示出了在操作106的各个步骤处部分沿图5A中的A-A线的器件200的截面图。

参考图5B，在衬底201上方和/或之中形成隔离部件230，以隔离器件200的各个有源区域。例如，隔离部件230围绕鳍218的底部以将鳍218彼此分离和隔离。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他适当的隔离材料(例如，包括硅、氧、氮、碳或其他适当的隔离成分)或其组合。隔离部件230可包括不同结构，例如浅沟槽隔离(STI)结构和/或深沟槽隔离(DTI)结构。在实施例中，可以通过以下来形成隔离部件230：用介电材料层填充鳍218之间的沟槽(例如，通过使用CVD工艺或旋涂玻璃工艺)，执行化学机械抛光(CMP)工艺以去除过多的介电材料且/或平坦化介电材料层的顶面，并回蚀介电材料层以形成隔离部件230。在一些实施例中，隔离部件230包括多层结构，诸如设置在热氧化物衬垫层上方的氮化硅层。

在所描绘的实施例中，形成隔离部件230使得隔离部件230的顶面在半导体层207的顶面上方。在所描绘的实施例中，形成隔离部件230使得隔离部件230的底面延伸至绝缘体203。

参考图5C，包覆(半导体)层231沉积在鳍218的顶面和侧壁表面上方以及隔离部件230上方。在一些实施例中，包覆层231包括SiGe。可使用CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、其他适当的方法或其组合来沉积包覆层231。在沉积包覆层231之后，操作106执行蚀刻工艺以例如使用等离子干法蚀刻工艺从隔离部件230上方去除包覆层231的一部分。

参考图5D，将介电衬垫232沉积在包覆层231上方和隔离部件230的顶面上，随后将介电填充层233沉积在介电衬垫232上方并且填充鳍218之间的间隙。在实施例中，介电衬垫232包括低k介电材料，例如包括Si、O、N和C的介电材料。示例性的低k介电材料包括FSG、掺杂碳的氧化硅、

参考图5E，介电头盔234沉积在介电层232和233上方以及在鳍218的相对侧壁上的包覆层231之间。在一个实施例中，介电头盔234包括高k介电材料，诸如HfO

参考图5F，操作106使设置在介电头盔234之间的鳍218(特别是去除硬掩模层206)和包覆层231凹进。操作106可以对硬掩模层206和包覆层231施加一种或多种选择性蚀刻工艺，而对介电头盔234不进行(或最少)蚀刻。选择性蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)或其他合适的蚀刻工艺。

参考图5G，操作106在鳍218的表面上方和介电头盔234上方沉积介电层235。在本实施例中，介电层235是伪(或牺牲)栅极介电层。伪栅极介电235包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或其组合，并且可以使用本文所描述的任何工艺来沉积，诸如ALD、CVD、PVD、其他合适的工艺或其组合。

在操作108中，方法100(图1A)在伪栅极介电235上方形成栅极堆叠件240。根据实施例，所产生的结构在图6A-图6B中示出。图6A示出了器件200的顶视图，图6B示出了部分沿图6A中的B-B线的器件200的截面图。从顶视图看，栅极堆叠件240通常沿垂直于“x”方向的“y”方向纵向取向。在本实施例中，栅极堆叠件240是伪(或牺牲)栅极堆叠件，并且将被功能性栅极堆叠件240’代替。伪栅极堆叠件240通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或其组合来形成。例如，执行沉积工艺以在伪栅极介电层235上方形成伪栅极电极层245。在一些实施例中，一个或多个硬掩模层246(诸如氧化硅膜和氮化硅膜)沉积在伪栅极电极层245上方。在一些实施例中，伪栅极电极层245包括多晶硅或其他合适的材料，并且一个或多个硬掩模层246包括氧化硅、氮化硅或其他合适的材料。沉积工艺可以包括CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、其他适当的方法或其组合。随后执行光刻图案化和蚀刻工艺以图案化一个或多个硬掩模层246、伪栅极电极层245和伪栅极介电层235，从而形成伪栅极堆叠件240，如图6B所绘示。更具体地，光刻工艺形成具有开口的图案化光刻胶层，施加蚀刻工艺以将开口转移至硬掩模层246，随后将另一蚀刻工艺施加至伪栅极层245和235以将开口从硬掩模层转移至伪栅极层。光刻图案化工艺包括抗蚀剂涂层(例如，旋涂)、软烘干、掩模对准、曝光、曝光后烘焙、显影(developing the resist)、冲洗、干燥(例如，硬烘干)、其他适当的光刻工艺或其组合。蚀刻工艺包括干法蚀刻工艺、湿法蚀刻工艺、其他蚀刻方法或其组合。

操作108进一步在伪栅极堆叠件240的侧壁上形成栅极间隔件247(如图6B所示)。栅极间隔件247通过任何合适的工艺形成并且包括一种或多种介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。例如，可以在伪栅极堆叠件240上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后进行蚀刻(例如，各向异性蚀刻)，以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，例如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件，与伪栅极堆叠件240相邻形成。在这样的实现方式中，各个组的间隔件可以包括具有不同蚀刻速率的材料。例如，可以沉积并蚀刻包括硅和氧(例如，氧化硅)的第一介电层以形成与伪栅极堆叠件240相邻的第一间隔件组，并且可以沉积并蚀刻包括硅和氮(例如，氮化硅)的第二介电层以形成与第一间隔件组相邻的第二间隔件组。

在操作110处，方法100(图1A)通过蚀刻与栅极间隔件247相邻的鳍218来形成源极/漏极(S/D)沟槽250。根据实施例，所产生的结构在图7A-图7E中示出。图7A示出了器件200的顶视图，图7B、图7C、图7D和图7E分别示出了部分沿图7A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。特别地，将D-D线切割成晶体管的源极区域且与栅极堆叠件240平行，并且将E-E线切割成晶体管的漏极区域且与栅极堆叠件240平行。类似地配置图8A至图18A、图21A至图23A以及图31A至图42A中的D-D线和E-E线。

在所描绘的实施例中，蚀刻工艺完全去除鳍218的源极/漏极区域中半导体层堆叠件205，从而使源极/漏极区域中的衬底(诸如半导体层208)暴露出来。因此，源极/漏极沟槽250具有由半导体层堆叠件205的剩余部分限定的侧壁以及由衬底(诸如半导体层208)限定的底部，该剩余部分设置在栅极堆叠件240下方的沟道区中。在一些实施例中，蚀刻工艺去除半导体层堆叠件205，使得隔离部件230暴露在沟槽250内。在一些实施例中，蚀刻工艺会去除一些(但并非全部)半导体层堆叠件205，使得源极/漏极沟槽250具有由源极/漏极区域中的半导体层210或半导体层215限定的底部。在一些实施例中，蚀刻工艺还去除了鳍218的一些(但并非全部)衬底部分，使得源极/漏极沟槽250在衬底201的最顶面下方延伸。蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺中可以交替使用蚀刻剂，从而分别并交替地去除半导体层210和半导体层215。在一些实施例中，蚀刻工艺的参数被配置成选择性地蚀刻半导体层堆叠件，其中最少(至没有)蚀刻栅极堆叠件240和/或隔离部件230。在一些实施例中，执行光刻工艺，诸如本文所述的光刻工艺，以形成覆盖栅极堆叠件240和/或隔离部件230的图案化掩模层，并且蚀刻工艺使用该图案化掩模层作为蚀刻掩模。

操作110沿着半导体层210的侧壁在S/D沟槽250内部进一步形成内部间隔件255(参见图7B)。例如，执行第一蚀刻工艺，该第一蚀刻工艺选择性地蚀刻由源极/漏极沟槽250暴露出来的半导体层210，而最少(至没有)蚀刻半导体层215，从而在栅极间隔件247下方的半导体层215之间以及半导体层215与半导体层204之间形成间隙。半导体层215的部分(边缘)因此悬浮在栅极间隔件247下方的沟道区中。在一些实施例中，间隙在伪栅极堆叠件240下方部分地延伸。第一蚀刻工艺被配置成横向蚀刻(例如，沿着“x”方向)半导体层210，从而沿着“x”方向减小了半导体层210的长度。第一蚀刻工艺是干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工艺或其组合。随后，沉积工艺在栅极结构240上方和限定源极/漏极沟槽250的部件(例如，半导体层215、半导体层210和半导体层204)上方形成间隔层，诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合。间隔层部分(并且在一些实施例中完全)填充源极/漏极沟槽250。沉积工艺被配置成确保间隔层填充在栅极间隔件247下方的半导体层215之间以及半导体层215与衬底201之间的间隙。随后执行第二蚀刻工艺，该第二蚀刻工艺选择性地蚀刻间隔层以形成内部间隔件255，如图7B中所绘示，而最少(至没有)蚀刻半导体层215、伪栅极堆叠件240和栅极间隔件247。在一些实施例中，将间隔层从栅极间隔件247的侧壁、半导体层215的侧壁、伪栅极堆叠件240和衬底201中去除。间隔层(以及内部间隔件255)包括与半导体层215的材料和栅极间隔件247的材料不同的材料，从而在第二蚀刻工艺过程中获得期望的蚀刻选择性。在一些实施例中，间隔层255包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氧氮化硅、碳化硅或氧碳氮化硅)。在一些实施例中，内部间隔层255包括低k介电材料，诸如本文所述的低k介电材料。在器件200是FinFET的实施例中，省略内部间隔件255。

在操作112处，方法100(图1A)对S/D区域的子集(诸如根据所描绘的实施例的器件200的源极区域)执行额外的蚀刻，从而在源极区域中产生深沟槽。根据实施例，所产生的结构在图8A-图8E中示出。图8A示出了器件200的顶视图，图8B、图8C、图8D和图8E分别示出了部分沿图8A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。

在所描绘的实施例中，操作112形成包括图案化硬掩模236和图案化抗蚀剂237的蚀刻掩模241。蚀刻掩模241覆盖器件200，除了源极区域之外，该源极区域通过蚀刻掩模241中的开口238暴露出来。随后，操作112例如通过半导体层207在衬底201中深蚀刻源极区域，直到仅薄层204保留在源极沟槽250中，从而将源极沟槽250延伸至衬底201中。蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、反应离子蚀刻工艺或其他合适的工艺。在此实施例中，蚀刻工艺基本上是各向异性的(即，基本上是垂直的)。同样，针对半导体层204的材料，选择性地调整蚀刻工艺，并且对栅极间隔件247和栅极硬掩模层246没有进行蚀刻(或进行最少蚀刻)。操作112中的蚀刻工艺可以类似于操作110中的蚀刻工艺。在蚀刻工艺完成之后，操作112例如通过剥离工艺去除图案化抗蚀剂237。

方法100可以进一步包括操作113，操作113应用于源极沟槽250中的隔离部件230，使得源极沟槽250更宽(如图9D所示)。在所描绘的实施例中，操作113是在操作114中的外延生长之前的预清洁工艺。预清洁工艺应用清洁化学品来清洁沟槽250并撤回(部分去除)隔离部件230，使得沟槽250横向扩大。在一些实施例中，清洁化学品包括干法蚀刻工艺，用于使用氨(NH

在操作114处，方法100(图1A)在源极沟槽250中形成半导体层239。根据实施例，所产生的结构在图9A-图9E中示出。图9A示出了器件200的顶视图，图9B、图9C、图9D和图9E分别示出了部分沿图9A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。

可以使用外延生长工艺或通过其他合适的工艺来沉积半导体层239。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他适当的外延生长工艺或其组合来实现半导体层239的外延生长。半导体层239包括与包括在半导体层207中的半导体材料不同的半导体材料，从而在后续处理期间获得蚀刻选择性。例如，半导体层239和207(或另外的半导体层204)可以包括不同的材料、不同的组成原子百分比、不同的组成重量百分比和/或其他特征，以在蚀刻工艺期间获得期望的蚀刻选择性。在实施例中，半导体层207包括硅锗，并且半导体层239包括硅，诸如未掺杂的硅。通过使用未掺杂的硅，用于nFET和pFET两者的源极/漏极部件260的深部可以共用相同的外延工艺并节省制造成本。在可选实施例中，半导体层239包括掺杂硼的硅，以增强对用于在稍后阶段蚀刻硅锗以进行背侧处理的蚀刻工艺的蚀刻选择性。在另一实施例中，半导体层239和207都可以包括硅锗，但是具有不同的硅原子百分比。本发明设想了半导体层239和207包括可以提供期望的蚀刻选择性的半导体材料的任何组合，包括本文所公开的任何半导体材料。由于漏极区域(图9E)被图案化硬掩模层236覆盖，所以半导体层239仅沉积在源极区域(图9D)中。半导体层239被沉积到一定厚度使得其向上延伸到堆叠件205的底部(图9B)并且与隔离部件230的顶面大致水平(图9D)。如果半导体层239最初生长得比图9B和图9D所示的水平高，则操作114可以包括使半导体层239凹进到该水平的蚀刻工艺。在沉积半导体层239之后，操作114通过一种或多种蚀刻工艺去除图案化硬掩模层236。如下文将讨论的，在各个实施例中，可以仅在源极区域、仅在漏极区域或在源极区域和漏极区域两者中执行操作112中的额外蚀刻和操作114中的半导体层239的生长。

在操作116处，方法100(图1A)使半导体S/D部件260在S/D沟槽250中外延生长。根据实施例，所产生的结构在图10A-图10E中示出。图10A示出了器件200的顶视图，图10B、图10C、图10D和图10E分别示出了部分沿图10A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。

如图10B、图10D和图10E所示，外延S/D部件260从S/D沟槽250的底部处的半导体层(诸如208和239)以及从S/D沟槽250的侧壁处的半导体层215生长。外延工艺可使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他适当的外延生长工艺，或它们的组合。外延工艺可使用气体和/或液体前体，该前体与半导体层208、239和215(特别是半导体层215)的组成相互作用。外延S/D部件260分别对于n型晶体管掺杂n型掺杂剂或对于p型晶体管掺杂p型掺杂剂。在一些实施例中，对于n型晶体管，外延S/D部件260包括硅，并且可以掺杂碳、磷、砷、其他n型掺杂剂或其组合(例如，形成Si:C外延源极/漏极部件、Si:P外延源极/漏极部件或Si:C:P外延源极/漏极部件)。在一些实施例中，对于p型晶体管，外延S/D部件260包括硅锗或锗，并且可以掺杂硼、其他p型掺杂物或其组合(例如，形成Si:Ge:B外延源极/漏极部件)。在一些实施例中，外延S/D部件260包括多于一层的外延半导体层，其中该外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。此外，在实施例中，S/D特征260(或至少其邻接半导体层239的部分)包括与半导体层239不同的材料组成，以在背侧通孔形成工艺期间获得蚀刻选择性。例如，在实施例中，半导体层239包括未掺杂的硅，并且S/D特征260’包括掺杂的硅(对于n型晶体管是n型掺杂的，对于p型晶体管是p型掺杂的)。在一些实施例中，在沉积期间通过向外延工艺的源极材料中添加杂质来掺杂外延源极/漏极部件260。在一些实施例中，通过沉积工艺之后的离子注入工艺来掺杂外延源极/漏极部件260。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延源极/漏极部件260中的掺杂剂。在一些实施例中，在单独的处理序列中形成外延源极/漏极部件260，该单独的处理序列包括(例如)当在n型GAA晶体管区域中形成外延源极/漏极260时掩模p型GAA晶体管区域，以及当在p型GAA晶体管区域中形成外延源极/漏极260时掩模n型GAA晶体管区域。此外，如图10D和图10E所示，S/D部件260形成为多边形形状，从而留下具有不同晶体取向的多个表面。在一些实施例中，气隙可以在沟槽250中形成，并且被S/D部件260覆盖。在一些实施例中，S/D部件260包括多于一个具有不同组成、不同掺杂剂、不同掺杂浓度或其组合的半导体层，以实现应变效应或其他器件性能优点。在所描绘的实例中，S/D部件260还包括外延生长的半导体层260’，对于nFET和pFET两者，该半导体层260’具有掺杂硼的硅。

在操作118处，方法100(图1B)形成接触蚀刻停止层(CESL)269和层间介电(ILD)层270。

在操作120处，方法100(图1B)去除伪栅极240并形成垂直堆叠的沟道272。

根据实施例，所产生的结构在图11A-图11E中示出。图11A示出了器件200的顶视图，图11B、图11C、图11D和图11E分别示出了部分沿图11A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。

参考图11B、图11D和图11E，操作118形成CESL 269和ILD层270。CESL 269沉积在S/D部件260上方。ILD层270沉积在CESL 269上方。CESL 269包括与ILD层270不同的材料以获得蚀刻选择性和蚀刻停止功能。CESL 269可以包括La

参考图11B和图11C，操作120去除伪栅极堆叠件240并形成悬浮沟道272。首先，操作120包括第一蚀刻工艺，以使用一种或多种蚀刻剂去除伪栅极堆叠件240(伪栅极电极245和伪栅极介电层235，参见图6B)。这形成了栅极沟槽271。蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺中可以交替使用蚀刻剂以分别去除伪栅极堆叠件240的各个层。在一些实施例中，设计并配制蚀刻工艺以选择性地蚀刻伪栅极堆叠件240，而最少(至没有)蚀刻器件200的其他部件(诸如ILD层270、栅极间隔件247、隔离部件230、包覆层231和半导体层210)。

操作120还包括第二蚀刻工艺，以选择性地去除暴露在栅极沟槽271内的半导体层210和包覆半导体层231，从而留下悬浮于衬底201上方并与S/D部件260连接的半导体层215。该工艺也被称为沟道释放工艺，并且半导体层215也被称为沟道层。第二蚀刻工艺选择性地蚀刻半导体层210，而最少(甚至没有)蚀刻半导体层215，并且在一些实施例中，最少(甚至没有)蚀刻栅极间隔件247和/或内部间隔件255。第二蚀刻工艺可以首先蚀刻并去除包覆层231，从而提供进一步蚀刻和去除半导体层210的路径。在所描绘的实施例中，包覆层231和半导体层210均包括硅锗，而半导体层215包括硅，第二蚀刻工艺可以被调整为在硅锗和硅之间具有蚀刻选择性。在一些实施例中，可以选择性地将硅锗氧化且随后选择性地将其蚀刻掉。在器件200是FinFET的实施例中，由于在沟道区中仅存在沟道层215而不存在半导体层210，因此省略了沟道释放工艺。

在操作122处，方法100(图1B)形成功能性栅极堆叠件240’，诸如具有高k介电材料作为栅极介电层并且具有金属作为栅极电极的金属栅极堆叠件。根据实施例，所产生的结构在图12A-图12E中示出。图12A示出了器件200的顶视图，图12B、图12C、图12D和图12E分别示出了部分沿图12A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。

操作122形成包裹在每个半导体层215周围的栅极介电层349，并在栅极介电层349上方形成栅极电极350。功能性栅极堆叠件240’包括栅极介电层349和栅极电极350。栅极介电层349可以包括高k介电材料，诸如HfO

方法100(图1B)在器件200的前侧上执行各种操作，包括中段制程(MEOL)工艺、后段制程(BEOL)工艺，从而在器件200的前侧上接合载体。根据实施例，所产生的结构在图13A、图13B、图13C、图13D和图13E中示出。图13A示出了器件200的顶视图，图13B、图13D和图13E分别示出了部分沿图13A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。特别是，图13B、图13D和图13E以翻转视图示出，使得器件200的前侧和背侧翻转。

在操作124处，方法100(图1B)形成位于S/D部件260中的一些上的S/D接触部件354。操作124可以包括光刻工艺以及对S/D部件的子集进行蚀刻以形成S/D接触孔。操作124包括被调整为对ILD层270的材料进行选择性蚀刻的一种或多种蚀刻工艺，而没有(或最少)蚀刻介电层234和介电层232以及CESL 269，从而形成接触孔。在一些实施例在，可以部分蚀刻S/D部件260。蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。此外，操作124可以进一步包括额外的蚀刻，诸如湿法蚀刻，以打开S/D部件260和CESL 269，使得所述S/D部件260暴露在接触孔内。在一些实施例中，CESL 269和S/D部件260形成接触孔的底面。在一些实施例中，CESL 269、ILD层270和S/D部件260形成接触孔的底面。

操作124包括在S/D部件260上方形成硅化物部件352，以及在硅化物部件273上方形成S/D接触(或通孔)部件354，如图13E所示。由于硅化物部件273和S/D接触件275形成在器件200的前侧，因此它们也分别被称为前侧硅化物部件352和前侧S/D接触件354。

在操作124中形成硅化物部件352的工艺包括：将一种或多种金属沉积到接触孔中，对器件200执行退火工艺以引起一种或多种金属与S/D部件260之间的反应，从而产生硅化物部件352，以及去除一种或多种金属的未反应部分，从而将硅化物部件352留在接触孔中。该一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或其组合(例如，两种或更多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法沉积。硅化物部件352可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。

S/D接触部件354可以包括导电阻挡层和该导电阻挡层上方的金属填充层。导电阻挡层的作用是防止金属填充层的金属材料扩散到S/D接触部件354邻近的介电层中。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、钛铝氮化物(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成导电阻挡层。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成金属填充层。在一些实施例中，在S/D接触部件354中省略了导电阻挡层。操作124可以执行CMP工艺以去除S/D接触部件354的多余材料。

方法100(图1B)还包括在器件200的前侧执行中段制程(MEOL)工艺和后段制程(BEOL)工艺的操作126，从而在器件200的前侧上形成互连结构360。互连结构360具有各种导电部件，诸如通孔部件和不同金属层中的金属线，所述通孔部件和金属线被配置为将各种晶体管和其他IC单元耦合到功能电路中。例如，操作126可以形成连接到栅极堆叠件240’的栅极通孔部件，形成连接到S/D接触部件354的S/D接触通孔，并且形成一个或多个互连层，其中布线和通孔嵌入在介电层中。一个或多个互连层连接各种晶体管的栅极电极、源极电极和漏极电极以及器件200中的其他电路，以部分或全部形成集成电路。

特别地，如图13B所示，操作126包括形成位于栅极堆叠件240’的栅极电极上的栅极通孔部件362。栅极通孔部件362的形成可以包括沉积ILD层364(以及在ILD层364下面的蚀刻停止层)；图案化ILD层364以通过光刻工艺和蚀刻以形成ILD层364的开口；以及用一种或多种导电材料填充该开口。在一些实施例中，栅极通孔部件362的形成可以包括镶嵌工艺，诸如单镶嵌工艺或双镶嵌工艺。

在一些实施例中，操作126包括形成导电部件366(诸如第一金属层中的金属线)，该导电部件366位于栅极通孔部件362上，如图13B所示。导电部件366的形成可以包括沉积ILD层368；图案化ILD层368以通过光刻工艺和蚀刻以形成ILD层368的开口；以及用一种或多种导电材料填充该开口。在一些实施例中，导电部件368的形成可以包括镶嵌工艺，诸如单镶嵌工艺或双镶嵌工艺。

操作126还可以在互连结构360上方形成钝化层。在图13B所示的实例中，层370用于表示互连结构360中的各种额外的介电层和金属层(诸如第二金属层、第三金属层等)；并且层372用于表示在器件200的前侧形成的各种钝化层。

在操作128处，方法100(图1B)使设备200上下翻转，并将器件200的前侧附接到载体374，如图13B所示。这使得可以从器件200的背侧进入器件200以进行进一步处理。操作128可以使用任何合适的附接工艺，例如直接接合、混合接合、使用粘合剂或其他接合方法。操作128可以进一步包括对准、退火和/或其他工艺。在一些实施例中，载体374可以是硅晶圆。在图13B-图13E中(以及在下文将描述的其他图中)，“z”方向从器件200的背侧指向器件200的前侧，而“-z”方向从器件200的前侧指向器件200的背侧。

在操作130处，方法100(图1C)从器件200的背侧减薄器件200，直到半导体层207从器件200的背侧暴露出来。根据实施例，所产生的结构在图14A-图14E中示出。图14A示出了器件200的顶视图，图14B、图14C、图14D和图14E分别示出了部分沿图14A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。在各个实施例中，隔离部件230和半导体层239可以或可以不被操作132暴露。减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。在机械研磨工艺期间，可以首先从衬底201去除大量的衬底材料。之后，化学减薄工艺可以将蚀刻化学品施加到衬底201的背侧以进一步减薄衬底201，并且可以去除嵌入式绝缘体203。

在操作132处，方法100(图1C)选择性地蚀刻半导体层207，以在栅极堆叠件240’和漏极部件260的背侧上方形成沟槽376。根据实施例，所产生的结构在图15A-图15E中示出。图15A示出了器件200的顶视图，图15B、图15C、图15D和图15E分别示出了部分沿图15A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。在本实施例中，操作132应用被调整为对半导体层207的材料(例如，在一个实施例中为SiGe)进行选择性蚀刻的蚀刻工艺，而没有对半导体层239(例如，在一个实施例中为硅)、漏极部件260、栅极堆叠件240’(特别是栅极介电层349和栅极界面层，如果存在的话)以及隔离部件230进行蚀刻(或对其进行最少蚀刻)。应该注意，半导体层239与半导体层207之间的组成差异提供了用于自对准的蚀刻选择性，并且打开了漏极侧而未打开源极侧。蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。特别地，在本实施例中，自对准地蚀刻半导体层207。换句话说，操作132不需要制造蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层207。相反，其依赖于半导体层207及其周围层中的材料的蚀刻选择性。

在操作134处，方法100(图1C)形成介电层378以填充沟槽376。根据实施例，所产生的结构在图16A-图16E中示出。图16A示出了器件200的顶视图，图16B、图16C、图16D和图16E分别示出了部分沿图16A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。在实施例中，介电层378包括氧化硅。在一些实施例中，介电层378包括其他介电材料，诸如La

在操作136处，方法100(图1C)从器件200的背侧去除半导体层239，从而形成用于背面通孔的沟槽380。根据实施例，所产生的结构在图17A-图17E中示出。图17A示出了器件200的顶视图，图17B、图17C、图17D和图17E分别示出了部分沿图17A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。在本实施例中，操作136应用被调整成对半导体层239的材料(诸如，在一个实施例中为未掺杂的硅)进行选择性蚀刻的蚀刻工艺，而没有对介电质378、隔离部件230和内部间隔件255进行蚀刻(或对其进行最少蚀刻)。蚀刻工艺可以部分蚀刻源极部件260。蚀刻工艺产生沟槽380，该沟槽380从器件200的背侧暴露出源极部件260。蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。特别地，在本实施例中，自对准地蚀刻半导体层239。换句话说，操作136不需要制造蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层239。相反，其依赖于半导体层239及其周围层中的材料的蚀刻选择性。这有利地形成沟槽380以与底层源极部件260对准，而没有未对准，诸如由光刻覆盖移位引入的未对准。使用该工艺将产生理想地与源极特征260对准的背侧源极接触(或源极通孔)部件，如下文将论述。

在操作138处，方法100(图1C)形成背侧源极硅化物部件382和背侧源极接触部件284。根据实施例，所产生的结构在图18A-图18E中示出。图18A示出了器件200的顶视图，图18B、图18C、图18D和图18E分别示出了部分沿图18A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。如图18D所示，硅化物部件382形成在源极部件260的表面上。背侧源极接触部件384以减小的接触电阻形成在背侧源极硅化物部件280上。此外，背侧源极接触部件384可以包括设置在沟槽380的侧壁上的阻挡层386。在一些实施例中，阻挡层386是介电材料，诸如氮化硅、氧化硅、其他合适的介电材料或其组合。由于上文参考图17D所讨论的自对准蚀刻工艺，背侧源极接触部件384与源极部件260自对准。因此，其通过内部间隔件255和阻挡层386与附近的栅极堆叠件240’隔离，如图18B所示。自对准的背侧接触部件384使源极部件260与附近的栅极堆叠件240’之间的短路风险最小化。

在一些实施例中，形成背侧源极硅化物部件382的工艺类似于用于前侧源极硅化物部件352的工艺，并且形成背侧源极接触部件384的工艺类似于用于前侧源极接触件354的工艺。在实施例中，操作138包括：将一种或多种金属沉积到孔380中，对器件200执行退火工艺以引起一种或多种金属与源极部件260之间的反应，从而产生硅化物部件382，以及去除一种或多种金属的未反应部分，从而将源极部件260的表面上的硅化物部件382留在沟槽380中。该一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或其组合(例如，两种或更多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法沉积。硅化物部件280可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在所描绘的实施例中，源极接触部件384可以包括阻挡层386和在该阻挡层386上方的金属填充层388。阻挡层386的作用是防止金属填充层的金属材料扩散到源极接触部件382邻近的介电层(诸如层230和层376)中。可以通过沉积(诸如CVD或ALD)和各向异性蚀刻来形成阻挡层386，以暴露硅化物部件382。可选地，可以通过其他合适的方法(诸如选择性沉积)来形成阻挡层386，使得阻挡层386选择性地沉积在沟槽380的侧壁上而不是底面上。在一些实施例中，可选地，阻挡层386可以包括导电材料，诸如钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成阻挡层386。金属填充层388可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成金属填充层388。操作138可以执行CMP工艺以去除源极接触部件384的多余材料。如图21C和图18E所示，在操作138中保护栅极堆叠件240’和漏极部件260免受各种沉积和蚀刻工艺的影响。

特别地，漏极部件260(图18E)上的剩余半导体层208(在本实施例中为未掺杂的硅层)具有第一厚度T

在操作140处，方法100(图1C)形成背侧电源轨390和背侧互连结构392。根据实施例，所产生的结构在图19A-图19B和图20A～图20C中示出。图19A示出了器件200的顶视图，图19B示出了部分沿图19A中的B-B线的器件200的截面图。图20A～图20C示出了器件200处于各种制造阶段的立体图。如图19B和图20B所示，背侧源极接触部件384电连接到背侧电源轨390。在实施例中，可以使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其他合适的工艺来形成背侧电源轨390。背侧电源轨390可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺沉积背侧电源轨390。尽管在图19B中未示出，但是背侧电源轨390嵌入在一个或多个介电层中，并且背侧互连结构392包括嵌入在一个或多个介电层中的金属线394和通孔部件396。金属线394分布在一个或多个金属层中，并且通孔部件396被配置在相邻金属层之间，以提供相邻金属层中的相应金属线之间的垂直连接。在一些实施例中，背侧电源轨390被认为是背侧互连结构392的一部分。具有背侧电源轨390有利地增加了器件200中可用于直接连接到源极/漏极接触部件和通孔部件的金属轨道的数量。还增加了栅极密度以用于比没有背侧电源轨390的其他结构更大的器件集成。背侧电源轨390可以具有比器件200的前侧上的第一金属层(M1)的金属线更宽的尺寸，这有利地减小了背侧电源轨的电阻。

在操作142处，方法100(图1C)对器件200执行进一步制造工艺。例如，该方法100可以在器件200的背侧上形成钝化层，去除载体374，形成穿透硅通孔(TSV)部件以将前侧互连结构连接到器件200的背侧，并且执行其他BEOL工艺。

在以上实施例中，器件200包括配置在绝缘体203与Si/SiGe堆叠件205之间的厚半导体层207。半导体层207与其他半导体层(例如204)不同，以提供蚀刻选择性。在一些实例中，半导体层207包括硅锗，并且半导体层204包括硅。半导体层207的厚度大于Si/SiGe堆叠件205的硅层和硅锗层中的任何一层。半导体层基本上从隔离部件230的顶面延伸到底面，如图5B所示。此外，半导体层239(诸如未掺杂的硅)形成在源极部件260下方，并且基本上延伸至源极部件260。因此，对半导体层207的选择性蚀刻和对半导体层239的选择性蚀刻形成与源极部件260自对准的沟槽380，并且相应的背侧源极接触部件384与源极部件260自对准。

在一些实施例中，源极部件260通过背侧接触部件384连接到背侧电源轨390，而漏极部件260通过前侧接触部件354连接到前侧电源轨。在可选的实施例中，漏极部件260通过背侧接触部件384连接到背侧电源轨390，而源极部件260通过前侧接触部件354连接到前侧电源轨。这可以通过在上述实施例中将专用于源极区域的工艺与专用于漏极区域的工艺进行切换来实现。例如，可以在漏极区域中而不是在源极区域中提供半导体层239。

尽管不旨在限制，但是本发明的实施例提供以下优点中的一个或多个。例如，本发明的实施例形成完全包裹在源极部件周围的硅化物部件，这有利地减小了源极电阻。而且，本发明的实施例使用自对准工艺形成背侧源极接触件，这使源极部件与包括栅极堆叠件的附近导体发生短路的风险降到最低。可将本发明的实施例容易地集成到现有半导体制造工艺中。

所公开的器件及其制造方法具有其他实施例。除了一些变化和改变之外，该器件和该方法是类似的。为了简单起见，在以下描述中消除了类似的部件和工艺。下面仅描述那些不同的部件和工艺。

根据一些实施例，下面共同描述器件400和制造该器件的方法100。

在操作114处，方法100(图1A)在源极沟槽250中形成半导体层402。根据实施例，所产生的结构在图21A-图21E中示出。图21A示出了器件400的顶视图，图21B、图21C、图21D和图21E分别示出了部分沿图21A中的B-B线、C-C线、D-D线和E-E线的器件400的截面图。

可以使用外延生长工艺或通过其他合适的工艺来沉积半导体层402。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现半导体层402的外延生长。半导体层402包括与包括在半导体层207中的半导体材料不同的半导体材料，从而在后续处理期间获得蚀刻选择性。例如，半导体层402和207(或另外的半导体层204)可以包括不同的材料、不同的组成原子百分比、不同的组成重量百分比和/或其他特征，以在蚀刻工艺期间获得期望的蚀刻选择性。在实施例中，半导体层207包括硅锗，并且半导体层402包括硅，诸如用于nFET和pFET两者的掺杂硼的硅，以在去除SiGe的湿法蚀刻期间增强蚀刻选择性。在所描绘的实施例中，硼掺杂浓度范围在10

在操作132处，方法100(图1C)选择性地蚀刻半导体层207，以在栅极堆叠件240’和漏极部件260的背侧上方形成沟槽404。根据实施例，所产生的结构在图22A-图22E中示出。图22A示出了器件400的顶视图，图22B、图22C、图22D和图22E分别示出了部分沿图22A中的B-B线、C-C线、D-D线和E-E线的器件400的截面图。在本实施例中，操作132应用被调整为对半导体层207的材料(例如，在一个实施例中为SiGe)进行选择性蚀刻的蚀刻工艺，而没有对半导体层402(例如，在一个实施例中为硅)、漏极部件260、栅极堆叠件240’(特别是栅极介电层349和栅极界面层，如果存在的话)以及隔离部件230进行蚀刻(或对其进行最少蚀刻)。应该注意，半导体层402与半导体层207之间的组成差异提供了用于自对准的蚀刻选择性，并且打开了漏极侧而未打开源极侧。蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。特别地，在本实施例中，自对准地蚀刻半导体层207。换句话说，操作132不需要制造蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层207。相反，其依赖于半导体层207及其周围层中的材料的蚀刻选择性。此外，蚀刻工艺包括具有相应蚀刻剂的一个或多个蚀刻步骤，以继续蚀刻半导体层208，使得栅极堆叠件204’暴露在相应沟槽402内并且漏极特征260暴露在相应沟槽404内。特别地，暴露出漏极部件260的半导体层260’(在本实施例中为掺杂硼的硅)。

在操作134处，方法100(图1C)形成介电层406以填充沟槽402。对于各种部件，包括通过操作136～140在装置400上形成的前侧漏极接触部件354和背侧源极接触部件384，根据实施例，所产生的结构在图23A-图23E中示出。图23A示出了器件400的顶视图，图23B、图23C、图23D和图23E分别示出了部分沿图23A中的B-B线、C-C线、D-D线和E-E线的器件400的截面图。介电层406直接接触栅极堆叠件204和漏极部件260的底面。更具体地，介电层406直接接触漏极部件260的半导体层260’。如图23E所示，在介电层406下方的半导体层260’的厚度小于3nm，诸如在1nm与2nm之间的范围内。在实施例中，介电层406包括氧化硅。在一些实施例中，介电层406包括其他介电材料，诸如La

根据实施例，该器件的结构在图24A-图24B和图25A～图25C中示出。图24A示出了器件400的顶视图，图24B示出了部分沿图24A中的B-B线的器件400的截面图。图25A～图25C示出了器件400处于各种制造阶段的立体图。如图24B和图25B所示，背侧源极接触部件384电连接到背侧电源轨390。如图24B所示，背侧互连结构392包括嵌入在一个或多个介电层中的金属线394和通孔部件396。金属线394分布在一个或多个金属层中，并且通孔部件396被配置在相邻金属层之间，以提供相邻金属层中的相应金属线之间的垂直连接。具有背侧电源轨390有利地增加了器件400中可用于直接连接到源极/漏极接触部件和通孔部件的金属轨道的数量。还增加了栅极密度以用于比没有背侧电源轨390的其他结构更大的器件集成。背侧电源轨390可以具有比器件400的前侧上的第一金属层(M1)的金属线更宽的尺寸，这有利地减小了背侧电源轨的电阻。

在以上实施例中，器件400包括配置在绝缘体203与Si/SiGe堆叠件205之间的厚半导体层207。半导体层207与其他半导体层(例如204)不同，以提供蚀刻选择性。在一些实例中，半导体层207包括硅锗，并且半导体层204包括硅。半导体层207的厚度大于Si/SiGe堆叠件205的硅层和硅锗层中的任何一层。半导体层基本上从隔离部件230的顶面延伸到底面。此外，半导体层402(诸如掺杂硼的硅)形成在源极部件260下方，并且基本上延伸至源极部件260。因此，对半导体层207的选择性蚀刻和对半导体层239的选择性蚀刻形成与源极部件260自对准的沟槽380，并且相应的背侧源极接触部件384与源极部件260自对准。

根据一些实施例，下面共同描述器件500和制造该器件的方法100。

如图26所示，在器件500中，去除了半导体层207。在所描绘的实施例中，衬底201包括载体202、绝缘体203和半导体层204。

在操作114处，方法100(图1A)在源极沟槽250中形成半导体层502。根据实施例，所产生的结构在图33A-图33E中示出。图33A示出了器件500的顶视图，图33B、图33C、图33D和图33E分别示出了部分沿图33A中的B-B线、C-C线、D-D线和E-E线的器件500的截面图。

可以使用外延生长工艺或通过其他合适的工艺来沉积半导体层502。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现半导体层402的外延生长。半导体层502包括与包括在半导体层207中的半导体材料不同的半导体材料，从而在后续处理期间获得蚀刻选择性。例如，半导体层402和207(或另外的半导体层204)可以包括不同的材料、不同的组成原子百分比、不同的组成重量百分比和/或其他特征，以在蚀刻工艺期间获得期望的蚀刻选择性。在实施例中，对于nFET和pFET两者，半导体层207包括掺杂的硅锗，并且半导体层502包括未掺杂的硅锗。半导体层502包括SiGe以增强在蚀刻硅的蚀刻工艺期间的蚀刻选择性。在一些实施例中，半导体层502的锗浓度范围在15％和30％(原子百分比)之间。在半导体层502中采用未掺杂的硅锗，因此可以将其施加至nFET区域和pFET区域两者。可以通过外延生长和原位掺杂形成未掺杂的硅锗。外延生长的前体包括含硅化学物质和含锗化学物质。可以通过在外延生长期间含锗气体的分压或流速来控制半导体层502的锗浓度。如果半导体层502最初生长得比图33B和图33D所示的水平高，则操作114可以包括使半导体层502凹进到该水平的蚀刻工艺。在沉积半导体层502之后，操作114通过一种或多种蚀刻工艺去除图案化硬掩模层236。在各个实施例中，可以仅在源极区域、仅在漏极区域或在源极区域和漏极区域两者中执行操作112中的额外蚀刻和操作114中的半导体层502的生长。

在操作132处，方法100(图1C)选择性地蚀刻半导体层204，以在栅极堆叠件240’和漏极部件260的背侧上方形成沟槽404。根据实施例，所产生的结构在图39A-图39E中示出。图39A示出了器件500的顶视图，图39B、图39C、图39D和图39E分别示出了部分沿图39A中的B-B线、C-C线、D-D线和E-E线的器件500的截面图。在本实施例中，操作132应用被调整为对半导体层204的材料(例如，在一个实施例中为硅)进行选择性蚀刻的蚀刻工艺，而没有对半导体层502(例如，在一个实施例中为未掺杂的硅)、漏极部件260、栅极堆叠件240’(特别是栅极介电层349和栅极界面层，如果存在的话)以及隔离部件230进行蚀刻(或对其进行最少蚀刻)。应该注意，半导体层502与半导体层204之间的组成差异提供了用于自对准的蚀刻选择性，并且打开了漏极侧而未打开源极侧。蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。特别地，在本实施例中，自对准地蚀刻半导体层204。换句话说，操作132不需要制造蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层204。相反，其依赖于半导体层204及其周围层中的材料的蚀刻选择性。此外，蚀刻工艺包括具有相应蚀刻剂的一个或多个蚀刻步骤，以继续蚀刻半导体层208，使得栅极堆叠件204’暴露在相应沟槽404内并且漏极特征260暴露在相应沟槽404内。特别地，暴露出漏极部件260的半导体层260’(在本实施例中为掺杂硼的硅)。

在操作134处，方法100(图1C)形成介电层406以填充沟槽402。对于各种部件，包括通过操作136～140在装置500上形成的前侧漏极接触部件354和背侧源极接触部件384，根据实施例，所产生的结构在图40A-图40E中示出。图40A示出了器件500的顶视图，图40B、图40C、图40D和图40E分别示出了部分沿图40A中的B-B线、C-C线、D-D线和E-E线的器件500的截面图。介电层406直接接触栅极堆叠件204’和漏极部件260的底面。更具体地，介电层406直接接触漏极部件260的半导体层260’。如图23E所示，在介电层406下方的半导体层260’的厚度小于3nm，诸如在1nm与2nm之间的范围内。在实施例中，介电层406包括氧化硅。在一些实施例中，介电层406包括其他介电材料，诸如La

根据实施例，该器件500的结构在图43A-图43B和图44A～图44C中示出。图43A示出了器件500的顶视图，图43B示出了部分沿图43A中的B-B线的器件500的截面图。图44A～图44C示出了器件500处于各种制造阶段的立体图。如图43B和图44B所示，背侧源极接触部件384电连接到背侧电源轨390。如图43B所示，背侧互连结构392包括嵌入在一个或多个介电层中的金属线394和通孔部件396。金属线394分布在一个或多个金属层中，并且通孔部件396被配置在相邻金属层之间，以提供相邻金属层中的相应金属线之间的垂直连接。具有背侧电源轨390有利地增加了器件500中可用于直接连接到源极/漏极接触部件和通孔部件的金属轨道的数量。还增加了栅极密度以用于比没有背侧电源轨390的其他结构更大的器件集成。背侧电源轨390可以具有比器件500的前侧上的第一金属层(M1)的金属线更宽的尺寸，这有利地减小了背侧电源轨的电阻。

在以上实施例中，器件500去除了SiGe的半导体层207。自对准源极接触部件384仍通过包括以下的步骤形成：通过光刻图案化和蚀刻在源极侧形成深沟槽，用具有蚀刻选择性的半导体材料填充该深沟槽以及后续的选择性蚀刻。

器件200(或400或500)和制造该器件的方法100可以具有其他替代、扩展或修改。例如，源极部件260可以可选地通过前接触部件连接到前金属线，而漏极部件260通过背侧接触部件384连接到背侧金属线390。

本发明提供了具有与源极部件260自对准的背侧接触部件384的器件结构。自对准源极接触部件384通过包括以下的步骤形成：通过光刻图案化和蚀刻在源极侧形成深沟槽，用具有蚀刻选择性的半导体材料填充该深沟槽以及后续的选择性蚀刻。

所公开的结构减小了布线电阻，增大了对准裕度，增加了布局灵活性，并提高了组装密度。所公开的结构为电路设计布局提供了更多灵活性，并为集成电路(IC)制造提供了更大的工艺窗口，从而使得所公开的结构适用于先进技术节点。所公开的结构可以用于结合了FinFET以增强性能的各种应用中。例如，具有多鳍器件的FinFET可用于形成静态随机存取存储器(SRAM)单元。在其他实例中，所公开的结构可以被并入各种集成电路中，诸如逻辑电路、动态随机存取存储器(DRAM)、闪存或成像传感器。

一方面，本发明提供了一个形成集成电路结构的方法的实施例。该方法包括：接收具有前表面和后表面的衬底，其中该衬底包括第一半导体材料的第一半导体层，该第一半导体材料具有嵌入在第一半导体层下面的介电层；形成第一半导体膜和第二半导体膜相互交错的堆叠件，该第一半导体膜和该第二半导体膜具有不同的半导体材料；在该衬底中形成隔离部件并延伸到该介电层，从而限定由该隔离部件包围的有源区域；在该有源区域上形成栅极堆叠件，并且横跨在第一源极/漏极(S/D)区域与第二源极/漏极(S/D)区域之间；从该衬底的前侧在所述第一S/D区域中形成深沟槽，并且在该隔离部件的顶面下方延伸；在该深沟槽中填充第二半导体材料的第二半导体层，该第二半导体材料与该第一半导体材料不同；在该第一S/D区域和第二S/D区域中形成第一S/D部件和第二S/D部件；从该衬底的背侧选择性地去除该第二S/D部件下方的所述第一半导体材料，从而形成沟槽；用介电材料填充该沟槽；以及从该衬底的该背侧选择性地去除该第二半导体层，从而形成与该第一S/D部件自对准的背侧接触孔。

在一些实施例中，方法还包括在所述背侧接触孔中形成背侧接触部件；以及形成连接到所述第二源极/漏极部件的顶面的前侧接触部件。在一些实施例中，方法还包括在所述栅极堆叠件、所述第一源极/漏极部件和所述第二源极/漏极部件上从所述前侧形成前侧互连结构，其中，所述前侧互连结构通过所述前侧接触部件连接到所述第二源极/漏极部件；以及在所述衬底的所述背侧上形成背侧互连结构，其中，所述背侧互连结构通过所述背侧接触部件连接到所述第一源极/漏极部件。在一些实施例中，所述第二半导体层是未掺杂的硅层。在一些实施例中，所述衬底还包括设置在所述介电层上方的硅锗层，选择性地去除所述第一半导体材料包括执行选择性地去除硅锗的蚀刻工艺。在一些实施例中，所述第二半导体层是未掺杂的硅锗层。在一些实施例中，所述第二半导体层是掺杂有硼的硅层。在一些实施例中，方法还包括，在所述深沟槽中填充所述第二半导体材料的所述第二半导体层之前，在所述深沟槽中对所述隔离部件执行另一蚀刻。在一些实施例中，从所述衬底的背侧选择性地去除在所述第二源极/漏极区域下方的所述第一半导体材料包括选择性地蚀刻使得所述第二源极/漏极部件的底面暴露。在一些实施例中，所述选择性地去除所述第一半导体材料包括选择性地蚀刻所述第一半导体材料使得所述栅极堆叠件暴露。

另一方面，本发明提供了一个形成集成电路结构的方法的实施例。该方法包括：接收具有前表面和后表面的衬底，其中，该衬底包括嵌入其中的介电层、覆盖该介电层的第一半导体材料的第一半导体层以及在该第一衬底上方的第一半导体膜和第二半导体膜的堆叠件，该第一半导体膜和该第二半导体膜具有不同的半导体材料并且交替堆叠；在该衬底中形成隔离部件并延伸到该介电层，从而限定由该隔离部件包围的有源区域；在该有源区域上形成栅极堆叠件，并且横跨在第一源极/漏极(S/D)部件与第二源极/漏极(S/D)部件之间；从该衬底的前侧在该第一S/D区域中形成深沟槽，并且延伸穿过该第一半导体层；在该深沟槽中填充第二半导体材料的第二半导体层，该第二半导体材料与该第一半导体材料不同；从该衬底的背侧选择性地去除该第二S/D部件下方的该第一半导体材料，从而形成沟槽；用介电材料填充该沟槽；从该衬底的该背侧选择性地去除该第二半导体层，从而形成与该第一S/D部件自对准的背侧接触孔；以及在该背侧接触孔中形成背侧接触部件。

在一些实施例中，方法还包括形成连接到所述第二源极/漏极部件的顶面的前侧接触部件。在一些实施例中，方法还包括在所述栅极堆叠件、所述第一源极/漏极部件和所述第二源极/漏极部件上从所述前侧形成前侧互连结构，其中，所述前侧互连结构通过所述前侧接触部件连接到所述第二源极/漏极部件；以及在所述衬底的所述背侧上形成背侧互连结构，其中，所述背侧互连结构通过所述背侧接触部件连接到所述第一源极/漏极部件。在一些实施例中，所述第一半导体层是硅锗层；并且所述第二半导体层是未掺杂的硅层。在一些实施例中，所述选择性地去除所述第一半导体材料包括执行选择性地去除硅锗的蚀刻工艺。在一些实施例中，方法还包括：将载体接合到所述衬底的所述前侧；以及从所述背侧减薄所述衬底，使得所述隔离部件暴露。在一些实施例中，从所述衬底的背侧选择性地去除在所述第二源极/漏极区域下方的所述第一半导体材料包括选择性地蚀刻使得所述第二S/D部件的底面暴露；以及所述选择性地去除所述第一半导体材料包括选择性地蚀刻所述第一半导体材料使得所述栅极堆叠件暴露。

又一方面，本发明提供一种半导体结构，该半导体结构包括具有前侧和背侧的衬底；从衬底突出并由隔离部件包围的有源区域；形成于衬底的前侧上并设置在有源区域上的栅极堆叠件；形成于有源区域上并由栅极堆叠件插入的第一源极/漏极(S/D)部件和第二源极/漏极(S/D)部件；设置在第一S/D部件的顶面上的前侧接触部件；设置在第二S/D部件的底面上并电连接到第二S/D部件的底面的背侧接触部件；以及设置在具有第一厚度的第一S/D部件的底面和具有第二厚度的栅极堆叠件的底面上的半导体层，该第二厚度大于第一厚度。

在一些实施例中，所述背侧接触部件由所述隔离部件包围并且直接接触所述隔离部件。在一些实施例中，半导体结构还包括多个沟道，垂直堆叠并形成于所述有源区域中；内部间隔件，插入所述栅极堆叠件与所述第一源极/漏极部件和第二源极/漏极部件中的一个之间；以及所述背侧接触部件横向接触所述半导体层、所述内部间隔件和所述隔离部件。

上面概述了若干实施例的特征。本领域技术人员应理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例的相同目的和/或实现相同的优点的其他工艺和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行对其各种更改、替换和变更。