水平全环栅和FinFET器件隔离

本申请是申请日为“2016年5月11日”、申请号为“201610309125.1”、题为“水平全环栅和FinFET器件隔离”的分案申请。

技术领域

本公开的实施例总体涉及半导体器件。更具体而言，本文中所述的实施例涉及水平全环栅器件结构以及鳍式(fin)场效应管器件结构。进一步的实施例涉及用于形成水平全环栅器件结构以及鳍式场效应晶体管器件结构的方法。

背景技术

随着晶体管器件的特征尺寸继续收缩以实现更大的电路密度和更高的性能，对于改善晶体管器件结构以改善静电耦接并减小不利效应(诸如，寄生电容和关断状态泄漏)具有需求。晶体管器件结构的示例包括平面结构、鳍式场效应晶体管(FinFET)结构以及水平全环栅(horizontal gate-all-around,hGAA)结构。hGAA器件结构包括若干晶格匹配的沟道，所述晶格匹配的沟道以堆叠配置悬置并由源极/漏极区连接。

然而，与hGAA结构相关联的挑战包括在堆叠的晶格匹配沟道的底部处寄生器件的存在。FinFET结构(此FinFET结构可能呈现与hGAA结构不同的结构)也遭受寄生泄漏和电容。用于减轻寄生器件效应的常规方式包括将掺杂物植入到寄生器件中以抑制器件的泄漏。然而，抑制泄漏所需的掺杂物的剂量可能阻碍器件结构在寄生器件上的外延生长。掺杂物可能在后续的处理操作期间有害地扩散到期间结构的沟道中，这可能导致不期望的器件可变性的增加。此外，植入可能不足以减小寄生电容。另一常规方式利用对高度掺杂寄生器件的热氧化。然而，热氧化工艺一般要求超出堆叠的晶格匹配沟道的热预算的温度。

因此，本领域中需要用于形成FinFET和hGAA器件结构的改善的方法。

发明内容

在一个实施例中，提供一种形成半导体器件的方法。所述方法包括：在基板上形成超晶格结构。所述超晶格结构可包括第一材料层、第二材料层和第三材料层。可图案化所述超晶格结构，并且可蚀刻所述超晶格结构和所述基板。可氧化所述第一材料层、所述第二材料层或所述第三材料层中的至少一者以形成埋入式氧化物层。可执行衬层沉积工艺以在所述超晶格结构上形成衬层，并且可执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层，并且可对所述基板退火。

在另一实施例中，提供一种形成半导体器件的方法。所述方法包括：在基板上形成超晶格结构。所述超晶格结构可包括硅材料层、低锗含量硅锗材料层以及高锗含量硅锗材料层。可图案化所述超晶格结构，并且可蚀刻所述超晶格结构和所述基板。可氧化所述硅材料层、低锗含量硅锗材料层以及高锗含量硅锗材料层中的至少一者以形成埋入式氧化物层。可执行衬层沉积工艺以在所述超晶格结构上形成衬层，并且可执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层，并且可对所述基板退火。

在又一实施例中，提供一种形成半导体器件的方法。所述方法包括：在基板上形成超晶格结构。所述超晶格结构可包括硅材料层、包含约20％与约40％之间的锗的第一硅锗材料层以及包含约50％与约80％之间的锗的第二硅锗材料层。能以堆叠布置来设置所述硅材料层、所述第一硅锗材料层以及所述第二硅锗材料层。可图案化所述超晶格结构，并且可蚀刻所述超晶格结构和所述基板。可氧化所述第一材料层、所述第一硅锗材料层以及所述第二硅锗材料层中的至少一者以形成埋入式氧化物层。可执行衬层沉积工艺以在所述超晶格结构上形成衬层，并且可执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层，并且可对所述基板退火。

在又一实施例中，提供一种器件结构。所述器件结构可包括基板，所述基板具有形成在所述基板上的超晶格结构。所述超晶格结构可包括硅材料层、包含约20％与约40％之间的锗的第一硅锗材料层以及包含约50％与约80％之间的锗的第二硅锗材料层。能以堆叠布置来设置所述硅材料层、所述第一硅锗材料层以及所述第二硅锗材料层。

在又一实施例中，提供一种器件结构。所述器件结构包括超晶格结构，所述超晶格结构包括硅材料层、包含约20％与约40％之间的锗的第一硅锗材料层以及包含约50％与约80％之间的锗的第二硅锗材料层。能以堆叠布置来设置所述硅材料层、所述第一硅锗材料层以及所述第二硅锗材料层。

在又一实施例中，提供一种器件结构。所述器件结构可包括基板，所述基板具有形成在所述基板上的超晶格结构。所述超晶格结构可包括一个或多个硅材料层、包含约20％与约40％之间的锗的一个或多个第一硅锗材料层以及埋入式氧化物层。能以堆叠布置来设置所述硅材料层、所述硅锗材料层以及所述埋入式氧化物层。

在又一实施例中，提供一种器件结构。所述器件结构可包括超晶格，所述超晶格包括一个或多个硅材料层、包含约20％与约40％之间的锗的一个或多个第一硅锗材料层以及埋入式氧化物层。能以堆叠布置来设置所述硅材料层、所述硅锗材料层以及所述埋入式氧化物层。

在又一实施例中，提供一种器件结构。所述器件结构可包括基板，所述基板具有形成在所述基板上的超晶格结构。所述超晶格结构可包括一个或多个硅材料层、包含约20％与约40％之间的锗的一个或多个硅锗材料层以及埋入式氧化物层。能以堆叠布置来设置所述硅材料层、所述硅锗材料层以及所述埋入式氧化物层。可在所述基板上形成源极/漏极区，并且可在所述超晶格结构上方形成金属栅极结构。

在又一实施例中，提供一种器件结构。所述器件结构可包括基板以及设置在所述基板上的硅锗层。所述硅锗层可包括约20％与约40％之间的锗，并且可在所述硅锗层上设置埋入式氧化物层。可在所述埋入式氧化物层上设置硅层或包括约20％与约40％之间的锗的硅锗层，可在所述基板上形成源极/漏极区，并且可在所述硅层或所述硅锗层上方形成金属栅极结构。

在又一实施例中，提供一种器件结构。所述器件结构包括基板以及设置在所述基板上且与所述基板接触的埋入式氧化物层。可在所述埋入式氧化物层上设置硅层或包括约20％与约40％之间锗的硅锗层。可在所述基板上形成源极/漏极区，并且可在所述硅层或硅锗层上方形成金属栅极结构。

附图说明

因此，为了可详细地理解上文陈述的本公开的特征的方式，可参照实施例进行对上文简要概述的本公开的更特定的描述，在所附附图中示出实施例中的一些。然而，应注意的是，所附附图仅示出示例性实施例，并且因此不应视为限制本公开的范围，本公开可允许其他等效实施例。

图1示出用于在器件结构中形成埋入式氧化物材料的方法的操作。

图2示出基板的部分的示意性截面图，所述基板具有形成在所述基板上的超晶格结构。

图3示出在执行了图案化、蚀刻和埋入式氧化物层形成工艺之后图2的基板的部分以及超晶格结构的示意性截面图。

图4示出在执行了衬层形成工艺之后图3的基板的部分以及超晶格结构的示意性截面图。

图5示出在执行了浅沟槽(trench)隔离(STI)工艺之后图4的基板的部分以及超晶格结构的示意性截面图。

图6示出在执行了退火工艺之后图5的基板的部分以及超晶格结构的示意性截面图。

图7示出在执行了STI凹陷(recess)工艺之后图6的基板的部分以及超晶格结构的示意性截面图。

图8示出在形成虚拟栅极(dummy gate)结构之后图7的基板的部分以及超晶格结构的示意性截面图。

图9示出旋转了90°的图8的示意性截面图，此图描绘形成在邻接超晶格结构的基板上的源极和漏极区。

图10示出可根据本文中所述的实施例中的一个或多个来利用的群集工具。

图11示出根据本文中所述的实施例的、可形成和/或实现在器件中的器件结构的示意性横截面图。

图12示出合并了图11的器件结构的器件的示意性截面图。

为了便于理解，在可能的情况下，已使用相同的参考编号来指定各图所共有的元件。构想了一个实施例的元件和特征可有益地并入其他实施例而无需进一步的陈述。

具体实施方式

本文中所述的实施例总体涉及用于水平全环栅(hGAA)隔离和鳍式场效应晶体管(FinFET)隔离的方法和装置。可在基板上形成包括按交替式堆叠形成来布置的不同材料的超晶格结构。在一个实施例中，可氧化超晶格结构的层中的至少一层以形成邻接基板的埋入式氧化物层。

在一个示例中，超晶格结构可包括以交替的堆叠布置设置的一个或多个含硅材料层以及一个或多个含硅锗(SiGe)材料层。当与超晶格结构中的其他SiGe层相比，SiGe层中的至少一层可具有较高的锗含量。可氧化此较高锗含量的SiGe层以形成埋入式氧化物层，从而在hGAA或FinFET架构中提供改善的器件隔离。作为结果，可实现基本上无缺陷的堆叠式沟道结构，所述基本上无缺陷的堆叠式沟道结构可在基板上的每平方微米表面积的电流密度方面提供几何益处。因此，可增加电流密度，可减少寄生泄漏和电容，并且可减少器件的功耗。

图1示出用于在hGAA或FinFET结构中形成埋入式氧化物材料的方法100的操作。方法100可以是半导体器件(例如，hGAA或FinFET器件)的多操作制造工艺的部分。在操作110处，可在基板上形成超晶格结构。如本文中所使用，术语“超晶格”(superlattice)是指晶格密切匹配材料的材料层的叠层，但是所述晶格密切匹配材料在成分上充分地不同，使得可对超晶格材料执行选择性去除工艺。更一般而言，叠层中的各种材料层的成分对于此叠层中的材料层中的一个或多个材料层可以是唯一的。在一个示例中，超晶格结构可包括含硅材料和含硅锗材料的一个或多个层。在一个实施例中，超晶格结构可包括第一材料层和第二材料层。在另一实施例中，超晶格结构可包括第一材料层、第二材料层和第三材料层。在此实施例中，第二材料层和第三材料层可由相同的复合材料形成，并且可具有不同的材料特性。

在操作120处，可图案化并蚀刻超晶格结构。在操作130处，可氧化第一材料层、第二材料层或第三材料层中的至少一者以形成埋入式氧化物(buried oxide：BOX)层。在一个示例中，氧化第二材料层和第三材料层。在另一示例中，氧化第三材料层。

在操作140处，可在超晶格材料的侧壁上形成衬层材料。在一个实施例中，可例如通过化学气相沉积、原子层沉积或外延沉积工艺来沉积衬层材料。在另一实施例中，可通过合适的工艺(诸如，热氧化或热氮化工艺)来形成(即，生长)衬层材料。衬层材料一般配置成修复超晶格结构中在先前的蚀刻工艺期间可能损坏的多个部分。衬层材料也可防止或减少在后续的处理操作期间超晶格结构中材料层的氧化。

在一个实施例中，衬层材料是氧化物材料、氮化物材料或氮氧化物材料。例如，衬层材料可以是SiO

在操作150处，可在基板上沉积浅沟槽隔离(STI)材料。在一个实施例中，STI材料可以是氧化物材料，诸如，SiO

在操作160处，可对基板执行退火工艺。在一个实施例中，退火工艺包括蒸汽退火工艺。在另一实施例中，退火工艺包括蒸汽退火工艺和干法退火工艺。在又一实施例中，退火工艺包括干法退火工艺(即，无蒸汽)。一般而言，退火工艺提供对STI材料的改善的致密化，这可改善形成在基板上的特征的隔离。

在操作170处，可执行STI凹陷工艺。一般而言，可蚀刻STI材料以使超晶格材料的部分暴露。在一个实施例中，可使STI材料凹陷，使得STI材料与BOX层共面。也可在STI凹陷工艺之前执行STI平面化。在对图2-7的描述中提供对方法100的更详细的描述，图2-7示出半导体器件制造的各阶段。

图2示出基板202的部分的示意性截面图，所述基板具有形成在所述基板上的超晶格结构200。在一个实施例中，基板202可以是块状半导体基板。术语“块状半导体基板”是指在其中基板的整体由半导体材料组成的基板。块状半导体基板可包括用于形成半导体结构的任何半导电材料和/或半导体材料的组合。例如，半导电层可包括诸如以下各项的一种或多种材料：晶体硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、硅锗、经掺杂或未经掺杂的多晶硅、经掺杂或未经掺杂的硅基板、经图案化或未经图案化的基板、经掺杂的硅、锗、镓、砷化物或其他合适的半导电材料。在一些实施例中，半导体材料是硅。在一些实施例中，半导体材料可以是经掺杂的材料，诸如n型掺杂硅(n-硅)或p型掺杂硅(p-硅)。

超晶格结构200包括以多个堆叠对交替地布置的多个第一层204以及对应的多个第二层206。在一个实施例中，可由含硅材料形成多个第一层204。在一个实施例中，可至少由含硅材料和含锗材料形成多个第二层206。因此，第一材料层204和第二材料层206是不同的材料。在一些实施例中，多个第一材料层204与对应的多个第二材料层206可以是晶格匹配材料，并且具有充分的成分差异，使得可在后续执行选择性层去除或选择性氧化。

在各种实施例中，多个第一层204可包括IV族材料，诸如，硅。多个第二层206也可包括IV族材料，诸如，硅锗(SiGe)。在其他实施例中，多个第一层204和多个第二层206可包括III-V族材料，分别诸如，磷化铟(InP)和磷化铟镓(InGaP)。在一些实施例中，多个第一层204和多个第二层206可以是多对晶格匹配材料。在一些实施例中，多个第一层204和对应的多个第二层206可以是适于在超晶格结构200上形成超晶格的任何数量的晶格匹配材料对。例如，多个第一材料层204和对应的多个第二材料206可包括在约2对至约5对之间的晶格匹配材料。

材料层210和材料层208也可被包括在多个第二材料层中。替代地，可将材料层208视为第三材料层。材料层210和208可由于第二材料206相同的材料(诸如，硅锗)形成。然而，构想了材料层210与208的成分属性可在Si:Ge摩尔比方面有所不同。

在一个示例中，多个第一层204和材料层210可具有在约1:1与约5:1之间的硅:锗摩尔比。在一个实施例中，多个第一层204和材料层210的硅锗材料可具有约10％与约50％之间的锗含量，诸如，约20％与约40％之间的锗含量。硅含量可在约30％与约90％之间，诸如，在约50％与约80％之间，例如，约70％。或者，多个第一材料层204可由纯硅材料形成。在另一示例中，材料层208具有约1:1与约1:5之间的硅:锗摩尔比。在一个实施例中，材料层208的硅锗材料可具有约20％与约100％之间的锗含量，诸如，约50％与约80％之间的锗含量。硅含量可在约0％与约80％之间，诸如，在约20％与约40％之间。

可使用外延化学气相沉积工艺来沉积多个第一层204、多个第二层206以及材料层210、208。用于形成多个第一层204、多个第二层206以及材料层210、208的合适前体包括SiH

超晶格结构200的材料层可具有受控的厚度以提供各种材料的基本无缺陷的结晶轮廓。在一些实施例中，超晶格结构200的层可具有约3nm与约50nm之间的厚度。例如，多个第一层204可具有约3nm与约10nm之间的厚度220，诸如，约5nm与7nm之间，例如，约6nm。多个第二层206可具有约5nm与约15nm之间的厚度218，诸如，约7nm与10nm之间，例如，约8nm。材料层210可具有约5nm与约15nm之间的厚度214，诸如，约8nm与12nm之间，例如，约10nm。材料层208可具有约5nm与约15nm之间的厚度216，诸如，约8nm与12nm之间，例如，约10nm。

当在基板202上形成超晶格结构200期间，可按某些序列沉积各种材料层以在超晶格结构200内制造一个或多个器件。在一个实施例中，可在基板202上设置材料层210，并且可在材料层210上设置材料层208。在另一实施例中，材料层210可以是任选的，使得在基板202上设置材料层208。

能以交替的布置来沉积多个第二层206和多个第一层204以形成堆叠结构。在此实施例中，可在材料层208上设置第二层206中的一个第二层，并且可在第二层206中的所述一个第二层上设置第一层204中的一个第一层。也可在超晶格结构200上设置硬掩模层212。在一个实施例中，在第一层204中的一个第一层上设置硬掩模层212。硬掩模层212可以是任何合适的硬掩模材料，诸如，氮化硅材料等。

图3示出在执行了图案化、蚀刻和氧化工艺之后图2的基板202的部分以及超晶格结构200的示意性截面图。在一个实施例中，可利用光刻工艺(诸如，极紫外(extremeultraviolet)图案化工艺)来图案化基板202和超晶格结构200。在另一实施例中，可利用自对准双重或四重图案化工艺来图案化基板202和超晶格结构200。图案化工艺可配置成允许在蚀刻工艺之后以约5nm与约15nm之间(例如，约7nm与约10nm之间)的沟道宽度302来形成超晶格结构200。

可用于蚀刻基板202和超晶格结构200的示例性蚀刻工艺为反应离子蚀刻(RIE)等。在一个实施例中，可利用氯基、溴基或氟基化学品来执行RIE工艺，以便各向异性地蚀刻基板202和超晶格结构200。

形成在基板202上的超晶格结构200也可经受氧化工艺。氧化工艺可选择性地氧化超晶格结构200的各种材料层中的一个或多个层。合适的氧化工艺包括解耦等离子体氧化工艺、远程等离子体氧化工艺、紫外臭氧氧化工艺以及自由基氧化工艺。例如，氧化工艺可选择性地氧化材料层208。氧化工艺可配置成使得在此氧化工艺期间不氧化相对低锗含量的层(例如，材料层210和多个第二层206)，同时提供相对高含量锗的层(诸如，材料层208)的氧化。在选择性氧化之后，材料层208转换为埋入式氧化物(BOX)层308。在一个实施例中，氧化材料层208以形成BOX层308也可包括：作为材料层邻接材料层208的结果而氧化材料层210。然而，在此实施例中，多个第二层206可保持基本上不受氧化。

在一个实施例中，可利用自由基氧化工艺来形成BOX层308。自由基氧化工艺一般使所需的材料暴露于氧自由基，以便选择性地氧化所需的材料层。可在配置成用于执行自由基氧化工艺的处理环境中设置基板202和超晶格结构200。自由基氧化工艺的温度可在约500℃与约900℃之间，诸如，在约600℃与约800℃之间，例如，约700℃。可在约1毫托(mTorr)与约760托(Torr)之间(诸如，1托与100托之间，例如，7托)的压力下执行自由基氧化工艺。可执行自由基氧化工艺达足以氧化高锗含量材料层的时间量。在一个实施例中，可执行自由基氧化工艺达约1秒与约60秒之间(诸如，约10秒与约30秒之间，例如，约20秒)的时间量。

在自由基氧化工艺期间提供至处理环境的前体包括含氧前体和含氢前体。在一个实施例中，可利用按照约50:1(O

利用根据前述实施例的自由基氧化工艺可以每秒氧化约1nm材料。例如，如果材料层208具有约40nm的沟道宽度302，则可执行氧化工艺达约20秒。人们相信，材料层208的氧化从材料层208的侧壁向内继续进行。因此，(利用合适的处理参数)形成BOX层308的氧化时间(t)一般可定义为t＝n/2，其中，n是沟道宽度302。通过在后续的处理操作之前执行选择性氧化以形成BOX层308，可实现处理效率。例如，可减少用于完全氧化BOX层308的时间量。此外，由于当与后续的处理操作期间执行的氧化工艺相比具有要从中选择的更少的材料和结构，因此可实现改善的氧化选择性。此外，可在不需要如各种常规工艺中所需的封盖(capping)层的情况下执行BOX层形成工艺。

图4示出在执行了衬层形成工艺之后图3的基板202的部分以及超晶格结构200的示意性截面图。在先前所述的蚀刻工艺期间，超晶格结构200的侧壁可能受损。可执行衬层沉积工艺，以便将衬层材料402沉积在超晶格结构200的侧壁上以及基板202的至少部分处。

衬层材料沉积工艺可包括用于制造衬层材料402的若干不同的操作。例如，可执行热氧化工艺，以便在超晶格结构200(所述超晶格结构200包括BOX层308)的侧壁以及基板202上沉积氧化物材料。随后，可执行氮化工艺(诸如，解耦等离子体氮化工艺)，以便将氮并入氧化物材料中以形成氮氧化物材料。随后，氮氧化物衬层材料402可经受氮化后退火工艺，以便进一步将氮并入氧化物材料中。氮化后退火工艺也可治愈可能存在于衬层材料402中的缺陷。

在一个实施例中，衬层材料402的宽度404可在约

图5示出在执行了浅沟槽(trench)隔离(STI)工艺之后图4的基板202的部分以及超晶格结构200的示意性截面图。一般执行STI工艺，以便将基板202和/或超晶格结构200中的至少一者与在基板202上具有不同导电性类型(例如，n型或p型)和/或邻近晶体管特征(未示出)的井(well)电隔离。在一个实施例中，STI工艺可以是可流动CVD沉积工艺，所述可流动CVD沉积工艺配置成沉积电介质材料层502(诸如，氧化硅材料或氮化硅材料)。可使用高密度等离子体CVD系统、等离子体增强型CVD系统和/或亚大气CVD系统等来形成电介质材料层502。可适于形成电介质材料层502的CVD系统的示例包括ULTIMA HDP

图6示出在执行了退火工艺之后图5的基板202的部分以及超晶格结构200的示意性截面图。可执行退火工艺以使电介质材料层502致密化，从而形成致密化的电介质材料层602。

在一个实施例中，退火工艺包括蒸汽退火工艺。可在约300摄氏度与约800摄氏度之间(诸如，约500摄氏度与约600摄氏度之间)的温度下执行蒸汽退火工艺。可执行蒸汽退火工艺达约15分钟与约180分钟之间(例如，约120分钟)的时间量。蒸汽退火工艺也可进一步氧化致密化的电介质材料层602。

在另一实施例中，退火工艺也可包括干法退火工艺。可在约500摄氏度与约1000摄氏度之间(诸如，约650摄氏度与约750摄氏度之间)的温度下执行干法退火工艺。可执行干法退火工艺达约1分钟与约60分钟之间(例如，约30分钟)的时间量。在又一实施例中，可利用蒸汽退火工艺和干法退火工艺两者。在此实施例中，可在蒸汽退火工艺之后执行干法退火工艺。

在执行了一个或多个退火工艺之后，可平面化基板202。更具体而言，可抛光、蚀刻或以其他方式更改致密化的电介质材料层602，使得致密化的材料层602的顶表面与硬掩模层212基本上共面。在一个实施例中，硬掩模层212可用作化学机械抛光工艺的停止指示物。在对致密化电介质材料层602的平面化之后，也可从超晶格结构200中去除硬掩模层212。

图7示出在执行了STI凹陷(recess)工艺之后图6的基板202的部分以及超晶格结构200的示意性截面图。STI凹陷工艺一般是配置成去除致密化电介质材料层602的至少部分的蚀刻工艺。在一个实施例中，可去除致密化电介质材料层602的顶表面702，使得此顶表面702与BOX层308或与多个第二层206中的一个第二层与BOX层308之间的界面基本上共面。STI凹陷工艺还可去除衬层材料402的部分。在一个实施例中，STI凹陷工艺可以是远程等离子体辅助式干法蚀刻工艺，此远程等离子体辅助式干法蚀刻工艺使设置在基板202上的各种材料暴露于H

在执行了STI凹陷工艺之后，可执行后续的hGAA或FinFET处理操作。有利的是，BOX层308自对准至超晶格结构200的底部区域。本文中描述的自对准BOX形成工艺通过减少或消除寄生电容和泄漏，有利地改善了晶体管器件性能并减小了晶体管器件可变性。此外，通过在沉积电介质材料层502之前形成BOX层308或通过在沉积电介质材料层502之后形成BOX层，可实现BOX层形成的处理灵活性和效率。

用于形成hGAA和FinFET器件结构的后续处理操作一般包括栅极结构形成和源极/漏极形成。图8示出具有形成在其上的虚拟栅极结构802的基板202和超晶格结构200的示意性截面图。虚拟栅极结构802可由适用于用作占位体(placeholder)以用于后续取代金属栅极形成的一种或多种材料形成。在一个实施例中，虚拟栅极结构802可由含硅材料(诸如，非晶硅等)形成。

图9示出沿截面线9-9旋转了90的图8的示意性截面图，此图描绘形成在邻接超晶格结构200的基板202上的源极/漏极区902。源极/漏极区902一般沉积在基板202上，使得源极/漏极区902与超晶格结构200(其充当沟道)耦接，并且便于电子和空穴在其间的流动。

源极/漏极区902可由合适的材料形成，所述材料诸如，含硅材料、经掺杂的硅材料、复合硅材料或非含硅材料。例如，源极/漏极区902可以是硅、含磷掺杂硅、硅锗材料或锗。构想了可响应于源极/漏极区902的所需的n型或p型特性来选择源极/漏极区材料的类型。可通过合适的沉积技术(诸如，CVD技术或外延沉积技术)来沉积源极/漏极区902。

在某些实施例(诸如，hGGA集成方案)中，可由金属栅极结构904取代多个第二层206和虚拟栅极结构802。可通过选择性蚀刻工艺来去除多个第二层206和虚拟栅极结构802，所述多个第二层206和虚拟栅极结构802呈现出相对于超晶格结构200的其他层的充分不同的成分属性。在某些实施例中，可通过对虚拟栅极结构802的材料具有选择性的第一蚀刻工艺来去除虚拟栅极结构802，并且可通过对第二层206的材料具有选择性的第二蚀刻工艺来去除多个第二层206。或者，可通过单个蚀刻工艺来去除虚拟栅极结构802以及多个第二层206。虽然没有示出，但是在某些实施例中，可在源极/漏极区902与金属栅极结构904之间设置间隔体(spacer)材料。在一个实施例中，可在沉积源极/漏极区902之前执行对间隔体材料的沉积。

随后，在先前由虚拟栅极结构802以及多个第二层206占据的区域中沉积金属栅极结构904。一般而言，可通过适当地配置的外延工艺、原子层沉积(ALD)工艺或CVD工艺来沉积金属栅极结构904。可用作金属栅极结构904的材料一般呈现出大于约3.9的k值。具有合适地高的k值的材料的示例包括二氧化铪、二氧化锆、二氧化钛、氮化钛、铝化钛，等等。在某些实施例中，也可利用各种其他氮化物材料。在一个实施例中，可将上述材料用于取代多个第二层的金属栅极结构904的多个部分。

取代虚拟栅极结构802的金属栅极结构904的部分可由含金属材料和/或导电材料形成。例如，合适的材料包括含钛材料(诸如，TiN或TiAlC)以及含钽材料(诸如，TaN)。其他合适的材料包括耐火材料，诸如，钨、钌、铼，等等。在某些实施例中，用于形成取代多个第二层206以及虚拟栅极结构802的金属结构904的多个部分的材料可以是与上述材料相同或不同的材料。可通过晶体管类型(即，NMOS/PMOS)来确定为金属栅极结构904选择的材料类型。

在一个实施例中，如果BOX层308先前未经氧化，则在形成源极/漏极区902期间和/或之后可执行氧化工艺。因此，可改善在形成BOX层308时的工艺灵活性，取决于所需的整合方案，这可提供更高效的BOX层形成以及改善的器件性能。构想了hGAA和FinFET处理序列等可通过实现上述BOX层形成方案(即，在沉积电介质材料层502之前形成的BOX层308或在沉积电介质材料层502之后形成的BOX层308)获益。

图10示出适用于执行本公开的一个或多个部分的群集工具1080的示意性平面图。一般而言，群集工具1080是包括执行各种功能的多个腔室(例如，工艺腔室1090A-D、保养腔室1091A-B，等等)的模块化系统，所述功能包括：基板中心找寻与定向、脱气、退火、沉积和/或蚀刻。

群集工具1080可至少包括配置成执行方法100的至少多个部分的半导体基板工艺腔室，并且可以进一步包括诸如离子植入腔室、蚀刻腔室、沉积腔室等的腔室。群集工具1080的多个腔室安装至真空转移腔室1088，所述真空转移腔室1088容纳适于在腔室之间取送基板的机械臂1089。真空转移腔室1088典型地维持在真空条件下，并且提供中介级，所述中介级用于将基板从一个腔室取送至另一腔室和/或取送至定位在群集工具1080的前端处的负载锁定腔室1084。前段环境1083示出为定位成与负载锁定腔室1084选择性连通。设置在前段环境1083中的舱体(pod)加载器1085能够线性移动以及旋转式移动(箭头1082)，以便在负载锁定腔室1084与多个舱体1087之间取送基板盒。

群集工具1080也包括控制器1081，所述编程器1081经编程以执行在群集工具1080中执行的各种处理方法。例如，控制器1081可配置成控制来自气源的各种前体气体和工艺气体的流动，并且控制与材料沉积或蚀刻工艺相关联的处理参数。控制器1081包括可编程中央处理单元(CPU)1079(所述CPU 1079与存储器1077和大容量存储设备一起操作)、输入控制单元和显示单元(未示出)，诸如，电源、时钟、高速缓存、输入/输出(I/O)电路，它们耦接至群集工具1080的各种组件以便于对基板处理的控制。控制器1081也可包括硬件以通过传感器在群集工具1080中监测基板处理。测量系统参数(诸如，基板温度、腔室大气压力等)的其他传感器也可将信息提供给控制器1081。

为了便于对上述群集工具1080的控制，CPU 1079可以是各种形式的通用计算机处理器中的一个(诸如，可编程逻辑控制器(PLC))，所述通用计算机处理器可在工业设置中用于控制各种腔室和子处理器。存储器1077耦接至CPU 1079，并且存储器1077是非暂态的，并且可以是可容易获得的存储器中的一种或多种，诸如，随机存取存储器(RAM)、只读存储器(ROM)、软盘驱动器、硬盘，或者本地或远程的任何形式的数字存储设备。支持电路1075耦接至CPU 1079，以便以常规方式支持处理器。沉积、蚀刻和其他工艺一般在存储器1077被典型地存储为软件例程。可由第二CPU(未示出)存储和/或执行软件例程，所述第二CPU位于由CPU 1079控制的硬件的远程。

存储器1077为包含指令的计算机可读存储介质形式，当由CPU 1079执行所述指令时，所述指令便于群集工具1080的操作。存储器1077中的指令为程序产品的形式，诸如，实现本公开的方法的程序。程序代码可符合多种不同的编程语言中的任一种。在一个示例中，本公开可实现为存储在计算机可读存储介质上以供与计算机系统一起使用的程序产品。程序产品的(多个)程序定义实施例(包括本文中所述的方法)的功能。说明性计算机可读存储介质包括但不限于：(i)信息永久地存储在其上的非可写存储介质(例如，计算机内的只读存储器设备(诸如，可由CD-ROM驱动器读取的CD-ROM盘)、闪存、ROM芯片或任何类型的固态非仪式性半导体存储器)；以及(ii)其上存储了可更改信息的可写存储介质(例如，盘驱动器内的软盘、或硬盘、或任何类型的固态随机存取半导体存储器)。当携带指示本文中所述的方法的功能的计算机可读指令时，此类计算机可读存储介质是本公开的实施例。

为了实践本公开的实施例，群集工具1080的处理器腔室中的至少一个(例如，1090A)可配置成执行蚀刻工艺，第二处理腔室(例如，1090B)可配置成执行清洁工艺，并且第三处理腔室(例如，1090C)可配置成执行外延沉积工艺。具有所陈述配置的群集工具在蚀刻了源极/漏极凹陷之后有利地防止不期望的氧化，并且在外延沉积之前减少或消除对经氧化表面的后续清洁。在一些实施例中，群集工具1080的处理腔室中的至少一个(例如，1090A)可配置成执行选择性蚀刻工艺，并且第二处理腔室(例如，1090B)可配置成执行沉积工艺(例如，沉积电介质材料)。具有所陈述配置的群集工具在hGAA或FinFET沟道的暴露后有利地防止沟道结构的氧化。

图11示意性地示出根据本文中所述的实施例的、可形成和/或实现在器件中的器件结构1100的截面图。器件结构1100一般可视为上文所定义的超晶格结构的附加实施例。在一个实施例中，可在基板202上形成器件结构1100。在一个实施例中，器件结构1100可包括：设置在基板202上的材料层210、设置在材料层210上的BOX层308以及设置在BOX层308上的单个的第一层204。在另一实施例中，器件结构1100可包括直接设置在基板202上的BOX层308以及设置在BOX层308上的单个的第一层204。在此实施例中，在基板202与BOX层308之间不存在材料层210。

适用于单个的第一层204的材料包括含硅材料，诸如，纯硅或经掺杂的硅材料。适用于形成单个的第一层204的其他材料包括硅锗材料。例如，硅锗材料可包括约20％与约40％之间的硅锗以及约60％与80％之间的硅。构想了可在FinFET集成方案中有利地利用器件结构1100。可根据图1以及图3-7中描述的操作来处理器件结构1100。也可根据图8-9的公开内容来实现器件结构1100，而不处理涉及取代多个第二层206的处理操作。

图12示出合并了图11的器件结构1100的器件的示意性截面图。如图所示，可根据如上所述的图8-9的公开内容来处理器件结构1100以形成包括源极/漏极902以及金属栅极结构904的器件。构想了可对于形成FinFET型器件来有利地实现参照图12描述的实施例，同时可对于形成hGAA型器件来有利地实现参照图9所述的实施例。然而，可单独地或组合地利用来自FinFET和hGAA方案两者的实施例，以便形成在形成BOX层308时呈现出改善的工艺灵活性并且提供更高效的BOX层形成和改善的器件性能的器件结构。

虽然上述内容涉及本公开的实施例，但是可设计本公开的其他和进一步的实施例而不背离本公开的基本范围，并且本公开的范围由所附权利要求书来确定。