一种电子设备及功耗控制方法

技术领域

本申请属于计算机技术领域，具体涉及一种电子设备及功耗控制方法。

背景技术

随着大数据、物联网等技术的应用，搭载GPU(Graphics Processing Unit，图形处理器)的服务器应运而生，随着GPU的计算能力不断提升，其功耗也随之升高，再加上服务器内CPU(Central Processing Unit，中央处理器)、内存、硬盘等硬件的存在，服务器的整机功耗将会超过为服务器供电的PSU(Power Supply Unit，供电模块)所能支持的上限。

现有技术中，服务器通常采用Power capping(功率封顶)方法限制服务器的整机功耗(包括PSU输入功耗、输出功耗，CPU功耗，GPU功耗，风扇功耗等功耗)，以使服务器的整机功耗小于PSU所能支持的上限。具体地，Power capping方法为：提前为服务器设置一个总功耗阈值，在服务器运行的过程中，监控服务器的整机功耗是否超过所设的总功耗阈值，若是，则启动降功耗策略，如通过BMC(Baseboard Management Controller，基板管理控制器)向服务器内GPU和/或CPU下发降频指令，以使GPU和/或CPU在接收到降频指令后对自身运行频率进行限制。

目前在进行功率调整时，通过BMC软件进行功率调整，从检测到功耗过高，到将功耗限制到某个值以下，所需要的时间可能需要大约30秒，会导致处理时间过长，进而服务器可能会因为电源过载时间过长而宕机。

发明内容

鉴于此，本申请的目的在于提供一种电子设备及功耗控制方法，以改善目前为限制电子设备的整机功耗所采用的Power capping(功率封顶)方法所存在的处理时间过长的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种电子设备，包括：检测传感器、PSU、监测电路以及CPLD；检测传感器，用于检测为电子设备供电的PSU的输出电流；监测电路，与所述检测传感器连接，所述监测电路用于根据所述输出电流及预设规则生成控制信号；CPLD，与所述监测电路连接，所述CPLD用于根据所述控制信号对所述电子设备上安装的功能元件进行降频处理。本申请实施例中，通过检测PSU的输出电流并结合预设规则生成控制信号，并利用CPLD来对电子设备上安装的功能元件进行降频处理，由于不再是通过BMC软件进行功率调整，而是通过CPLD硬件直接进行功率调整，从而可以缩短功耗调整所需的处理时间。

结合第一方面实施例的一种可能的实施方式，所述监测电路包括：运放电路和比较电路；所述比较电路的第一输入端与所述检测传感器的输出端连接，所述比较电路的第二输入端与所述运放电路的输出端连接，所述比较电路的输出端与所述CPLD连接；所述运放电路的第一输入端与所述运放电路的输出端连接，所述运放电路的第二输入端与所述CPLD连接；相应地，所述CPLD，还用于周期性地产生N位二进制代码的数字信号，并输出给所述监测电路，在一个周期内所述数字信号中的有效位逐次递减，或者递增，N为大于等于8的正整数；所述监测电路，还用于将所述N位二进制代码的数字信号转换成锯齿波形，并根据所述锯齿波形和输出电压生成PWM信号，所述输出电压为所述输出电流与所述检测传感器的内阻的乘积；所述CPLD，还用于根据所述PWM信号的上升沿或下降沿锁存该上升沿或下降沿对应的N位二进制代码的数字信号的值，若该上升沿或下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对所述电子设备上安装的功能元件进行降频处理。本申请实施例中，通过CPLD周期性地产生的N位二进制代码的数字信号，并通过运放电路来转换成锯齿波形，再利用比较电路来对锯齿波形对应的电压和检测传感器采集的输出电压进行比较，从而输出PWM信号，然后再通过锁存PWM信号的上升沿或下降沿对应的N位二进制代码的数字信号的值，若该上升沿或下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对电子设备上安装的功能元件进行降频处理，通过采用成本低的运放电路和比较电路，再结合电子设备本身存在的CPLD便可实现功率封顶功能，从而在保证处理速度的情况下，可以尽可能的降低成本。

结合第一方面实施例的一种可能的实施方式，所述预设阈值包括：第一阈值和第二阈值，所述第一阈值大于所述第二阈值；所述CPLD具体用于：判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于所述第一阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于所述第一阈值，则对所述电子设备上安装的功能元件进行第一降频处理；若该上升沿或下降沿对应的N位二进制代码的数字信号的值小于所述第一阈值，则判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于所述第二阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于所述第二阈值，则对所述电子设备上安装的功能元件进行第二降频处理；其中，所述第一降频处理对应的降频功耗大于所述第二降频处理对应的降频功耗。本申请实施例中，通过设置多个阈值，且不同的阈值对应的降频功耗不同，在满足不同阈值的情况下，有针对性地进行对电子设备上安装的功能元件进行降频处理，从而能对系统功耗进行精准实时动态调节将其保持在一个比较适合的范围内。

结合第一方面实施例的一种可能的实施方式，所述比较电路包括：比较器；所述比较器的反相输入端与所述检测传感器的输出端连接，所述比较器的正相输入端与所述运放电路的输出端连接，所述比较器的输出端与所述CPLD连接；相应地，所述CPLD，具体用于根据所述PWM信号的下降沿锁存该下降沿对应的N位二进制代码的数字信号的值，若该下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对所述电子设备上安装的功能元件进行降频处理。

结合第一方面实施例的一种可能的实施方式，所述比较电路包括：比较器；所述比较器的正相输入端与所述检测传感器的输出端连接，所述比较器的反相输入端与所述运放电路的输出端连接，所述比较器的输出端与所述CPLD连接；相应地，所述CPLD，具体用于根据所述PWM信号的上升沿锁存该上升沿对应的N位二进制代码的数字信号的值，若该上升沿对应的N位二进制代码的数字信号的值大于预设阈值，则对所述电子设备上安装的功能元件进行降频处理。

结合第一方面实施例的一种可能的实施方式，所述运放电路的第二输入端通过N个分压电阻与所述CPLD的用于产生所述数字信号的N个引脚连接，所述N个分压电阻中的一个分压电阻对应所述N个引脚中的一个引脚；若在一个周期内所述数字信号中的有效位逐次递减，则所述数字信号的高位到低位对应的N个分压电阻的阻值依次呈倍数递增；若在一个周期内所述数字信号中的有效位逐次递增，则所述数字信号的高位到低位对应的N个分压电阻中依次呈倍数递减。本申请实施例中，采用数字信号的高位到低位对应的N个分压电阻中依次呈倍数递减或递增的方式来设置N个分压电阻的阻值，使得经运放电路转换成的锯齿波形的线性度更好，从而可以提高控制的准确性。

结合第一方面实施例的一种可能的实施方式，所述监测电路包括MCU，所述MCU用于根据所述输出电流及预设电压得到整机功率，若所述整机功率大于预设功率阈值，则生成所述控制信号。本申请实施例中，通过采用MCU来根据检测传感器采集的输出电流及预设电压得到整机功率，在计算整机功耗时，不再是通过BMC分别获取各部分的功耗，然后再相加，而是通过直接检测正比于系统负载电流的输出电流来快速获得整机功耗，摒弃了传统的分别获取各部分的功耗然后再相加的方式，从而可以进一步提高处理速度，能实现对系统功耗的实时调整。

结合第一方面实施例的一种可能的实施方式，所述监测电路包括MCU，所述MCU用于根据所述输出电流及实时采集的所述PSU的输出电压得到整机功率，若所述整机功率大于预设功率阈值，则生成所述控制信号。本申请实施例中，在计算整机功耗时，通过实时采集的PSU的输出电压来计算整机功率，使得计算得到的整机功率更准确。

第二方面，本申请实施例还提供了一种功耗控制方法，应用于电子设备中的CPLD，所述电子设备还包括监测电路、PSU和用于检测所述PSU的输出电压的检测传感器，所述CPLD分别与所述监测电路和所述检测传感器连接；所述方法包括：周期性地生成N位二进制代码的数字信号，并输出给所述监测电路，在一个周期内所述数字信号中的有效位逐次递减，或者递增，N为大于等于8的正整数；接收所述监测电路生成的PWM信号，其中，所述监测电路用于将所述N位二进制代码的数字信号转换成锯齿波形，并根据所述锯齿波形和所述检测传感器采集的输出电压生成所述PWM信号；根据所述PWM信号的上升沿或下降沿锁存该上升沿或下降沿对应的N位二进制代码的数字信号的值，判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于预设阈值；若该上升沿或下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对所述电子设备上安装的功能元件进行降频处理。

结合第二方面实施例的一种可能的实施方式，所述预设阈值包括：第一阈值和第二阈值，所述第一阈值大于所述第二阈值；判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于预设阈值，包括：判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于所述第一阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于所述第一阈值，则对所述电子设备上安装的功能元件进行第一降频处理；若该上升沿或下降沿对应的N位二进制代码的数字信号的值小于所述第一阈值，则判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于所述第二阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于所述第二阈值，则对所述电子设备上安装的功能元件进行第二降频处理；其中，所述第一降频处理对应的降频功耗大于所述第二降频处理对应的降频功耗。

本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。

图1示出了本申请实施例提供的一种电子设备的结构示意图。

图2示出了本申请实施例提供的又一种电子设备的结构示意图。

图3示出了本申请实施例提供的又一种电子设备的结构示意图。

图4示出了本申请实施例提供的表征ADC_REF、IN_A、ADC_IN三者的波形关系的示意图。

图5示出了图3所示的电子设备的电路示意图。

图6示出了本申请实施例提供的一种功耗控制方法的流程示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

鉴于目前限制电子设备的整机功耗所采用的Power capping(功率封顶)方法所存在的处理时间过长的问题。本申请实施例提供了一种功耗控制方法，能对系统功耗进行精准实时动态调节，从检测到功耗过高，到将功耗限制到某个值以下，所需要的时间将会缩短。

为了便于理解，下面将结合图1，对本申请实施例提供的电子设备进行说明。该电子设备包括：检测传感器、监测电路、PSU(Power Supply Unit，供电模块)以及CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)。

PSU用于为电子设备中的元器件，如为CPU(Central Processing Unit，中央处理器)、GPU(Graphics Processing Unit，图形处理器)、硬盘、风扇等供电。

检测传感器用于检测为电子设备供电的PSU的输出电流Imon，该输出电流Imon是一个与系统负载电流成比例的模拟量，能准确发现系统负载电流变化情况。该检测传感器可以是具备电流检测功能的传感器，如可以是MP5023芯片。MP5023芯片是Hot Plug(热插拔)芯片，内部集成电流检测功能，可以输出一个正比于系统负载电流的输出电流到监测电路进行处理。

该监测电路与检测传感器和CPLD连接，该监测电路用于根据检测传感器采集的输出电流及事先设置的预设规则生成控制信号，并将该控制信号发送给CPLD。

CPLD用于根据控制信号对电子设备上安装的，如CPU、GPU、硬盘、风扇等进行降频处理，以降低电子设备的整机功耗，以使电子设备的整机功耗小于PSU所能支持的上限。由于是通过CPLD硬件的方式进行功率调整，不再是通过BMC(Baseboard ManagementController，基板管理控制器)软件进行功率调整，使得从检测到功耗过高，到将功耗限制到某个值以下，所需要的时间将会缩短，能对系统功耗进行精准实时动态调节。CPLD作为整机系统中硬件上电时序控制器，会与电子设备上安装的，如CPU、GPU、硬盘、风扇等硬件功能模块连接，在进行功率调节时，不再是通过BMC软件进行功率调整，而是通过CPLD硬件直接进行功率调整，从而可以缩短功耗调整所需的处理时间。

一种实施方式下，该监测电路包括MCU(Micro Control Unit，微控制单元)，如图2所示。该MCU用于根据检测传感器采集的输出电流及预设电压(该电压为PSU输出的标准电压为定值，如为12V)得到整机功率(为输出电流与预设电压的乘积)，若整机功率大于预设功率阈值，则生成控制信号。该预设功率阈值为是否启动降频的门槛值，若整机功率大于预设功率阈值，则生成控制信号，以对电子设备上安装的功能元件进行降频处理，从而将功耗迅速降低到预设功率阈值以下。该预设功率阈值为事先设定的功耗封顶值，不同的电子设备对应的阈值不同，可以根据实际需要进行设定。

其中，除了通过预设一定值电压外，还可以通过实时采集PSU的输出电压(如用Umon表示)，通过该输出电压和检测传感器采集的输出电流Imon得到整机功率。该方式由于是实时采集PSU的输出电压，使得最终得到的整机功率更准确。

本申请实施例中，通过采用MCU来根据检测传感器采集的输出电流及预设电压(或者实时采集的PSU的输出电压)得到整机功率，在计算整机功耗时，不再是通过BMC分别获取各部分的功耗，然后再相加，而是通过直接检测正比于系统负载电流的输出电流来快速获得整机功耗，摒弃了传统的分别获取各部分的功耗然后再相加的方式，从而可以进一步提高处理速度，能实现对系统功耗的实时调整。一种实施方式下，可以通过进一步优化方案，省去MCU来降低成本。在该种实施方式下，如图3所示，监测电路包括：运放电路和比较电路。比较电路的第一输入端与检测传感器的输出端连接，比较电路的第二输入端与运放电路的输出端连接，比较电路的输出端与CPLD连接。运放电路的第一输入端与运放电路的输出端连接，运放电路的第二输入端与CPLD连接。

在该种实施方式下，CPLD还用于周期性地产生N位二进制代码的数字信号，并输出给监测电路。其中，在一个周期内数字信号中的有效位逐次递减，从最先输出N个1到最终输出N个0，或者，有效位逐次递增，从最先输出N个0到最终输出N个1，N为大于等于8的正整数，如可以是8、9、10、11、12等数值。为了便于理解，以CPLD产生8位的数字信号为例，CPLD输出PAL_ADC<7..0>作为一个8bit的数字信号输出，若在一个周期内数字信号中的有效位逐次递减，则刚开始输出11111111，下一次输出11111110，再下一次输出11111100，数字信号中的有效位逐次递减，直至输出00000000。

在该种实施方式下，监测电路，还用于将N位二进制代码的数字信号转换成锯齿波形，并根据锯齿波形和输出电压生成PWM信号，该输出电压为检测传感器采集的输出电流与检测传感器的内阻的乘积。进一步地，该N位二进制代码的数字信号经过运放电路后，转换成锯齿波形输出给比较电路。以在一个周期内数字信号中的有效位逐次递减，从最先输出8个1到最终输出8个0，则经过运放电路后输出的模拟电压从3.3V线性递减到0V，周期性地循环这一过程，运放电路就会生成一组锯齿波形，可以表示为ADC_REF。比较电路根据该锯齿波形和输出电压生成PWM信号，即将该锯齿波形和输出电压进行比较，若锯齿波形对应的电压大于等于输出电压，则输出为1(或0)，反之若锯齿波形对应的电压小于输出电压，则输出为0(或1)，从而输出PWM信号。可以理解的是，若以在一个周期内数字信号中的有效位逐次递增，从最先输出8个0到最终输出8个1，则经过运放电路后输出的模拟电压从0V线性递增到3.3V，周期性地循环这一过程，运放电路就会生成一组锯齿波形。

在该种实施方式下，CPLD还用于根据PWM信号的上升沿或下降沿锁存该上升沿或下降沿对应的N位二进制代码的数字信号的值，若该上升沿或下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对电子设备上安装的功能元件进行降频处理。锁存的上升沿或下降沿对应的N位二进制代码的数字信号的值对应输入比较电路的输出电压的数字量。鉴于该输出电压和系统功耗的关系(由于该输出电压为检测传感器采集的PSU的输出电流与检测传感器的内阻的乘积，正比于系统负载电流的输出电流)，可以通过设定一个功耗封顶值对应的阈值电压如为Vpmax(0

为了实现更精细化控制，一种实施方式下，该预设阈值包括：第一阈值(如Vpmax1对应的数字量的值)和第二阈值(如Vpmax2对应的数字量的值)，且第一阈值大于第二阈值。此时，CPLD具体用于：判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于第一阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于第一阈值，则对电子设备上安装的功能元件进行第一降频处理；若该上升沿或下降沿对应的N位二进制代码的数字信号的值小于第一阈值，则判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于第二阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于第二阈值，则对电子设备上安装的功能元件进行第二降频处理。

其中，第一降频处理对应的降频功耗大于第二降频处理对应的降频功耗。如该上升沿或下降沿对应的N位脉冲信号的值不小于第一阈值，则对电子设备上安装的所有功能元件进行降频处理，若该上升沿或下降沿对应的N位二进制代码的数字信号的值小于第一阈值，但不小于第二阈值，则对电子设备上安装的部分功能元件进行降频处理，如对其中的1至2个部件进行降频处理。

基于同样的发明构思，还可以设置2个以上的预设阈值，如阈值1，阈值2，阈值3，阈值1小于阈值2，阈值2小于阈值3。当该上升沿或下降沿对应的N位脉冲信号的值不小于阈值3时，可以同时对电子设备中安装的所有部件进行降频处理，快速的将系统功耗降低；若该上升沿或下降沿对应的N位二进制代码的数字信号的值小于阈值3，但不小于阈值2，对电子设备上安装的部分功能元件进行降频处理，如对其中的2至3个部件进行降频处理；若该上升沿或下降沿对应的N位二进制代码的数字信号的值小于阈值2，但不小于阈值1，可以对电子设备上安装的1个功能元件进行降频处理，通过设置3个甚至更多的阈值，可以更加准确稳定的降系统功耗，将其保持在一个比较适合的范围内。

一种可选实施方式下，上述的比较电路包括：比较器U1。若比较器的反相输入端与检测传感器的输出端连接，比较器的正相输入端与运放电路的输出端连接，比较器的输出端与CPLD连接。相应地，CPLD，具体用于根据PWM信号的下降沿锁存该下降沿对应的N位二进制代码的数字信号的值，若该下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对电子设备上安装的功能元件进行降频处理。若比较器的正相输入端与检测传感器的输出端连接，比较器的反相输入端与运放电路的输出端连接，比较器的输出端与CPLD连接。相应地，CPLD，具体用于根据PWM信号的上升沿锁存该上升沿对应的N位二进制代码的数字信号的值，若该上升沿对应的N位二进制代码的数字信号的值大于预设阈值，则对电子设备上安装的功能元件进行降频处理。

该比较电路除了采用比较器来实现比较功能外，还可以基于处理器、控制器等采用软件的方式实现比较功能，因此不能将上述示例的包含比较器的比较电路理解成是对本申请的限制。其中，处理器或控制器可以是一种集成电路芯片，具有信号的处理能力。上述的处理器或控制器可以是通用处理器，包括中央处理器(Central Processing Unit，CPU)、网络处理器(Network Processor，NP)等；还可以是数字信号处理器(Digital SignalProcessor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

其中，比较器在将该锯齿波形和输出电压进行比较时，若比较器的正相输入端与所述检测传感器的输出端连接，所述比较器的反相输入端与所述运放电路的输出端连接，则若锯齿波形对应的电压大于等于输出电压，则输出为0，反之若锯齿波形对应的电压小于输出电压，则输出为1。若用ADC_REF来表示锯齿波形，用IN_A来表示输入比较器正相输入端的电压，用ADC_IN来表示比较器输出端的输出电压，则ADC_REF、IN_A、ADC_IN三者的波形关系图如图4所示。

其中，运放电路的第二输入端通过N个分压电阻与CPLD的用于产生数字信号的N个引脚连接，N个分压电阻中的一个分压电阻对应N个引脚中的一个引脚，如图5所示。若在一个周期内数字信号中的有效位逐次递减，则数字信号的高位到低位对应的N个分压电阻的阻值依次呈倍数递增；若在一个周期内数字信号中的有效位逐次递增，则数字信号的高位到低位对应的N个分压电阻中依次呈倍数递减。其中，运放电路的第二输入端可以是正相输入端，运放电路的第一输入端可以是反相输入端。运放电路包括运放芯片LM321。

为了便于理解，以CPLD输出的PAL_ADC<7..0>8bit数字信号为例，若在一个周期内，8bit数字信号中的有效位逐次递减，假设数字信号的高位到低位对应的N个分压电阻的阻值依次呈2倍数递增，若PAL_ADC<7>对应的分压电阻为R0，PAL_ADC<6>对应的分压电阻的阻值为2.R0；PAL_ADC<5>对应的分压电阻的阻值为2

需要说明的是，不能将上述示例的数字信号的高位到低位对应的N个分压电阻的阻值依次呈2倍数递增的例子理解成是对本申请的限制，除了呈2倍递增外，还可以呈其他倍数递增，如1.5倍，3倍等。此外，R0的取值可以是1K27、2K49、4K99、10K、20K、40K2、80K6、162K等，因此不能将上述示例的1K27理解成是对本申请的限制。

基于同样的发明构思，本申请实施例还提供了一种功耗控制方法，应用于电子设备中的CPLD。电子设备还包括监测电路、PSU和用于检测所述PSU的输出电压的检测传感器，所述CPLD分别与所述监测电路和所述检测传感器连接。下面将结合图6，对本申请实施例提供的功耗控制方法进行说明。

步骤S101：周期性地生成N位二进制代码的数字信号，并输出给所述监测电路，在一个周期内所述数字信号中的有效位逐次递减，从最先输出N个1到最终输出N个0，或者，有效位逐次递增，从最先输出N个0到最终输出N个1。

CPLD周期性地生成N位二进制代码的数字信号，并输出给监测电路，以使监测电路将该N位二进制代码的数字信号转换成锯齿波形，并根据锯齿波形和检测传感器采集的输出电压生成PWM信号。其中，N为大于等于8的正整数。

其中，监测电路包括运放电路和比较电路。为了避免累赘，此处不再对监测电路的具体工作原理进行说明，详细部分请参阅前述相应部分内容。

步骤S102：接收所述监测电路生成的PWM信号。

步骤S103：根据所述PWM信号的上升沿或下降沿锁存该上升沿或下降沿对应的N位二进制代码的数字信号的值，判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于预设阈值。

CPLD锁存PWM信号的上升沿或下降沿对应的N位二进制代码的数字信号的值，判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于预设阈值。若该上升沿或下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则执行步骤S104，反之则继续等待下一个上升沿或下降沿的到来，然后继续还行步骤S103。

一种实施方式下，为了实现更精细化控制，该预设阈值包括：第一阈值(如Vpmax1)和第二阈值(如Vpmax2)，且第一阈值大于第二阈值。此时，步骤S103的实现过程可以是：判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于第一阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于第一阈值，则对电子设备上安装的功能元件进行第一降频处理；若该上升沿或下降沿对应的N位二进制代码的数字信号的值小于第一阈值，则判断该上升沿或下降沿对应的N位二进制代码的数字信号的值是否大于第二阈值；若该上升沿或下降沿对应的N位脉冲信号的值不小于第二阈值，则对电子设备上安装的功能元件进行第二降频处理。

其中，第一降频处理对应的降频功耗大于第二降频处理对应的降频功耗。

其中，该实施例未详细部分请参阅前述相应部分内容。

步骤S104：若该上升沿或下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对所述电子设备上安装的功能元件进行降频处理。

若该上升沿或下降沿对应的N位二进制代码的数字信号的值大于预设阈值，则对电子设备上安装的功能元件进行降频处理。

本申请实施例所提供的功耗控制方法，其实现原理及产生的技术效果和前述装置实施例相同，为简要描述，方法实施例部分未提及之处，可参考前述装置实施例中相应内容。

其中，上述的电子设备200，包括但不限于服务器、计算机等。

本申请实施例还提供了一种非易失性计算机可读取存储介质(以下简称存储介质)，该存储介质上存储有计算机程序，该计算机程序被计算机如上述的电子设备200运行时，执行上述所示的功耗控制方法。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read－Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。