像素电路、感测装置以及相关方法

技术领域

本发明实施例涉及像素电路、感测装置以及相关方法。

背景技术

飞行时间(ToF)系统包含光源及ToF传感器。光源朝向目标发射光脉冲，所述目标朝向ToF传感器反射回光脉冲。ToF传感器在飞行时间之后接收光脉冲。3D ToF相机通过确定辐射从来源到目标且返回到相机所需的时间来获取深度图像。此可通过不连续照射场景且将时间窗的卷积应用于反向散射入射光学信号来完成。连续波ToF相机使用周期性调制光源照射场景，且测量反向散射信号相对于发射信号的相移。相移与飞行时间成比例，因此其含有距离信息。

发明内容

本发明的实施例涉及一种像素电路，其包括：光电二极管，其能够根据入射光信号产生电流；控制电路，其耦合到所述光电二极管以将所述光电二极管的阴极选择性耦合到第一参考电压(RSTP)以根据第一控制信号产生所述电流；及输出电路，其耦合到所述控制电路以将第二参考电压(RSTV)选择性耦合到所述控制电路与所述输出电路之间的连接端子且根据复位信号及选择信号产生输出信号。

本发明的实施例涉及一种感测装置，其包括：第一像素电路；第二像素电路，其安置在所述第一像素电路的第一侧上；第三像素电路，其安置在所述第一像素电路的第二侧上，其中所述第一像素电路的所述第二侧与所述第一像素电路的所述第一侧对置；第四像素电路，其安置在所述第一像素电路的第三侧上；第五像素电路，其安置在所述第一像素电路的第四侧上，其中所述第一像素电路的所述第四侧与所述第一像素电路的所述第三侧对置；其中所述第一像素电路经布置以在激光信号的第一相位期间接收所述激光信号的反射激光信号；所述第二像素电路、所述第三像素电路、所述第四像素电路及所述第五像素电路经布置以在所述激光信号的第二相位期间接收所述反射激光信号；且所述第二相位不同于所述第一相位。

本发明的实施例涉及一种计算像素阵列的深度的方法，其中所述像素阵列包括多个像素电路，且所述方法包括：布置第一像素电路以在激光信号的第一相位期间接收所述激光信号的反射激光信号；布置第二像素电路及第三像素电路以在所述激光信号的第二相位期间接收所述反射激光信号；布置第四像素电路及第五像素电路以在所述激光信号的第三相位期间接收所述反射激光信号；及布置第六像素电路、第七像素电路、第八像素电路及第九像素电路以在所述激光信号的第四相位期间接收所述反射激光信号；其中所述第一相位、所述第二相位、所述第三相位及所述第四相位是不同相位。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本揭露的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。

图1是说明根据一些实施例的间接飞行时间传感器的像素电路的示意图。

图2A是说明根据一些实施例的像素电路的第一操作模式的图式。

图2B是说明根据一些实施例的像素电路的第二操作模式的图式。

图2C是说明根据一些实施例的像素电路的第三操作模式的图式。

图3是说明根据一些实施例的像素阵列的图式。

图4是说明根据一些实施例的像素阵列的信号波形的时序图。

图5A是说明根据一些实施例的经布置以计算由同相像素检测的深度的像素阵列的一部分的图式。

图5B是说明根据一些实施例的经布置以计算由异相像素检测的深度的像素阵列的一部分的图式。

图6是说明根据一些实施例的像素阵列的图式。

图7是说明根据一些实施例的像素阵列的信号波形的时序图。

图8A是说明根据一些实施例的经布置以计算由第一相位像素检测的深度的像素阵列的一部分的图式。

图8B是说明根据一些实施例的经布置以计算由第二相位像素检测的深度的像素阵列的一部分的图式。

图8C是说明根据一些实施例的经布置以计算由第三相位像素检测的深度的像素阵列的一部分的图式。

图8D是说明根据一些实施例的经布置以计算由第四相位像素检测的深度的像素阵列的一部分的图式。

图9A是说明根据一些实施例的全局快门操作期间的像素阵列中的像素电路的图式。

图9B是说明根据一些实施例的像素阵列的全局快门信号、全局控制信号、全局复位信号及全局选择信号的时序图。

图10是说明根据一些实施例的图像感测装置的图式。

图11是说明根据一些实施例的图像感测装置的三维结构的图式。

图12是说明根据一些实施例的图像感测装置的三维结构的图式。

图13是根据一些实施例的操作像素阵列中的像素电路的方法的流程图。

图14是根据一些实施例的计算由像素阵列中的像素电路检测的深度的方法的流程图。

图15是根据一些实施例的计算由像素阵列中的像素电路检测的深度的方法的流程图。

具体实施方式

以下揭露提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且意不在限制。例如，在以下描述中，使第一构件形成于第二构件上方或第二构件上可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。

下文将详细讨论本揭露的实施例。然而，应了解，本揭露提供可体现于各种特定背景中的许多适用发明概念。所讨论的特定实施例仅供说明且不限制本揭露的范围。

此外，为便于描述，例如“下面”、“下方”、“上方”、“上”、“下”、“左”、“右”及其类似者的空间相对术语可在本文中用于描述一元件或构件与另一(些)元件或构件的关系，如图中所说明。空间相对术语除涵盖图中所描绘的定向之外，还希望涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转90度或依其它定向)且还可因此解译本文所使用的空间相对描述词。应了解，当称一元件“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到另一元件，或可存在介入元件。

尽管阐述本揭露的广泛范围的数值范围及参数是近似值，但尽可能精确地报告具体实例中所阐述的数值。然而，任何数值固有地含有由相应测试测量中所见的标准偏差必然所致的特定误差。另外，如本文所使用，术语“约”一般意味着在给定值或范围的10％、5％、1％或0.5％内。替代地，如所属领域的一般技术人员所考虑，术语“约”意味着在平均数的可接受标准误差内。除在操作/工作实例中之外或除非另有明确说明，否则本文所揭露的所有数值范围、量、值及百分比(例如材料数量、持续时间、温度、操作条件、量比率及其类似者的数值范围、量、值及百分比)应被理解为在所有例子中由术语“约”修饰。因此，除非有相反的指示，否则本揭露及随附权利要求书中所阐述的数值参数是可视需要变化的近似值。最后，每一数值参数应至少鉴于所报告的有效数字且通过应用一般舍入技术来解释。范围在本文中可表示为从一端点到另一端点或在两个端点之间。除非另有说明，否则本文所揭露的所有范围包含端点。

图1是说明根据一些实施例的间接飞行时间(iToF)传感器的像素电路100的示意图。像素电路100可为有源像素传感器(APS)。像素电路100包括光电二极管102、控制电路104及输出电路106。光电二极管102的阴极耦合到接地电压VGND。光电二极管102的阳极耦合到控制电路104。光电二极管102能够根据入射光信号产生电流。入射光信号可为发射激光信号(或发射光信号)的反射激光信号(或反射光信号)。控制电路104耦合到光电二极管102以将光电二极管102的阴极选择性耦合到参考电压RSTP以根据控制信号Block产生电流。更具体来说，控制电路104经布置以根据第一控制信号控制光电二极管102的操作模式及根据第二控制信号将光电二极管102选择性耦合到输出电路106。输出电路106耦合到控制电路104以集成或积累由光电二极管102产生的电子以根据选择信号RSEL及复位信号RST产生输出信号So。输出信号So可为对应于存储或积累电子或电荷的电流信号。

根据一些实施例，控制电路104包括第一场效晶体管(FET)M1及第二FET M2。FETM1及M2可为n型金属氧化物半导体场效晶体管(MOSFET)。FET可包括两个连接端子(例如漏极及源极)及控制端子(例如栅极)。FET M1的栅极耦合到第一控制信号Block。FET M1的漏极耦合到第一参考电压RSTP。FET M1的源极耦合到光电二极管102的阴极。FET M2的栅极耦合到第二控制信号TX。FET M2的源极耦合到光电二极管102的阴极。

输出电路106包括第一FET M3、第二FET M4及第三FET M5。FET M3、M4及M5可为n型金属氧化物半导体场效晶体管(MOSFET)。FET M3的栅极耦合到复位信号RST。FET M3的漏极耦合到第二参考电压RSTV。FET M3的源极耦合到FET M2的漏极。FET M4的栅极耦合到FETM3的源极。FET M4的漏极耦合到供应电压VDD。FET M5的栅极耦合到选择信号RSEL。FET M5的漏极耦合到FET M4的源极。FET M5的源极经布置以输出输出信号So。第一参考电压RSTP不同于第二参考电压RSTV。例如，第一参考电压RSTP可高于第二参考电压RSTV。根据一些实施例，第二参考电压RSTV根据复位信号RST选择性耦合到控制电路104与输出电路106之间的连接端子(即，FET M2的漏极及FET M4的栅极)。

图2A是说明根据一些实施例的像素电路100的第一操作模式的图式。图2B是说明根据一些实施例的像素电路100的第二操作模式的图式。图2C是说明根据一些实施例的像素电路100的第三操作模式的图式。根据一些实施例，第一操作模式可为像素阻挡模式，第二操作模式可为像素集成模式，且第三操作模式可为像素输出模式。

在像素电路100的像素阻挡模式期间，控制信号Block经布置以接通(例如闭合)FET M1以将光电二极管102的阴极连接到参考电压RSTP，且控制信号TX经布置以关断(例如开路)FET M2以使光电二极管102的阴极与输出电路106断接。例如，在像素电路100的像素阻挡模式期间，控制信号Block的电压电平是相对较高电压电平(例如供应电压VDD)，且控制信号TX的电压电平是相对较低电压电平(例如接地电压VGND)。当光电二极管102的阴极连接到参考电压RSTP(例如供应电压VDD)时，光电二极管102可经反向偏压，且光电二极管102可在光导模式下操作。因此，在像素阻挡模式期间，由光电二极管102产生的电流由输出电路106阻挡。

在像素电路100的像素集成模式期间，控制信号Block经布置以关断FET M1以使光电二极管102的阴极与参考电压RSTP断接，且控制信号TX经布置以接通FET M2以将光电二极管102的阴极连接到输出电路106(即，FET M4的栅极)。例如，在像素电路100的像素集成模式期间，控制信号Block的电压电平是相对较低电压电平(例如接地电压VGND)，且控制信号TX的电压电平是相对较高电压电平(例如供应电压VDD)。当光电二极管102的阴极连接到FET M4的栅极时，光电二极管102可经零偏压，且光电二极管102可在光伏模式下操作。因此，在像素集成模式期间，由光电二极管102产生的电流集成或存储于FET M4的栅极上。应注意，FET M3及M5在像素集成模式期间开路。

在像素电路100的像素输出模式期间，控制信号TX经布置以关断FET M2以使光电二极管102的阴极与FET M4的栅极断接。此外，在像素电路100的像素输出模式期间，像素电路100经配置以在第一时间间隔(例如图4中的T1)内执行第一相关双重取样(CDS)操作及在第二时间间隔(例如图4中的T2)内执行第二CDS操作以读出FET M4的栅极上的电荷或集成电子，其中第一时间间隔比第二时间间隔长。更具体来说，在第一CDS操作期间，复位信号RST经布置以关断(例如开路)FET M3以使参考电压RSTV与FET M4的栅极断接，且选择信号RSEL经布置以接通FET M5以将FET M4连接到输出端子No以读取第一电流。接着，在第二CDS操作期间，复位信号RST经布置以接通FET M3以将参考电压RSTV连接到FET M4的栅极，且选择信号RSEL经布置以接通FET M5以将FET M4连接到输出端子No以读取第二电流。根据一些实施例，可根据第一电流及第二电流获得FET M4的栅极上的电荷。例如，FET M4的栅极上的电荷可与第一电流与第二电流之间的差成比例。

图3是说明根据一些实施例的像素阵列300的图式。像素阵列300包括多个像素电路302_1_1到302_x_y。像素电路302_1_1到302_x_y经布置为具有多个像素列及多个像素行的二维(2D)阵列。根据一些实施例，像素阵列300中的每一像素的配置可类似于上述像素电路100。此外，像素阵列300经布置为2分接头图像传感器。在像素阵列300的操作期间，像素阵列300中的像素电路302_1_1到302_x_y的控制相位可分成两个相位，例如同相阶段(即，0度)及异相阶段(即，180度)。换句话来说，像素阵列300中的像素电路302_1_1到302_x_y可分成多个同相像素电路(I)及多个异相像素电路(O)。同相像素电路(I)经布置以在激光信号的第一相位期间接收激光信号的反射激光信号，且第一相位与激光信号同相。异相像素电路(Q)经布置以在激光信号的第二相位期间接收激光信号的反射激光信号，且第二相位与激光信号180度异相。

如图3中所展示，同相像素电路及异相像素电路在每一行及每一列中交错。例如，像素电路302_1_1及302_2_2是同相像素，且像素电路302_2_1及302_1_2是异相像素。

根据一些实施例，在同相阶段期间，控制电路(图3中未展示)经布置以接通同相像素电路的FET M2及关断其FET M1以取样或集成由同相像素电路的光电二极管102产生的电子。此外，在同相阶段期间，控制电路经布置以关断异相像素电路的FET M2及接通其FETM1。在异相阶段期间，控制电路经布置以接通异相像素电路的FET M2及关断其FET M1以取样或集成由异相像素电路的光电二极管102产生的电子。此外，在异相阶段期间，控制电路经布置以关断同相像素电路的FET M2及接通其FET M1。

图4是说明根据一些实施例的像素阵列300的信号波形的时序图。为了简洁，图4仅展示像素阵列300中的同相像素电路302_1_1及异相像素电路302_2_1的信号波形。其它同相像素电路及异相像素电路的操作分别类似于同相像素电路302_1_1及异相像素电路302_2_1的操作。此外，图4展示激光信号Sl、反射激光信号Sr、第一控制信号TX1、第二控制信号Block1、第三控制信号TX2、第四控制信号Block2、选择信号RSEL及复位信号RST的信号波形。第一控制信号TX1及第二控制信号Block1经布置以分别控制同相像素电路302_1_1中的FET M2及M1。第三控制信号TX2及第四控制信号Block2经布置以分别控制异相像素电路302_2_1中的FET M2及M1。选择信号RESL及复位信号RST经布置以分别控制同相像素电路302_1_1及异相像素电路302_2_1中的FET M5及M3。

根据一些实施例，在时间t1，激光发射装置(图3中未展示)经布置以发射激光信号Sl(即，激光信号Sl的电压电平从低电压电平转变到高电压电平)。激光信号Sl可为周期性时钟信号。同时，在时间t1，控制电路经布置以产生控制信号TX1来接通同相像素电路302_1_1的FET M2及产生控制信号Block1来关断同相像素电路302_1_1的FET M1。当分别接通及关断同相像素电路302_1_1的FET M2及FET M1时，同相像素电路302_1_1准备检测激光信号Sl的反射激光信号Sr。在时间t2，同相像素电路302_1_1的光电二极管102检测反射激光信号Sr且光电二极管102产生电流到同相像素电路302_1_1的FET M4的栅极。

在时间t3，当激光信号Sl的电压电平从高电压电平转变到低电压电平时，控制电路经布置以分别关断及接通同相像素电路302_1_1的FET M2及FET M1，且电子存储于同相像素电路302_1_1的FET M4的栅极上。同时，在时间t3，控制电路经布置以产生控制信号TX2来接通异相像素电路302_2_1的FET M2及产生控制信号Block2来关断异相像素电路302_2_1的FET M1。当分别接通及关断异相像素电路302_2_1的FET M2及FET M1时，异相像素电路302_2_1准备检测激光信号Sl的反射激光信号Sr。因此，在时间t3，异相像素电路302_2_1的光电二极管102继续检测反射激光信号Sr以产生电流到异相像素电路302_2_1的FET M4的栅极。在时间t4，反射激光信号Sr的电压电平从高电压电平转变到低电压电平，异相像素电路302_2_1的光电二极管102停止产生电流到异相像素电路302_2_1的FET M4的栅极。在时间t5，当激光信号Sl的电压电平从低电压电平转变到高电压电平时，控制电路经布置以分别关断及接通异相像素电路302_2_1的FET M2及FET M1，且电子存储于异相像素电路302_2_1的FET M4的栅极上。

根据一些实施例，控制电路可在激光信号Sl的预定数目个周期(即，全局iToF集成过程)中重复同相像素电路302_1_1及异相像素电路302_2_1的上述操作，使得电子可集成或存储于同相像素电路302_1_1的FET M4的栅极及异相像素电路302_2_1的FET M4的栅极上。

在全局iToF集成过程之后，控制电路经布置以对同相像素电路302_1_1及异相像素电路302_2_1执行滚动读出操作。滚动读出操作可包括上述第一CDS操作及第二CDS操作。在时间t6，控制电路经布置以在第一时间间隔T1内对同相像素电路302_1_1及异相像素电路302_2_1执行第一CDS操作。更具体来说，控制电路经布置以产生选择信号RSEL及复位信号RST以接通同相像素电路302_1_1及异相像素电路302_2_1的FET M5及关断其FET M3以分别根据同相像素电路302_1_1的FET M4的栅极及异相像素电路302_2_1的FET M4的栅极上的电子产生第一同相输出信号Si1及第一异相输出信号So1。根据一些实施例，第一同相输出信号Si1及第一异相输出信号So1可分别为流动通过同相像素电路302_1_1的FET M5及异相像素电路302_2_1的FET M5的电流信号。

在时间t7，控制电路经布置以在第二时间间隔T2内对同相像素电路302_1_1及异相像素电路302_2_1执行第二CDS操作。更具体来说，控制电路经布置以产生选择信号RSEL及复位信号RST以接通同相像素电路302_1_1及异相像素电路302_2_1的FET M5及FET M3以分别根据同相像素电路302_1_1的FET M4的栅极及异相像素电路302_2_1的FET M4的栅极上的电子产生第二同相输出信号Si2及第二异相输出信号So2。

在滚动读出操作之后，在时间t7，控制电路经布置以产生选择信号RSEL及复位信号RST以分别关断同相像素电路302_1_1及异相像素电路302_2_1的FET M5及FET M3。

根据一些实施例，同相像素电路302_1_1的FET M4的栅极上的电荷可由第一同相输出信号Si1及第二同相输出信号Si2获得，且异相像素电路302_2_1的FET M4的栅极上的电荷可由第一异相输出信号So1及第二异相输出信号So2获得。例如，同相像素电路302_1_1的FET M4的栅极上的电荷可通过从第二同相输出信号Si2减去第一同相输出信号Si1来获得，且异相像素电路302_2_1的FET M4的栅极上的电荷可通过从第二异相输出信号So2减去第一异相输出信号So1来获得。

根据一些实施例，当获得像素电路302_1_1到302_x_y的FET M4的栅极上的电荷时，可对电荷执行内插运算以计算由像素电路302_1_1到302_x_y检测的深度(或对应于飞行时间ToF的距离)。图5A是说明根据一些实施例的经布置以计算由同相像素(例如502_2_2)检测的深度的像素阵列300的一部分500A的图式。部分500A包括多个同相像素电路502_1_1、502_3_1、502_2_2、502_1_3及502_3_3及多个异相像素电路502_2_1、502_1_2、502_3_2及502_2_3。同相像素电路502_2_2由四个异相像素电路(即，502_2_1、502_1_2、502_3_2及502_2_3)包围。更具体来说，异相像素电路502_2_1及502_2_3分别安置在同相像素电路502_2_2的上侧及下侧(即，垂直方向)上。异相像素电路502_1_2及502_3_2分别安置在同相像素电路502_2_2的左侧及右侧(即，水平方向)上。

根据一些实施例，通过使用集成于同相像素502_2_2中的电子及集成于异相像素电路502_2_1、502_1_2、502_3_2及502_2_3中的电子之内插来计算由同相像素502_2_2检测的深度。由同相像素502_2_2检测的深度(即，Depth_odd)可由以下等式(1)获得：

参数S是光或激光信号的速度。参数Tp是激光信号Sl的脉冲宽度。参数I是由同相像素502_2_2检测的电荷。参数O1、O2、O3及O4分别为由异相像素电路502_2_1、502_1_2、502_3_2及502_2_3检测的电荷。因此，可通过内插由分别安置在同相像素502_2_2的四个方向上的异相像素电路502_2_1、502_1_2、502_3_2及502_2_3产生的四个信号来获得由同相像素502_2_2检测的深度(即，Depth_odd)。

图5B是说明根据一些实施例的经布置以计算由异相像素(例如504_2_2)检测的深度的像素阵列300的一部分500B的图式。部分500B包括多个异相像素电路504_1_1、504_3_1、504_2_2、504_1_3及504_3_3及多个同相像素电路504_2_1、504_1_2、504_3_2及504_2_3。异相像素电路504_2_2由四个同相像素电路(即，504_2_1、504_1_2、504_3_2及504_2_3)包围。更具体来说，同相像素电路504_2_1、504_1_2、504_3_2及504_2_3分别安置在异相像素电路504_4_2的上侧、左侧、右侧及下侧上。

根据一些实施例，通过使用集成于异相像素504_2_2中的电子及集成于同相像素电路504_2_1、504_1_2、504_3_2及504_2_3中的电子的内插来计算由异相像素504_2_2检测的深度。由异相像素504_2_2检测的深度(即，Depth_even)可由以下等式(2)获得：

参数S是光或激光信号的速度。参数Tp是激光信号Sl的脉冲宽度。参数O是由异相像素504_2_2检测的电荷。参数I1、I2、I3及I4分别为由同相像素电路504_2_1、504_1_2、504_3_2及504_2_3检测的电荷。因此，可通过内插由分别安置在异相像素504_2_2的四个方向上的同相像素电路504_2_1、504_1_2、504_3_2及504_2_3产生的四个信号来获得由异相像素504_2_2检测的深度(即，Depth_even)。

图6是说明根据一些实施例的像素阵列600的图式。像素阵列600包括多个像素电路602_1_1到602_x_y。像素电路602_1_1到602_x_y经布置为具有多个像素列及多个像素行的二维(2D)阵列。根据一些实施例，像素阵列600中的每一像素的配置可类似于上述像素电路100。此外，像素阵列600经布置为4分接头图像传感器。在像素阵列600的操作期间，像素阵列600中的像素电路602_1_1到602_x_y的控制可分成四个相位，例如第一相位阶段(即，0度)、第二相位阶段(即，90度)、第三相位阶段(即，180度)及第四相位阶段(即，270度)。换句话来说，像素阵列600中的像素电路602_1_1到602_x_y可分成多个第一相位像素电路(A)、多个第二相位像素(B)、多个第三相位像素(C)及多个第四相位像素电路(D)。如图6中所展示，第一相位像素电路及第三相位像素电路在奇数行中交错，第二相位像素电路及第四相位像素电路在偶数行中交错，第一相位像素电路及第二相位像素电路在奇数列中交错，且第三相位像素电路及第四相位像素电路在偶数列中交错。例如，像素电路602_1_1、602_2_1、602_1_2及602_2_2分别为第一相位像素、第二相位像素、第三相位像素及第四相位像素。根据一些实施例，可通过使用四个相位(即，0度、90度、180度及270度)检测目标的深度来减少背景光干扰的影响。换句话来说，像素阵列600支持背景消除需求。

在第一相位阶段中，控制电路(图6中未展示)经布置以接通第一相位像素电路的FET M2及关断其FET M1及M3以取样或集成由第一相位像素电路的光电二极管102产生的电子。在第一相位阶段期间，控制电路还经布置以关断第三相位像素电路的FET M2及接通其FET M1。

在第二相位阶段中，控制电路经布置以接通第二相位像素电路的FET M2及关断其FET M1及M3以取样或集成由第二相位像素电路的光电二极管102产生的电子。在第二相位阶段期间，控制电路还经布置以关断第四相位像素电路的FET M2及接通其FET M1。

在第三相位阶段中，控制电路经布置以接通第三相位像素电路的FET M2及关断其FET M1及M3以取样或集成由第三相位像素电路的光电二极管102产生的电子。在第三相位阶段期间，控制电路还经布置以关断第一相位像素电路的FET M2及接通其FET M1。

在第四相位阶段中，控制电路经布置以接通第四相位像素电路的FET M2及关断其FET M1及M3以取样或集成由第四相位像素电路的光电二极管102产生的电子。在第四相位阶段期间，控制电路还经布置以关断第二相位像素电路的FET M2及接通其FET M1。

图7是说明根据一些实施例的像素阵列600的信号波形的时序图。为了简洁，图7仅展示像素阵列600中的第一相位像素电路602_1_1、第二相位像素电路602_1_2、第三相位像素电路602_2_1及第四相位像素电路602_2_2的信号波形。第一相位像素电路、第二相位像素电路、第三相位像素电路及第四相位像素电路的操作分别类似于第一相位像素电路602_1_1、第二相位像素电路602_1_2、第三相位像素电路602_2_1及第四相位像素电路602_2_2的操作。此外，图7展示激光信号Sl'、反射激光信号Sr'、第一控制信号TX1'、第二控制信号Block1'、第三控制信号TX2'、第四控制信号Block2'、第五控制信号TX3'、第六控制信号Block3'、第六控制信号TX4'、第七控制信号Block4'、选择信号RSEL'及复位信号RST'。控制信号TX1'及Block1'经布置以分别控制第一相位像素电路602_1_1中的FET M2及M1。控制信号TX2'及Block2'经布置以分别控制第二相位像素电路602_1_2中的FET M2及M1。控制信号TX3'及Block3'经布置以分别控制第三相位像素电路602_2_1中的FET M2及M1。控制信号TX4'及Block4'经布置以分别控制第四相位像素电路602_2_2中的FET M2及M1。

根据一些实施例，在时间t1'，激光发射装置(图6中未展示)经布置以发射激光信号Sl'(即，激光信号Sl'的电压电平从低电压电平转变到高电压电平)。激光信号Sl'可为周期性时钟信号。同时，在时间t1'，控制电路经布置以产生控制信号TX1'来接通第一相位像素电路602_1_1的FET M2及产生控制信号Block1'来关断第一相位像素电路602_1_1的FETM1。当分别接通及关断同相像素电路602_1_1的FET M2及FET M1时，同相像素电路602_1_1准备检测激光信号Sl'的反射激光信号Sr'。

在时间t2'，控制电路经布置以产生控制信号TX2'来接通第二相位像素电路602_1_2的FET M2及产生控制信号Block2'来关断第二相位像素电路602_1_2的FET M1。当分别接通及关断第二相位像素电路602_1_2的FET M2及FET M1时，第二相位像素电路602_1_2准备检测激光信号Sl'的反射激光信号Sr'。

在时间t3'，第一相位像素电路602_1_1及第二相位像素电路602_1_2的光电二极管102检测反射激光信号Sr'，且第一相位像素电路602_1_1及第二相位像素电路602_1_2的光电二极管102分别产生电流到第一相位像素电路602_1_1及第二相位像素电路602_1_2的FET M4的栅极。

在时间t4'，当激光信号Sl'的电压电平从高电压电平转变到低电压电平时，控制电路经布置以分别关断及接通第一相位像素电路602_1_1的FET M2及FET M1，且电子存储于第一相位像素电路602_1_1的FET M4的栅极上。同时，在时间t4'，控制电路经布置以产生控制信号TX3'来接通第三相位像素电路602_2_1的FET M2及产生控制信号Block3'来关断第三相位像素电路602_2_1的FET M1。当分别接通及关断第三相位像素电路602_2_1的FETM2及FET M1时，第三相位像素电路602_2_1准备检测激光信号Sl'的反射激光信号Sr'。因此，在时间t4'，第三相位像素电路602_2_1的光电二极管102继续检测反射激光信号Sr'以产生电流到第三相位像素电路602_2_1的FET M4的栅极。

在时间t5'，控制电路经布置以分别关断及接通第二相位像素电路602_1_2的FETM2及FET M1，且电子存储于第二相位像素电路602_1_2的FET M4的栅极上。同时，在时间t5'，控制电路经布置以产生控制信号TX4'来接通第四相位像素电路602_2_2的FET M2及产生控制信号Block4'来关断第四相位像素电路602_2_2的FET M1。当分别接通及关断第四相位像素电路602_2_2的FET M2及FET M1时，第四相位像素电路602_2_2准备检测激光信号Sl'的反射激光信号Sr'。因此，在时间t5'，第四相位像素电路602_2_2的光电二极管102继续检测反射激光信号Sr'以产生电流到第四相位像素电路602_2_2的FET M4的栅极。

在时间t6'，反射激光信号Sr'的电压电平从高电压电平转变到低电压电平，第三相位像素电路602_2_1及第四相位像素电路602_2_2的光电二极管102分别停止产生电流到第三相位像素电路602_2_1及第四相位像素电路602_2_2的FET M4的栅极。在时间t7'，当激光信号Sl'的电压电平从低电压电平转变到高电压电平时，控制电路经布置以分别关断及接通第三相位像素电路602_2_1的FET M2及FET M1，且电子存储于第三相位像素电路602_2_1的FET M4的栅极上。

在时间t8'，控制电路经布置以分别关断及接通第四相位像素电路602_2_2的FETM2及FET M1，且电子存储于第四相位像素电路602_2_2的FET M4的栅极上。

根据一些实施例，控制电路可在激光信号Sl'的预定数目个周期(即，全局iToF集成过程)中重复第一相位像素电路602_1_1、第二相位602_1_2、第三相位602_2_1及第四相位像素电路602_2_2的上述操作，使得电子可集成或存储于第一相位像素电路602_1_1、第二相位602_1_2、第三相位602_2_1及第四相位像素电路602_2_2的FET M4的栅极上。

在全局iToF集成过程之后，控制电路经布置以对第一相位像素电路602_1_1、第二相位602_1_2、第三相位602_2_1及第四相位像素电路602_2_2执行滚动读出操作。滚动读出操作可包括上述第一CDS操作及第二CDS操作。在时间t9'，控制电路经布置以对第一相位像素电路602_1_1、第二相位602_1_2、第三相位602_2_1及第四相位像素电路602_2_2执行第一CDS操作以分别产生第一输出信号S11'、第二输出信号S21'、第三输出信号S31'及第四输出信号S41'。在时间t10'，控制电路经布置以对第一相位像素电路602_1_1、第二相位602_1_2、第三相位602_2_1及第四相位像素电路602_2_2执行第二CDS操作以分别产生第五输出信号S12'、第六输出信号S22'、第七输出信号S32'及第八输出信号S42'。图7中的滚动读出操作类似于图3的滚动读出操作。因此，为了简洁，此处省略详细描述。

在滚动读出操作之后，在时间t11'，控制电路经布置以产生选择信号RSEL及复位信号RST来分别关断第一相位像素电路602_1_1、第二相位像素电路602_1_2、第三相位像素电路602_2_1及第四相位像素电路602_2_2的FET M5及FET M3。

类似于图3的滚动读出操作，可通过从第五输出信号S12'减去第一输出信号S11'来获得第一相位像素电路602_1_1的FET M4的栅极上的电荷。可通过从第六输出信号S22'减去第二输出信号S21'来获得第二相位像素电路602_1_2的FET M4的栅极上的电荷。可通过从第七输出信号S32'减去第三输出信号S31'来获得第三相位像素电路602_2_1的FET M4的栅极上的电荷。可通过从第八输出信号S42'减去第四输出信号S41'来获得第四相位像素电路602_2_2的FET M4的栅极上的电荷。

根据一些实施例，当获得像素电路602_1_1到602_x_y的FET M4的栅极上的电荷时，可对电荷执行内插运算以计算由像素电路602_1_1到602_x_y检测的深度(或对应于飞行时间ToF的距离)。图8A是说明根据一些实施例的经布置以计算由第一相位像素(例如802_2_2)检测的深度的像素阵列600的一部分800A的图式。部分800A包括第一相位像素电路802_2_2、多个第二相位像素电路802_2_1及802_2_3、多个第三相位像素电路802_1_2及802_3_2及多个第四相位像素电路802_1_1、802_3_1、802_1_3及802_3_3。第一相位像素电路802_2_2由第二相位像素电路802_2_1及802_2_3、第三相位像素电路802_1_2及802_3_2及第四相位像素电路802_1_1、802_3_1、802_1_3及802_3_3包围。更具体来说，像素电路802_2_1、802_1_2、802_3_2及802_2_3分别安置在像素电路802_2_2的上侧、左侧、右侧及下侧上。像素电路802_1_1及像素电路802_3_3安置在像素电路802_2_2的第一对角线上。像素电路802_3_1及像素电路802_1_3安置在像素电路802_2_2的第二对角线上。更具体来说，像素电路802_1_1安置在像素电路802_2_2的左上顶点上，像素电路802_3_3安置在像素电路802_2_2的右下顶点上。像素电路802_3_1安置在像素电路802_2_2的右上顶点上，像素电路802_1_3安置在像素电路802_2_2的左下顶点上。

根据一些实施例，通过使用集成于第一相位像素电路802_2_2中的电子及集成于第二相位像素电路802_2_1及802_2_3、第三相位像素电路802_1_2及802_3_2及第四相位像素电路802_1_1、802_3_1、802_1_3及802_3_3中的电子的内插来计算由第一相位像素电路802_2_2检测的深度。由第一相位像素电路802_2_2检测的深度(即，Depth_A)可由以下等式(3)获得：

参数S是光或激光信号的速度。参数Tp是激光信号Sl'的脉冲宽度。参数A是由第一相位像素电路802_2_2检测的电荷。参数B1及B2分别为由第二相位像素电路802_2_1及802_2_3检测的电荷。参数C1及C2分别为由第三相位像素电路802_1_2及802_3_2检测的电荷。参数D1、D2、D3及D4分别为由第四相位像素电路802_1_1、802_3_1、802_1_3及802_3_3检测的电荷。因此，可通过内插由分别安置在第一相位像素电路802_2_2的八个方向上的第二相位像素电路802_2_1及802_2_3、第三相位像素电路802_1_2及802_3_2及第四相位像素电路802_1_1、802_3_1、802_1_3及802_3_3产生的八个信号来获得由第一相位像素电路802_2_2检测的深度(即，Depth_A)。

图8B是说明根据一些实施例的经布置以计算由第二相位像素(例如804_2_2)检测的深度的像素阵列600的一部分800B的图式。部分800B包括第二相位像素电路804_2_2、多个第二相位像素电路804_2_1及804_2_3、多个第四相位像素电路804_1_2及804_3_2及多个第三相位像素电路804_1_1、804_3_1、804_1_3及804_3_3。第二相位像素电路804_2_2由第一相位像素电路804_2_1及804_2_3、第四相位像素电路804_1_2及804_3_2及第三相位像素电路804_1_1、804_3_1、804_1_3及804_3_3包围。为了简洁，此处省略部分800B的详细结构。

根据一些实施例，通过使用集成于第二相位像素电路804_2_2中的电子及集成于第一相位像素电路804_2_1及804_2_3、第四相位像素电路804_1_2及804_3_2及第三相位像素电路804_1_1、804_3_1、804_1_3及804_3_3中的电子的内插来计算由第二相位像素电路804_2_2检测的深度。由第二相位像素电路804_2_2检测的深度(即，Depth_B)可由以下等式(4)获得：

参数B是由第二相位像素电路804_2_2检测的电荷。参数A1及A2分别为由第一相位像素电路804_2_1及804_2_3检测的电荷。参数D1及D2分别为由第四相位像素电路804_1_2及804_3_2检测的电荷。参数C1、C2、C3及C4分别为由第三相位像素电路804_1_1、804_3_1、804_1_3及804_3_3检测的电荷。因此，可通过内插由分别安置在第二相位像素电路804_2_2的八个方向上的第一相位像素电路804_2_1及804_2_3、第四相位像素电路804_1_2及804_3_2及第三相位像素电路804_1_1、804_3_1、804_1_3及804_3_3产生的八个信号来获得由第二相位像素电路804_2_2检测的深度(即，Depth_B)。

图8C是说明根据一些实施例的经布置以计算由第三相位像素(例如806_2_2)检测的深度的像素阵列600的一部分800C的图式。部分800C包括第三相位像素电路806_2_2、多个第四相位像素电路806_2_1及806_2_3、多个第一相位像素电路806_1_2及806_3_2及多个第二相位像素电路806_1_1、806_3_1、806_1_3及806_3_3。第三相位像素电路806_2_2由第四相位像素电路806_2_1及806_2_3、第一相位像素电路806_1_2及806_3_2及第二相位像素电路806_1_1、806_3_1、806_1_3及806_3_3包围。为了简洁，此处省略部分800C的详细结构。

根据一些实施例，通过使用集成于第三相位像素电路806_2_2中的电子及集成于第四相位像素电路806_2_1及806_2_3、第一相位像素电路806_1_2及806_3_2及第二相位像素电路806_1_1、806_3_1、806_1_3及806_3_3中的电子的内插来计算由第三相位像素电路806_2_2检测的深度。由第三相位像素电路806_2_2检测的深度(即，Depth_C)可由以下等式(5)获得：

参数C是由第三相位像素电路806_2_2检测的电荷。参数D1及D2分别为由第四相位像素电路806_2_1及806_2_3检测的电荷。参数A1及A2分别为由第一相位像素电路806_1_2及806_3_2检测的电荷。参数B1、B2、B3及B4分别为由第二相位像素电路806_1_1、806_3_1、806_1_3及806_3_3检测的电荷。因此，可通过内插由分别安置在第三相位像素电路806_2_2的八个方向上的第四相位像素电路806_2_1及806_2_3、第一相位像素电路806_1_2及806_3_2及第二相位像素电路806_1_1、806_3_1、806_1_3及806_3_3产生的八个信号来获得由第三相位像素电路806_2_2检测的深度(即，Depth_C)。

图8D是说明根据一些实施例的经布置以计算由第四相位像素(例如808_2_2)检测的深度的像素阵列600的一部分800D的图式。部分800D包括第四相位像素电路808_2_2、多个第三相位像素电路808_2_1及808_2_3、多个第二相位像素电路808_1_2及808_3_2及多个第一相位像素电路808_1_1、808_3_1、808_1_3及808_3_3。第四相位像素电路808_2_2由第三相位像素电路808_2_1及808_2_3、第二相位像素电路808_1_2及808_3_2及第一相位像素电路808_1_1、808_3_1、808_1_3及808_3_3包围。为了简洁，此处省略部分800D的详细结构。

根据一些实施例，通过使用集成于第四相位像素电路808_2_2中的电子及集成于第三相位像素电路808_2_1及808_2_3、第二相位像素电路808_1_2及808_3_2及第一相位像素电路808_1_1、808_3_1、808_1_3及808_3_3中的电子的内插来计算由第四相位像素电路808_2_2检测的深度。由第四相位像素电路808_2_2检测的深度(即，Depth_D)可由以下等式(6)获得：

参数D是由第四相位像素电路808_2_2检测的电荷。参数C1及C2分别为由第三相位像素电路808_2_1及808_2_3检测的电荷。参数B1及B2分别为由第二相位像素电路808_1_2及808_3_2检测的电荷。参数A1、A2、A3及A4分别为由第一相位像素电路808_1_1、808_3_1、808_1_3及808_3_3检测的电荷。因此，可通过内插由分别安置在第四相位像素电路808_2_2的八个方向上的第三相位像素电路808_2_1及808_2_3、第二相位像素电路808_1_2及808_3_2及第一相位像素电路808_1_1、808_3_1、808_1_3及808_3_3产生的八个信号来获得由第四相位像素电路808_2_2检测的深度(即，Depth_D)。

根据一些实施例，像素阵列300及像素阵列600可经布置以执行全局快门操作。在全局快门操作期间，像素阵列300中的像素电路及像素阵列600中的像素电路经布置以同时曝光达预定曝光时间。更具体来说，在曝光开始之前，像素阵列300或600中的所有像素电路可保持于“保持清除状态”中以排出过量电子到供应电压(例如RSTP)。在曝光开始时，每一像素在曝光时间的持续时间内同时开始收集电子。在曝光结束时，每一像素将所收集的电子同时转移到对应读出端子(例如No)。

图9A是说明根据一些实施例的全局快门操作期间的像素阵列300及600中的像素电路900的图式。像素阵列300(或600)能够在全局快门操作期间产生2D(二维)图像。像素电路900的结构类似于上述像素电路100。因此，为了简洁，此处省略像素电路900的详细描述。在全局快门操作期间，像素阵列300中的每一像素的配置类似于像素电路900的配置。根据一些实施例，在全局快门操作期间，像素阵列300的FET M1的栅极由全局快门信号GS”控制。像素阵列300的FET M2的栅极由全局控制信号TX”控制。像素阵列300的FET M3的栅极由全局复位信号RST”控制。像素阵列300的FET M5的栅极由全局选择信号RSEL”控制。

图9B是说明根据一些实施例的像素阵列300(或600)的全局快门信号GS”、全局控制信号TX”、全局复位信号RST”及全局选择信号RSEL”的时序图。根据一些实施例，全局快门操作分成两个阶段，即，全局快门集成操作及滚动读出操作。在全局快门集成操作期间，控制电路经布置以产生全局快门信号GS”以在从时间t1”到时间t2”的时间间隔内接通像素阵列300的FET M1。在从时间t1”到时间t2”的时间间隔期间，像素阵列300中的光电二极管102的阴极耦合到参考电压RSTP以清除光电二极管102的过量电子。在从时间t2”到时间t3”的时间间隔期间，光电二极管102被曝光预定曝光时间。在从时间t3”到时间t4”的时间间隔期间，全局控制信号TX”接通像素阵列300的FET M2以分别集成FET M4的栅极上的电子。

在滚动读出操作期间，控制电路可对像素阵列300中的像素电路执行上述第一CDS操作及第二CDS操作。更具体来说，在时间t5”(即，第一CDS操作)，控制电路经布置以产生全局选择信号RSEL”及全局复位信号RST”来接通像素阵列300中的像素电路的FET M5及关断其FET M3。在时间t7”(即，第二CDS操作)，控制电路经布置以产生选择信号RSEL”及复位信号RST”来接通像素阵列300中的像素电路的FET M5及FET M3。在滚动读出操作之后，在时间t8”，控制电路经布置以产生选择信号RSEL”及复位信号RST”来关断像素阵列300中的像素电路的FET M5及关断FET M3。应注意，全局快门操作期间的滚动读出操作类似于上述滚动读出操作，因此为了简洁，此处省略详细描述。

图10是说明根据一些实施例的图像感测装置1000的图式。图像感测装置1000包括像素阵列1002、行控制电路1004、列读出电路1006及处理器1008。处理器1208可为内插电路。像素阵列1002可为上述像素阵列300或600。为了描述，此实施例中的像素阵列1002是像素阵列300。行控制电路1004耦合到像素阵列1002的每一行以控制每一行中的像素电路。列读出电路1006包括读出控制电路1006a及多个相关双重取样电路1006b。相关双重取样电路1006b分别耦合到像素阵列1002的像素列。多个相关双重取样电路1006b经布置以读取像素阵列1002中的像素电路的输出信号(例如像素电路302_1_1的Si1及So1)。读出控制电路1006a耦合到相关双重取样电路1006b以控制相关双重取样电路1006b的操作。根据一些实施例，每一相关双重取样电路1006b可包括用于将呈模拟形式的像素的输出信号(例如像素电路302_1_1的Si1及So1)转换为数字信号的模数转换器(ADC)。处理器1008经布置以执行上述内插运算(例如等式(1)及(2)或等式(3)、(4)、(5)及(6))以获得由像素阵列300中的每一像素检测的深度信息。根据一些实施例，处理器1008可为集成于图像感测装置1000中的芯片上装置。在另一实施例中，图像感测装置1000的内插运算可在芯片外处理器中执行，其中芯片外处理器经布置以基于像素阵列300中的像素电路的输出信号来执行内插运算的算法。

图11是说明根据一些实施例的图像感测装置1100的三维(3D)结构的图式。图像感测装置1100包括具有多个像素电路1102_1_1到1102_x_y的像素阵列、行控制电路1104、具有读出控制电路1106a及多个相关双重取样电路1106_1到1106_x的列读出电路及处理器1108。处理器1108可为内插电路。内插电路1108可为处理器。图像感测装置1100可为图像感测装置1000的3D结构。在此实施例中，像素阵列、行控制电路1104、列读出电路1106及处理器1108分别类似于像素阵列1002、行控制电路1004、列读出电路1006及处理器1008，因此为了简洁，此处省略详细描述。

根据一些实施例，行控制电路1104、列读出电路1106及处理器1108可形成于半导体衬底(或晶片)1110中或半导体衬底(或晶片)1110上，且像素电路1102_1_1到1102_x_y可形成于另一半导体衬底(或晶片)1112中或另一半导体衬底(或晶片)1112上。图像感测装置1100进一步包括用于将像素列1102_1_1到1102_x_1分别连接到相关双重取样电路1106_1到1106_x的多个连接结构1110_1到1110_x及用于将像素行1102_x_1到1102_x_y连接到行控制电路1104的多个连接结构1112_1到1112_y。根据一些实施例，像素电路1102_1_1到1102_x_y(或衬底1112)安置在图像感测装置1100的顶层上。行控制电路1104、读出控制电路1106a、相关双重取样电路1106_1到1106_x(或衬底1110)安置在图像感测装置1100的底层处。此外，连接结构1110_1到1110_x及1112_1到1112_y可为经布置以接合上晶片(例如1112)及下晶片(例如1110)的多个混合接合。

更具体来说，连接结构1110_1到1110_x及1112_1到1112_y与z轴对准。根据一些实施例，由行控制电路1104产生的控制信号分别经由连接结构1112_1到1112_y传输到像素阵列的像素行1102_x_1到1102_x_y。由像素阵列的像素列1102_1_1到1102_x_1产生的输出信号分别经由连接结构1110_1-1110_x传输到相关双重取样电路1106_1到1106_x。

图12是说明根据一些实施例的图像感测装置1200的三维(3D)结构的图式。图像感测装置1200包括具有多个像素电路1202_1_1到1202_x_y的像素阵列、行控制电路1204、具有读出控制电路1206a及多个相关双重取样电路1206_1_1到1206_x_y的读出电路及处理器1208。处理器1208可为内插电路。图像感测装置1200可为图像感测装置1000的3D结构。

在此实施例中，像素阵列、行控制电路1204、读出控制电路1206a及处理器1208分别类似于像素阵列1002、行控制电路1004、读出控制电路1006a及处理器1008，因此为了简洁，此处省略详细描述。与图像感测装置1100相比，相关双重取样电路1206_1_1到1206_x_y经布置为分别对应于像素电路1202_1_1到1202_x_y的电路阵列。

根据一些实施例，行控制电路1204、读出控制电路1206a、相关双重取样电路1206_1_1到1206_x_y及处理器1208可形成于半导体衬底(或晶片)1210中或半导体衬底(或晶片)1210上，且像素电路1202_1_1到1202_x_y可形成于另一半导体衬底(或晶片)1212中或另一半导体衬底(或晶片)1212上。图像感测装置1200进一步包括经布置以将相关双重取样电路1206_1_1到1206_x_y分别连接到像素电路1202_1_1到1202_x_y的多个连接结构1214_1_1到1214_x_y。根据一些实施例，像素电路1202_1_1到1202_x_y(或衬底1212)安置在图像感测装置1200的顶层上。行控制电路1204、读出控制电路1206a、相关双重取样电路1206_1_1到1206_x_y(或衬底1210)安置在图像感测装置1200的底层处。此外，连接结构1214_1_1到1214_x_y可为经布置以接合上晶片(例如1212)及下晶片(例如1210)的多个混合接合。

更具体来说，连接结构1214_1_1到1214_x_y与z轴对准。由行控制电路1204产生的控制信号分别经由连接结构1214_x_1到1212_x_y传输到像素阵列的像素行(例如1202_x_1到1202_x_y)。由像素阵列1202的像素电路1202_1_1到1202_x_y产生的输出信号分别经由连接结构1214_1_1-1212_x_y传输到相关双重取样电路1206_1_1到1206_x_y。

根据一些实施例，像素阵列中的像素电路的操作可总结为图13中的操作。图13是根据一些实施例的操作像素阵列中的像素电路的方法1300的流程图。为了简洁，像素阵列可为上述像素阵列100。方法1300包括操作1302到1308。

在操作1302(其可为像素电路100的像素阻挡模式)中，控制信号Block经布置以接通像素电路100的FET M1以将像素电路100的光电二极管102的阴极连接到参考电压RSTP，且控制信号TX经布置以关断像素电路100的FET M2以使光电二极管102的阴极与输出电路106断接。当光电二极管102的阴极连接到参考电压RSTP时，光电二极管102可经反向偏压，且光电二极管102可在光导模式下操作。因此，在操作1302期间，由光电二极管102产生的电流由像素电路100的输出电路106阻挡。

在操作1304(其可为像素电路100的像素集成模式)中，控制信号Block经布置以关断FET M1以使光电二极管102的阴极与参考电压RSTP断接，且控制信号TX经布置以接通FETM2以将光电二极管102的阴极连接到输出电路106，即，FET M4的栅极。当光电二极管102的阴极连接到FET M4的栅极时，光电二极管102可经零偏压，且光电二极管102可在光伏模式下操作。因此，在操作1304期间，由光电二极管102产生的电流集成或存储于FET M4的栅极上。应注意，FET M3及M5在像素集成模式期间开路。

在操作1306(其可为像素电路100的像素输出模式)中，控制信号TX经布置以关断FET M2以使光电二极管102的阴极与FET M4的栅极断接。此外，像素电路100经配置以执行第一CDS操作及第二CDS操作以读出FET M4的栅极上的电荷。为了简洁，此处省略第一CDS操作及第二CDS操作的详细描述。

在操作1308(其可为像素电路100的全局快门操作)中，像素电路100的FET M1、M2、M3及M4的栅极分别由全局快门信号GS”、全局控制信号TX”、全局复位信号RST”及全局选择信号RSEL”控制。根据一些实施例，全局快门操作分成两个阶段，即，全局快门集成操作及滚动读出操作。为了简洁，此处省略全局快门集成操作及滚动读出操作的详细描述。

根据一些实施例，计算由像素阵列300中的像素电路检测的深度的操作可总结为图14中的操作。图14是根据一些实施例的计算由像素阵列中的像素电路检测的深度的方法1400的流程图。为了简洁，像素阵列可为像素阵列300。方法1400包括操作1402到1414。

在操作1402中，在时间t1，激光发射装置经布置以发射激光信号Sl。

在操作1404中，在时间t1，控制电路经布置以产生控制信号TX1来接通同相像素电路的FET M2及产生控制信号Block1来关断同相像素电路的FET M1以检测激光信号Sl的反射激光信号Sr。

在操作1406中，在时间t3，控制电路经布置以关断及接通同相像素电路的FET M2及FET M1，且控制电路经布置以产生控制信号TX2来接通异相像素电路302_2_1的FET M2及产生控制信号Block2来关断异相像素电路的FET M1以检测激光信号Sl的反射激光信号Sr。

在操作1408中，在时间t5，控制电路经布置以分别关断及接通异相像素电路的FETM2及FET M1。

在操作1410中，控制电路可在激光信号Sl的预定数目个周期内重复同相像素电路及异相像素电路的上述操作1404到1408，使得电子可集成或存储于同相像素电路的FET M4的栅极及异相像素电路的FET M4的栅极上。

在操作1412中，控制电路经布置以对同相像素电路及异相像素电路执行滚动读出操作以获得同相像素电路及异相像素电路中的电荷。滚动读出操作可包括上述第一CDS操作及第二CDS操作，且为了简洁，此处省略详细描述。

在操作1414中，对电荷执行内插运算以根据上述等式(1)到(2)计算由像素电路302_1_1到302_x_y检测的深度。更具体来说，就同相像素电路而言，通过使用集成于同相像素电路中的电子及集成于包围同相像素电路的异相像素电路中的电子的内插来计算由同相像素电路检测的深度。就异相像素电路而言，通过使用集成于异相像素电路中的电子及集成于包围异相像素电路的同相像素电路中的电子的内插来计算由异相像素电路检测的深度。为了简洁，此处省略详细描述。

根据一些实施例，计算由像素阵列600中的像素电路检测的深度的操作可总结为图15中的操作。图15是根据一些实施例的计算由像素阵列中的像素电路检测的深度的方法1500的流程图。为了简洁，像素阵列可为像素阵列600。方法1500包括操作1502到1516。

在操作1502中，在时间t1'，激光发射装置经布置以发射激光信号Sl'。

在操作1504中，在时间t1'，控制电路经布置以产生控制信号TX1'来接通第一相位像素电路的FET M2及产生控制信号Block1'来关断第一相位像素电路的FET M1以检测激光信号Sl'的反射激光信号Sr'。

在操作1506中，在时间t2'，控制电路经布置以产生控制信号TX2'来接通第二相位像素电路的FET M2及产生控制信号Block2'来关断第二相位像素电路的FET M1以检测激光信号Sl'的反射激光信号Sr'。

在操作1508中，在时间t4'，控制电路经布置以产生控制信号TX3'来接通第三相位像素电路的FET M2及产生控制信号Block3'来关断第三相位像素电路的FET M1以检测激光信号Sl'的反射激光信号Sr'。

在操作1510中，在时间t5'，控制电路经布置以产生控制信号TX4'来接通第四相位像素电路的FET M2及产生控制信号Block4'来关断第四相位像素电路的FET M1以检测激光信号Sl'的反射激光信号Sr'。

在操作1512中，控制电路可在激光信号Sl'的预定数目个周期内重复上述操作1504到1510，使得电子可集成或存储于第一相位像素电路、第二相位像素电路、第三相位像素电路及第四相位像素电路的FET M4的栅极上。

在操作1514中，控制电路经布置以对第一相位像素电路、第二相位像素电路、第三相位像素电路及第四相位像素电路执行滚动读出操作以获得第一相位像素电路、第二相位像素电路、第三相位像素电路及第四相位像素电路中的电荷。滚动读出操作可包括上述第一CDS操作及第二CDS操作，且为了简洁，此处省略详细描述。

在操作1516中，对电荷执行内插运算以根据上述等式(3)到(6)计算由像素电路602_1_1到602_x_y检测的深度。

更具体来说，就第一相位像素电路而言，通过使用集成于第一相位像素电路中的电子及集成于包围第一相位像素电路的第二相位像素电路、第三相位像素电路及第四相位像素电路中的电子的内插来计算由第一相位像素电路检测的深度。就第二相位像素电路而言，通过使用集成于第二相位像素电路中的电子及集成于包围第二相位像素电路的第一相位像素电路、第四相位像素电路及第三相位像素电路中的电子的内插来计算由第二相位像素电路检测的深度。就第三相位像素电路而言，通过使用集成于第三相位像素电路中的电子及集成于包围第三相位像素电路的第四相位像素电路、第一相位像素电路及第二相位像素电路中的电子的内插来计算由第三相位像素电路检测的深度。就第四相位像素电路而言，通过使用集成于第四相位像素电路中的电子及集成于包围第四相位像素电路的第三相位像素电路、第二相位像素电路及第一相位像素电路中的电子的内插来计算由第四相位像素电路检测的深度。为了简洁，此处省略详细描述。

简而言之，在本发明实施例中，像素阵列中的每一像素电路由五个晶体管(5T)构成，因此，像素阵列的像素节距相对小于由八个晶体管(8T)构成的现有像素电路。像素电路经布置以依特定相移(例如0度、90度、180度、270度)对反射光信号取样。通过使用包围像素电路的信号来对像素阵列中的像素电路执行内插运算。此外，本像素阵列支持全局快门图像操作。因此，像素阵列可通过合成像素电路的深度信息及全局快门图像操作中获得的结果来产生3D图像。

根据一些实施例，提供一种像素电路。所述像素电路包括光电二极管、控制电路及输出电路。所述光电二极管能够根据入射光信号产生电流。所述控制电路耦合到所述光电二极管以将所述光电二极管的阴极选择性耦合到第一参考电压以根据第一控制信号产生所述电流。所述输出电路耦合到所述控制电路以将第二参考电压选择性耦合到所述控制电路与所述输出电路之间的连接端子且根据复位信号及选择信号产生输出信号。

根据一些实施例，提供一种感测装置。所述感测装置包括第一像素电路、第二像素电路、第三像素电路、第四像素电路及第五像素电路。所述第二像素电路安置在所述第一像素电路的第一侧上。所述第三像素电路安置在所述第一像素电路的第二侧上，其中所述第一像素电路的所述第二侧与所述第一像素电路的所述第一侧对置。所述第四像素电路安置在所述第一像素电路的第三侧上。所述第五像素电路安置在所述第一像素电路的第四侧上，其中所述第一像素电路的所述第四侧与所述第一像素电路的所述第三侧对置。所述第一像素电路经布置以在激光信号的第一相位期间接收所述激光信号的反射激光信号；所述第二像素电路、所述第三像素电路、所述第四像素电路及所述第五像素电路经布置以在所述激光信号的第二相位期间接收所述反射激光信号；且所述第二相位不同于所述第一相位。

根据一些实施例，提供一种计算像素阵列的深度的方法。所述像素阵列包括多个像素电路。所述方法包括：布置第一像素电路以在激光信号的第一相位期间接收所述激光信号的反射激光信号；布置第二像素电路及第三像素电路以在所述激光信号的第二相位期间接收所述反射激光信号；布置第四像素电路及第五像素电路以在所述激光信号的第三相位期间接收所述反射激光信号；及布置第六像素电路、第七像素电路、第八像素电路及第九像素电路以在所述激光信号的第四相位期间接收所述反射激光信号；其中所述第一相位、所述第二相位、所述第三相位及所述第四相位是不同相位。

上文已概述若干实施例的特征，使得所属领域的技术人员可更好地理解本揭露的方面。所属领域的技术人员应了解，其可易于使用本揭露作为设计或修改用于实施相同目的及/或实现本文所引入的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，这些等效构造不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替代及更改。

100:像素电路

102:光电二极管

104:控制电路

106:输出电路

300:像素阵列

302_1_1到302_x_y:像素电路

500A:部分

500B:部分

502_1_1:同相像素电路

502_1_2:异相像素电路

502_1_3:同相像素电路

502_2_1:异相像素电路

502_2_2:同相像素电路

502_2_3:异相像素电路

502_3_1:同相像素电路

502_3_2:异相像素电路

502_3_3:同相像素电路

504_1_1:异相像素电路

504_1_2:同相像素电路

504_1_3:异相像素电路

504_2_1:同相像素电路

504_2_2:异相像素电路

504_2_3:同相像素电路

504_3_1:异相像素电路

504_3_2:同相像素电路

504_3_3:异相像素电路

600:像素阵列

602_1_1到602_x_y:像素电路

800A:部分

800B:部分

800C:部分

800D:部分

802_1_1:第四相位像素电路

802_1_2:第三相位像素电路

802_1_3:第四相位像素电路

802_2_1:第二相位像素电路

802_2_2:第一相位像素电路

802_2_3:第二相位像素电路

802_3_1:第四相位像素电路

802_3_2:第三相位像素电路

802_3_3:第四相位像素电路

804_1_1:第三相位像素电路

804_1_2:第四相位像素电路

804_1_3:第三相位像素电路

804_2_1:第一相位像素电路

804_2_2:第二相位像素电路

804_2_3:第一相位像素电路

804_3_1:第三相位像素电路

804_3_2:第四相位像素电路

804_3_3:第三相位像素电路

806_1_1:第二相位像素电路

806_1_2:第一相位像素电路

806_1_3:第二相位像素电路

806_2_1:第四相位像素电路

806_2_2:第三相位像素电路

806_2_3:第四相位像素电路

806_3_1:第二相位像素电路

806_3_2:第一相位像素电路

806_3_3:第二相位像素电路

808_1_1:第一相位像素电路

808_1_2:第二相位像素电路

808_1_3:第一相位像素电路

808_2_1:第三相位像素电路

808_2_2:第四相位像素电路

808_2_3:第三相位像素电路

808_3_1:第一相位像素电路

808_3_2:第二相位像素电路

808_3_3:第一相位像素电路

900:像素电路

1000:图像感测装置

1002:像素阵列

1004:行控制电路

1006:列读出电路

1006a:读出控制电路

1006b:相关双重取样电路

1008:处理器

1100:图像感测装置

1102_1_1到1102_x_y:像素电路

1104:行控制电路

1106:列读出电路

1106a:读出控制电路

1106_1到1106_x:相关双重取样电路

1108:处理器/内插电路

1110:半导体衬底

1110_1到1110_x:连接结构

1112:半导体衬底

1112_1到1112_y:连接结构

1200:图像感测装置

1202_1_1到1202_x_y:像素电路

1204:行控制电路

1206a:读出控制电路

1206_1_1到1206_x_y:相关双重取样电路

1208:处理器

1210:半导体衬底

1212:半导体衬底

1214_1_1到1214_x_y:连接结构

1300:方法

1302:操作

1304:操作

1306:操作

1308:操作

1400:方法

1402:操作

1404:操作

1406:操作

1408:操作

1410:操作

1412:操作

1414:操作

1500:方法

1502:操作

1504:操作

1506:操作

1508:操作

1510:操作

1512:操作

1514:操作

1516:操作

A:第一相位像素电路

B:第二相位像素电路

Block:控制信号

Block1:第二控制信号

Block1':第二控制信号

Block2:第四控制信号

Block2':第四控制信号

Block3':第六控制信号

Block4':第七控制信号

C:第三相位像素电路

D:第四相位像素电路

GS”:全局快门信号

I:同相像素电路

M1:第一场效晶体管(FET)

M2:第二FET

M3:第一FET

M4:第二FET

M5:第三FET

No:输出端子

O:异相像素电路

RSEL:选择信号

RSEL':选择信号

RSEL”:全局选择信号

RST:复位信号

RST':复位信号

RST”:全局复位信号

RSTP:第一参考电压

RSTV:第二参考电压

Si1:第一同相输出信号

Si2:第二同相输出信号

Sl:激光信号

Sl':激光信号

So:输出信号

So1:第一异相输出信号

So2:第二异相输出信号

Sr:反射激光信号

Sr':反射激光信号

S11':第一输出信号

S21':第二输出信号

S31':第三输出信号

S41':第四输出信号

S12':第五输出信号

S22':第六输出信号

S32':第七输出信号

S42':第八输出信号

TX:控制信号

TX”:全局控制信号

TX1:第一控制信号

TX1':第一控制信号

TX2:第三控制信号

TX2':第三控制信号

TX3':第五控制信号

TX4':第六控制信号

T1:第一时间间隔

T2:第二时间间隔

VDD:供应电压

VGND:接地电压。