具有包括凹入轮廓的接触部插塞的鳍式场效应晶体管器件

技术领域

本公开涉及具有包括凹入轮廓(re-entrant profile)的接触部插塞的鳍式场效应晶体管器件。

背景技术

由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高来自于最小特征尺寸的不断减小，这使得更多的组件能够被集成到给定区域中。

鳍式场效应晶体管(FinFET)器件在集成电路中变得常用。FinFET器件具有三维结构，其包括从衬底突出的半导体鳍。被配置为控制FinFET器件的导电沟道内的电荷载流子的流动的栅极结构环绕半导体鳍。例如，在三栅极FinFET器件中，栅极结构环绕半导体鳍的三个侧，从而在半导体鳍的三个侧上形成导电沟道。

发明内容

根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍之上形成栅极结构；在所述栅极结构的相反侧，在所述鳍之上形成源极/漏极区域；在所述源极/漏极区域之上依次形成第一电介质层和第二电介质层；执行第一蚀刻工艺以在所述第一电介质层和所述第二电介质层中形成开口，其中，所述开口暴露下方导电特征；在执行所述第一蚀刻工艺之后，执行第二蚀刻工艺以扩大所述开口的接近所述衬底的下部；以及在所述第二蚀刻工艺之后在所述开口中形成接触部插塞。

根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍之上形成栅极；邻近栅极结构在所述鳍之上形成源极/漏极区域；在所述源极/漏极区域之上并围绕所述栅极形成第一电介质层；在所述第一电介质层之上形成第二电介质层；使用第一蚀刻工艺形成延伸到所述第一电介质层和所述第二电介质层中的开口，其中，所述开口暴露下方导电特征；使用第二蚀刻工艺增加所述开口在所述第一电介质层中的体积；沿着所述开口的侧壁形成牺牲层；沿着所述牺牲层形成间隔体层；用导电材料填充所述开口；以及在填充所述开口之后去除所述牺牲层，其中，在去除所述牺牲层之后，所述第一电介质层和所述第二电介质层与所述导电材料之间形成了气隙。

根据本公开的又一实施例，提供了一种半导体器件，包括：突出于衬底上方的鳍；位于所述鳍之上的栅极结构；位于所述栅极结构的相反侧的源极/漏极区域；位于所述源极/漏极区域之上的电介质层；以及接触部插塞，所述接触部插塞延伸穿过所述电介质层并电耦合到下方导电特征，其中，所述接触部插塞的上部具有直线侧壁轮廓，并且所述接触部插塞的下部具有曲线侧壁轮廓。

附图说明

当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个方面。要注意的是，根据行业标准惯例，未按比例绘制各种特征。事实上，为了论述的清楚，可以任意增大或减小各种特征的尺寸。

图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)器件的透视图。

图2-7、图8A、图9-13和图14A-14C示出了根据一个实施例的在不同制造阶段的FinFET器件的各种截面视图。

图8B和图8C示出了图8A中的FinFET器件的两个实施例截面视图。

图15示出了根据另一实施例的FinFET器件的截面视图。

图16示出了根据又一实施例的FinFET器件的截面视图。

图17示出了根据一些实施例的形成半导体器件的方法的流程图。

具体实施方式

以下公开提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。

此外，为了便于描述，可以在本文中使用空间相关术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一个元素或特征与另一个(或多个)元素或特征的关系。除了图中所描绘的定向之外，空间相关术语还旨在包括正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。在本文全篇的讨论中，除非另有规定，否则不同附图中的相同数字是指使用相同或相似的(一种或多种)材料通过相同或相似的方法形成的相同或相似的组件。

本公开的实施例是在形成FinFET器件的背景下讨论的，特别是在形成FinFET器件的具有凹入轮廓的接触部插塞的背景下讨论的。尽管使用FinFET器件作为示例来讨论所公开的实施例，但是所公开的方法也可以用于其他类型的器件，例如平面器件。

在一些实施例中，在FinFET器件的源极/漏极区域之上形成第一电介质层和第二电介质层。使用第一蚀刻工艺(例如，各向异性蚀刻工艺)在第一电介质层和第二电介质层中形成开口以暴露下方导电特征，该导电特征可以是源极/漏极区域、连接到FinFET器件的栅极结构的通孔、或连接到源极/漏极区域的通孔。接下来，执行第二蚀刻工艺(例如，各向同性蚀刻工艺)以扩大开口的下部，使得开口的下部具有曲线(curved)侧壁轮廓，而开口的上部具有直线(linear)侧壁轮廓。接下来，通过以下方式在开口中形成接触部插塞(也可被称为通孔)：沿着开口的侧壁形成牺牲层；在牺牲层之上形成间隔体层；用导电材料填充开口；以及在填充开口之后去除牺牲层。在去除牺牲层后，在间隔体层与第一电介质层和第二电介质层之间形成气隙。可以通过在第二电介质层之上形成另一电介质层来密封气隙。开口的经扩大的下部使得形成的接触部插塞的下部扩大，从而降低接触部插塞的电阻。此外，气隙有利地通过降低接触部插塞周围的电介质材料的平均介电常数(K值)而减小电容。

图1示出了透视图中的FinFET 30的示例。FinFET 30包括衬底50和突出于衬底50上方的鳍64。隔离区域62形成在鳍64的相反侧，其中鳍64在隔离区域62上方突出。栅极电介质66沿着鳍64的侧壁并且位于其顶表面之上，并且栅极电极68位于栅极电介质66之上。源极/漏极区域80位于鳍64中并且在栅极电介质66和栅极电极68的相反侧。图1进一步示出了在后面的图中使用的参考截面。截面B-B沿着FinFET 30的栅极电极68的纵轴延伸。截面A-A垂直于截面B-B，并且沿着鳍64的纵轴并且在例如源极/漏极区域80之间的电流的方向上。截面C-C与截面B-B平行，并跨过源极/漏极区域80。为了清楚起见，后面的图参考了这些参考截面。

图2-7、图8A、图9-13和图14A-14C是根据一些实施例的在不同制造阶段的FinFET器件100的截面视图。FinFET器件100类似于图1中的FinFET 30，但具有多个鳍和多个栅极结构。图2-5示出了沿着截面B-B的FinFET器件100的截面视图。图6-7、图8A、图9-13和图14A示出了沿着截面A-A的FinFET器件100的截面视图。图8B和图8C示出了沿着截面C-C的FinFET器件100的实施例截面视图。图14B和图14C分别示出了沿着截面C-C和B-B的FinFET器件100的截面视图。在本文全篇的讨论中，除非另有规定，否则具有相同编号但字母不同的图(例如图14A和图14B)是指相同器件在相同制造阶段的不同截面视图。

图2示出了衬底50的截面视图。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物层(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅衬底或玻璃衬底。还可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。

参考图3，使用例如光刻和蚀刻技术来图案化图2中所示的衬底50。例如，在衬底50之上形成掩模层，例如衬垫氧化物层52和上覆的衬垫氮化物层56。衬垫氧化物层52可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫氧化物层52可以作为衬底50和上覆的衬垫氮化物层56之间的粘合层。在一些实施例中，衬垫氮化物层56由氮化硅、氮氧化硅、碳氮化硅等或其组合形成，并且可以使用例如低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成。

掩模层可以使用光刻技术来图案化。一般而言，光刻技术利用光致抗蚀剂材料(未示出)，该光致抗蚀剂材料经沉积、辐照(曝光)和显影以去除部分光致抗蚀剂材料。剩余的光致抗蚀剂材料保护下方材料(例如本示例中的掩模层)不受后续处理步骤(例如蚀刻)的影响。在该示例中，光致抗蚀剂材料用于对衬垫氧化物层52和衬垫氮化物层56进行图案化以形成图案化掩模58，如图3所示。

随后使用图案化掩模58对衬底50的暴露部分进行图案化以形成沟槽61，从而在相邻沟槽61之间限定半导体鳍64(例如64A和64B)，如图3所示。在一些实施例中，半导体鳍64通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合在衬底50中蚀刻沟槽而形成。蚀刻工艺可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行且彼此紧密间隔的条带(从顶部看)。在一些实施例中，沟槽61可以是连续的并且围绕半导体鳍64。半导体鳍64在下文中也可称为鳍64。

鳍64可以通过任何合适的方法进行图案化。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来图案化鳍64。一般而言，双图案化或多图案化工艺结合光刻和自对准工艺，从而允许图案被创建有比使用单一直接光刻工艺以其他方式可获得的间距更小的间距。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着图案化牺牲层形成间隔体。然后去除牺牲层，然后可以使用剩余的间隔体或芯轴对鳍进行图案化。

图4示出了在相邻的半导体鳍64之间形成绝缘材料以形成隔离区域62。绝缘材料可以为氧化物(例如氧化硅)、氮化物等或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子系统中的基于CVD的材料沉积以及使其转化为另一种材料(例如氧化物)的后固化)等或其组合来形成。可以使用其他绝缘材料和/或其他形成工艺。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。平坦化工艺(例如化学机械抛光(CMP))可以去除任何多余的绝缘材料，并且形成共面的(未示出)的隔离区域62的顶表面和半导体鳍64的顶表面。图案化掩模58(参见图3)也可以通过该平坦化工艺来去除。

在一些实施例中，隔离区域62包括位于隔离区域62和衬底50/半导体鳍64之间的界面处的内衬，例如，内衬氧化物(未示出)。在一些实施例中，形成内衬氧化物以减少衬底50和隔离区域62之间的界面处的晶体缺陷。类似地，内衬氧化物也可以用于减少半导体鳍64和隔离区域62之间的界面处的晶体缺陷。内衬氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化而形成的热氧化物，但也可以使用其他合适的方法来形成内衬氧化物。

接下来，隔离区域62被凹陷以形成浅沟槽隔离(STI)区域62。隔离区域62被凹陷，使得半导体鳍64的上部从相邻的STI区域62之间突出。STI区域62的顶表面可以具有平坦表面(如图所示)、凸面、凹面(例如碟形)或其组合。STI区域62的顶表面可以通过适当的蚀刻而形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺(例如对隔离区域62的材料具有选择性的蚀刻工艺)来使隔离区域62凹陷。例如，可以执行干法蚀刻或使用稀氢氟(dHF)酸的湿法蚀刻来使隔离区域62凹陷。

图2至图4示出了形成鳍64的实施例，但是鳍可以在各种不同的工艺中形成。例如，衬底50的顶部部分可以由合适的材料代替，例如适合于要形成的预期类型(例如，N型或P型)的半导体器件的外延材料。此后，在顶部具有外延材料的衬底50被图案化以形成包括该外延材料的半导体鳍64。

作为另一示例，可以在衬底的顶表面之上形成电介质层；可以穿过电介质层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以使电介质层凹陷以使得同质外延结构从电介质层突出以形成鳍。

在又一示例中，可以在衬底的顶表面之上形成电介质层；可以穿过电介质层蚀刻沟槽；可使用与衬底不同的材料在沟槽中外延生长异质外延结构；并且可以使电介质层凹陷以使得异质外延结构从电介质层突出以形成鳍。

在生长(一种或多种)外延材料或外延结构(例如，异质外延结构或同质外延结构)的实施例中，所生长的(一种或多种)材料或结构可在生长期间被原位掺杂，这可以避免先前和随后的注入，但原位掺杂和注入掺杂可以一起使用。更进一步，在NMOS区域中外延生长与PMOS区域中的材料不同的材料可能是有利的。在各种实施例中，鳍64可以包括硅锗(Si

图5示出了在半导体鳍64之上形成虚设栅极结构75。在一些实施例中，虚设栅极结构75包括栅极电介质66和栅极电极68。掩模70可以形成在虚设栅极结构75之上。为了形成虚设栅极结构75，在半导体鳍64上形成电介质层。电介质层可以为例如氧化硅、氮化硅、其多层等，并且可被沉积或热生长。

栅极层形成在电介质层之上，并且掩模层形成在栅极层之上。栅极层可以沉积在电介质层之上，并且然后例如通过CMP被平坦化。掩模层可以沉积在栅极层之上。栅极层可以由例如多晶硅形成，但也可使用其他材料。掩模层可以由例如氮化硅等形成。

在形成这些层(例如，电介质层、栅极层和掩模层)之后，可以使用可接受的光刻和蚀刻技术对掩模层进行图案化以形成掩模70。然后，可以通过可接受的蚀刻技术将掩模70的图案转移到栅极层和电介质层以分别形成栅极电极68和栅极电介质66。栅极电极68和栅极电介质66覆盖半导体鳍64的相应沟道区域。栅极电极68还可以具有与相应半导体鳍64的纵向方向基本上垂直的纵向方向。

在图5的示例中，栅极电介质66被示出为形成在鳍64之上(例如，在鳍64的顶表面和侧壁之上)和STI区域62之上。在其他实施例中，栅极电介质66可以通过例如鳍64的材料的热氧化而形成，因此可以形成在鳍64之上而不形成在STI区域62之上。这些和其他变型旨在完全被包括在本公开的范围内。

图6-7、图8A、图9-13和图14A示出了沿截面A-A(沿鳍64的纵轴)进一步处理FinFET器件100的截面视图。注意，在图6-7、图8A和图9中，三个虚设栅极结构75(例如75A、75B和75C)形成在鳍64之上。本领域技术人员将认识到，可以在鳍64之上形成多于或少于三个栅极结构，这些和其他变型旨在被包括在本公开的范围内。

如图6所示，在鳍64中形成轻掺杂的漏极(LDD)区域65。LDD区域65可以通过等离子体掺杂工艺形成。等离子体掺杂工艺可以包括形成和图案化掩模(例如光致抗蚀剂)，以覆盖FinFET的要保护免受等离子体掺杂工艺的区域。等离子体掺杂工艺可以将N型或P型杂质注入鳍64中以形成LDD区域65。例如，P型杂质(例如硼)可以被注入到鳍64中以形成用于P型器件的LDD区域65。作为另一示例，N型杂质(例如磷)可以被注入到鳍64中以形成用于N型器件的LDD区域65。在一些实施例中，LDD区域65邻接FinFET器件100的沟道区域。LDD区域65的部分可以在栅极电极68之下延伸并进入FinFET器件100的沟道区域。图6示出了LDD区域65的非限制性示例。LDD区域65的其他配置、形状和形成方法也是可能的，并且完全旨在被包括在本公开的范围内。例如，LDD区域65可以在形成栅极间隔体87之后形成。在一些实施例中，省略LDD区域65。为了简单起见，在随后的图中未示出LDD区域65，并理解LDD区域65可以在鳍64中形成。

仍然参考图6，在形成LDD区域65之后，在虚设栅极结构75周围形成栅极间隔体87。栅极间隔体87可以包括第一栅极间隔体72和第二栅极间隔体86。例如，第一栅极间隔体72可以是栅极密封间隔体，并且形成在栅极电极68的相反侧和栅极电介质66的相反侧。第二栅极间隔体86形成在第一栅极间隔体72上。第一栅极间隔体72可以由氮化物(例如氮化硅、氧化硅、碳氮化硅等、或其组合)形成，并且可以使用例如热氧化、CVD或其他合适的沉积工艺来形成。第二栅极间隔体86可以使用合适的沉积方法由氮化硅、碳氮化硅、它们的组合或类似物形成。

在实施例中，通过首先在FinFET器件100之上共形地沉积第一栅极间隔体层，然后在沉积的第一栅极间隔体层上共形地沉积第二栅极间隔体层，来形成栅极间隔体87。接下来，执行各向异性蚀刻工艺，例如干法蚀刻工艺，以去除第二栅极间隔体层设置在FinFET器件100的上表面(例如，掩模70的上表面)上的第一部分，同时保留第二栅极间隔体层的沿着栅极结构的侧壁设置的第二部分。在各向异性蚀刻工艺之后剩余的第二栅极间隔体层的第二部分形成第二栅极间隔体86。各向异性蚀刻工艺还去除了第一栅极间隔体层的设置在第二栅极间隔体86的侧壁之外的一部分，并且第一栅极间隔体层的剩余部分形成第一栅极间隔体72。

如图6所示的栅极间隔体87的形状和形成方法仅是非限制性示例，并且其他形状和形成方法是可能的。这些和其他变型旨在被包括在本公开的范围内。

接下来，如图7所示，凹槽88被形成在与虚设栅极结构75相邻的鳍64中，例如，在相邻的虚设栅极结构75之间和/或邻近虚设栅极结构75。在一些实施例中，通过例如使用虚设栅极结构75和栅极间隔体87作为蚀刻掩模的各向异性蚀刻工艺来形成凹槽88，但也可以使用任何其他合适的蚀刻工艺。

接下来，如图8A所示，源极/漏极区域80被形成在凹槽88中。通过使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等之类合适的方法或其组合在凹槽88中外延生长材料，来形成源极/漏极区域80。

如图8A所示，外延源极/漏极区域80可以具有从鳍64的相应表面凸起(例如，凸起到高于鳍64的非凹陷上表面64U)的表面，并且可以具有小平面(facet)。相邻的鳍64的源极/漏极区域80可以合并以形成连续的外延源极/漏极区域80(参见图8B)。在一些实施例中，相邻的鳍64的源极/漏极区域80未合并在一起并且保持分离的源极/漏极区域80(参见图8C)。在一些实施例中，所得到的FinFET是n型FinFET，并且源极/漏极区域80包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的硅碳(SiCP)等。在一些实施例中，所得到的FinFET是p型FinFET，并且源极/漏极区域80包括SiGe和p型杂质，例如硼或铟。

外延源极/漏极区域80可以注入掺杂剂以形成源极/漏极区域80，然后进行退火工艺。注入工艺可以包括形成和图案化掩模(例如光致抗蚀剂)，以覆盖FinFET器件100的要被保护免受注入工艺影响的区域。源极/漏极区域80的杂质(例如，掺杂剂)浓度可以在约1E19cm

接下来，如图9所示，在图8A所示的结构之上形成接触蚀刻停止层(CESL)89。该CESL 89在随后的蚀刻工艺中起蚀刻停止层的作用，并且可以包括合适的材料，例如氧化硅、氮化硅、氮氧化硅、其组合等，并且可以通过合适的形成方法(例如CVD、PVD、其组合等)形成。

接下来，第一层间电介质(ILD)90被形成在CESL 89之上和虚设栅结构75(例如，75A、75B和75C)之上。在一些实施例中，第一ILD 90由电介质材料(例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等)形成，并且可以通过任何合适的方法(例如CVD、PECVD或FCVD)来沉积。可以执行平坦化工艺(例如CMP工艺)以去除掩模70并去除CESL 89的设置在栅极电极68之上的部分。在进行平坦化工艺之后，第一ILD 90的顶表面与栅极电极68的顶表面齐平。

接下来，在图10中，执行实施例后栅极(gate-last)工艺(有时称为替换栅极工艺)，以分别用有源栅极(也可称为替换栅极或金属栅极)和(一种或多种)有源栅极电介质材料来替换栅极电极68和栅极电介质66。因此，在后栅极工艺中，栅极电极68和栅极电介质66可分别称为虚设栅极电极和虚设栅极电介质。在一些实施例中，有源栅极是金属栅极。

参考图10，虚设栅极结构75A、75B和75C(见图9)分别被替换栅极结构97A、97B和97C所替换。根据一些实施例，为了形成替换栅极结构97(例如，97A、97B或97C)，在(一个或多个)蚀刻步骤中去除栅极电极68和位于栅极电极68正下方的栅极电介质66，以便在栅极间隔体87之间形成凹槽(未示出)。每个凹槽暴露相应的鳍64的沟道区域。在虚设栅极去除期间，当蚀刻栅极电极68时，栅极电介质66可用作蚀刻停止层。然后，可以在去除栅极电极68之后去除栅极电介质66。

接下来，在替换栅极结构97的凹槽中形成栅极电介质层94、阻挡层96、功函数层98和栅极电极99。栅极电介质层94共形沉积在凹槽中，例如在鳍64的顶表面和侧壁上、在栅极间隔体87的侧壁上、以及在第一ILD90的顶表面上(未示出)。根据一些实施例，栅极电介质层94包括氧化硅、氮化硅或其多层。在其他实施例中，栅极电介质层94包括高k电介质材料，并且在这些实施例中，栅极电介质层94的k值可以大于约7.0，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极电介质层94的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。

接下来，阻挡层96共形地形成在栅极电介质层94之上。阻挡层96可以包括诸如氮化钛之类的导电材料，但可以替代地使用诸如氮化钽、钛、钽等之类的其他材料。阻挡层96可以使用诸如PECVD之类的CVD工艺形成。然而，可以替代地使用其他替代工艺，例如溅射、金属有机化学气相沉积(MOCVD)或ALD。

接下来，在一些实施例中，功函数层98(例如P型功函数层或N型功函数层)可以形成在阻挡层96之上的凹槽中，并且是在形成栅极电极99之前形成。可以被包括在用于P型器件的栅极结构中的示例性P型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi

接下来，在功函数层98之上共形地形成种子层(未示出)。种子层可以包括铜、钛、钽、氮化钛、氮化钽等或其组合，并且可以通过ALD、溅射、PVD等沉积。在一些实施例中，种子层是金属层，其可以是单层、或包括由不同材料形成的多个子层的复合层。例如，种子层包括钛层和位于钛层之上的铜层。

接下来，栅极电极99沉积在种子层之上，并填充凹槽的剩余部分。栅极电极99可以由包括金属的材料制成，例如Cu、Al、W等、其组合或其多层，并且可以例如通过电镀、化学镀或其他合适的方法形成。在形成栅极电极99之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层94、阻挡层96、功函数层98、种子层和栅极电极99的多余部分，这些多余部分位于第一ILD 90的顶表面之上。栅极电介质层94、阻挡层96、功函数层98、种子层和栅极电极99的所得到的剩余部分由此形成所得到的FinFET器件100的替换栅极结构97。

接下来参考图11，在第一ILD 90之上形成第二ILD 92。穿过第二ILD92和第一ILD90形成开口93以暴露源极/漏极区域80。

在实施例中，第二ILD 92是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 92由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法沉积。在一些实施例中，第二ILD 92和第一ILD 90由相同的材料形成。在一些实施例中，第二ILD 92和第一ILD 90由不同的材料形成。

在一些实施例中，使用光刻和蚀刻形成图11中的开口93。蚀刻工艺蚀刻穿过CESL89以暴露源极/漏极区域80。在一些实施例中，图11中的开口93是使用各向异性蚀刻工艺(例如各向异性等离子体蚀刻工艺)形成的。在实施例中，各向异性等离子体蚀刻工艺使用包括CF

接下来，在图12中，执行各向同性蚀刻工艺，例如各向同性等离子蚀刻工艺，以扩展开口93的下部。在实施例中，各向同性等离子体蚀刻工艺使用包括Cl

各向同性蚀刻工艺增加开口93的下部的体积。如图12所示，每个开口93在第二ILD92的上表面具有第一宽度A，并且在开口93的底部具有第二宽度B，其中B大于A。在一些实施例中，第二宽度B比第一宽度A大约1nm到约5nm之间的值(例如，5nm≥B-A≥1nm)，例如大约1nm。直线R1和直线R2之间的角度α在约87度到约91度之间，例如约87度，其中直线R1沿着开口93上部的直线侧壁(例如，倾斜的笔直侧壁)延伸，并且直线R2平行于衬底50的主上表面。

接下来，在图13中，牺牲层121沿着第一ILD 90的侧壁并沿着第二ILD 92的侧壁形成(例如，共形地)在开口93中。接下来，在牺牲层121之上并沿着牺牲层121形成(例如，共形地)间隔体层123。接下来，硅化物区域95在源极/漏极区域80之上形成在开口93的底部处，并且形成导电材料125以填充开口93。详情如下所述。

在实施例中，牺牲层121是半导体层，例如硅层，并且由诸如ALD、CVD、PECVD等之类的合适的沉积工艺形成。在一些实施例中，所沉积的牺牲层121沿着开口93的侧壁和底部以及沿着第二ILD 92的上表面共形地延伸。接下来，执行蚀刻工艺(例如，各向异性蚀刻工艺)以从开口93的底部去除牺牲层121的部分，以暴露下方源极/漏极区域80。蚀刻工艺还可以从第二ILD 92的上表面去除牺牲层121的部分。在蚀刻工艺之后，牺牲层121沿着开口93的侧壁设置。在随后的工艺中，去除牺牲层121以在第一ILD/第二ILD 90/92和间隔体层123之间形成气隙。尽管硅被用作牺牲层121的示例，但是任何其他合适的材料(例如，可以通过随后的蚀刻工艺选择性地去除的材料)可以用作牺牲层121。

接下来，间隔体层123形成(例如，共形地)在开口93中并且牺牲层121之上。在实施例中，间隔体层123是电介质层，例如氮化硅层，并且由诸如ALD、CVD、PECVD等之类的合适的沉积工艺形成。使用与牺牲层121的材料不同的材料形成间隔体层123以提供蚀刻选择性，使得在随后去除牺牲层121的蚀刻工艺中，牺牲层121被去除而基本上不影响间隔体层123。

在一些实施例中，所沉积的间隔体层123沿着开口93的侧壁和底部以及沿着第二ILD 92的上表面共形地延伸。接下来，执行另一蚀刻工艺(例如，各向异性蚀刻工艺)以从开口93的底部去除间隔体层123的部分，以暴露下方源极/漏极区域80。另一蚀刻工艺也可以从第二ILD 92的上表面去除间隔体层123的部分。在该另一蚀刻工艺之后，间隔体层123沿开口93的侧壁设置在牺牲层121之上。

接下来，在开口93中、在源极/漏极区域80之上形成硅化物区域95(其为可选的)。在一些实施例中，通过以下操作来形成硅化物区域95：首先将能够与半导体材料(例如，硅、锗)反应以形成硅化物或锗化物区域的金属(例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)沉积在外延源极/漏极区域80的暴露部分之上，然后执行热退火工艺以形成硅化物区域95。然后，例如通过蚀刻工艺去除所沉积的金属的未反应部分。尽管区域95被称为硅化物区域，但是区域95也可以是锗化物区域或硅锗化物区域(例如，包括硅化物和锗化物的区域)。

接下来，在开口93中形成(例如，共形地)阻挡层(未示出)。阻挡层可以包括导电材料，例如氮化钛，但可以替代地使用其他材料，例如氮化钽、钛、钽等。阻挡层可以使用ALD、CVD、PECVD、MOCVD等形成。

接下来，在开口93中形成导电材料125以填充开口93。导电材料125可以由含金属的材料制成，例如Cu、Al、W等、其组合或其多层，并且可以通过例如电镀、化学镀或其他合适的方法形成。可以执行诸如CMP之类的平坦化工艺以去除设置在第二ILD 92的上表面之上的层(例如，121、123、阻挡层和125)的多余部分。注意，由于开口93的下部扩大，导电材料125也具有扩大的下部，这有利地降低了形成的接触部插塞的电阻。例如，每个开口93中的导电材料125具有包括直线侧壁轮廓的上部和包括曲线侧壁轮廓的下部，并且下部比上部更宽。

接下来，在图14A中，执行选择性蚀刻工艺以去除牺牲层121。在实施例中，牺牲层121是硅层，并且在选择性蚀刻工艺中使用的化学物质包括氢(H

接下来，通过注入工艺将杂质(例如，Ge)注入到第二ILD 92的顶部部分中以(至少部分地)密封气隙124，并且随后，在第二ILD 92之上形成电介质层111。在一些实施例中，注入工艺将合适的杂质(例如锗)注入到第二ILD 92的顶部部分中。注入工艺使第二ILD 92的顶部部分膨胀(例如，扩展)，从而密封(例如，完全密封或部分密封)气隙124。如图14A所示，部分92S(由第二ILD 92的顶部部分的膨胀引起)密封气隙124，该部分92S可能包括杂质(例如Ge)。导电特征113(例如导电线)形成在电介质层111中。电介质层111和/或电介质层111中的导电特征113可以进一步密封气隙124。如本领域技术人员容易理解的，在图14A的工艺之后可以有附加工艺来完成FinFET器件100的制造，这里不重复细节。

图14B示出了图14A的FinFET器件100，但是是沿着截面C-C。图14C示出了图14A的FinFET器件100，但是是沿着截面B-B。

图15示出了根据另一实施例的FinFET器件100A的截面视图。FinFET器件100A类似于FinFET器件100，但具有形成在电介质层111/112中的接触部插塞104(也称为通孔至接触部插塞)，该电介质层111/112设置在第二ILD 92上。换言之，源极/漏极区域80首先电耦合到接触部插塞102(其可具有或可不具有凹入轮廓)，然后通孔至接触部插塞104形成在下方接触部插塞102之上并电耦合到下方接触部插塞102。图15的示例中的接触部插塞102不具有凹入轮廓。在其他实施例中，图15中的接触部插塞102可以用具有凹入轮廓的接触部插塞(例如接触部插塞104)替换。

在图15中，在第一ILD 90和第二ILD 92中形成接触部插塞102(也可以称为接触部)。接触部102中的每一个包括阻挡层101、种子层103和导电材料105，并且电耦合到下面的导电特征(例如，源极/漏极区域80)。阻挡层101、种子层103和导电材料105的材料和形成方法可以与上文分别针对替换栅极结构97的阻挡层96、种子层和栅极电极99讨论的材料和形成方法相同或相似，因此不重复细节。接触部插塞104可以使用与图11-14A所示相同或相似的处理步骤形成。如图15所示，杂质(例如锗)可以注入到电介质层112的顶部部分中以使其膨胀，从而使电介质层112的部分112S密封(例如，完全密封或部分密封)相应的气隙124。

图16示出了根据另一实施例的FinFET器件100B的截面视图。FinFET器件100B类似于FinFET器件100，但具有形成在电介质层111/112和第一ILD/第二ILD 90/92中、并电耦合到替换栅极结构97的具有凹入轮廓的接触部插塞104(也称为通孔到栅极插塞)。

对所公开的实施例的变型是可能的，并且完全旨在被包括在本公开的范围内。例如，通孔至接触部插塞104(具有凹入轮廓)和下方接触部插塞102(例如，参见图15)的组合可用于替换单独用作电气连接接触部的接触部插塞102，例如图16中的接触部插塞102。

图17示出了根据一些实施例的形成半导体器件的方法1000的流程图。应当理解，图17中所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域的普通技术人员可以认识到许多变型、替代方案和修改。例如，可以添加、移除、替换、重新排列和重复图17中所示的各种步骤。

参照图17，在步骤1010，在突出于衬底上方的鳍之上形成栅极结构。在步骤1020，在栅极结构的相反侧，在鳍之上形成源极/漏极区域。在步骤1030，在源极/漏极区域之上依次形成第一电介质层和第二介质层。在步骤1040，执行第一蚀刻工艺以在第一电介质层和第二电介质层中形成开口，其中该开口暴露下方导电特征。在步骤1050，在执行第一蚀刻工艺之后，执行第二蚀刻工艺以扩大开口的接近衬底的下部。在步骤1060，在第二蚀刻工艺之后在开口中形成接触部插塞。

实施例可以实现优点。例如，所公开的清洁方法允许接触部插塞被形成具有扩大的下部，从而降低所形成的接触部插塞的电阻。另外，接触部插塞的气隙有助于防止或减少金属扩散，并且可以另外降低所形成的器件的平均介电常数值(k值)。

根据实施例，一种形成半导体器件的方法包括：在突出于衬底上方的鳍之上形成栅极结构；在所述栅极结构的相反侧，在所述鳍之上形成源极/漏极区域；在所述源极/漏极区域之上依次形成第一电介质层和第二电介质层；执行第一蚀刻工艺以在所述第一电介质层和所述第二电介质层中形成开口，其中，所述开口暴露下方导电特征；在执行所述第一蚀刻工艺之后，执行第二蚀刻工艺以扩大所述开口的接近所述衬底的下部；以及在所述第二蚀刻工艺之后在所述开口中形成接触部插塞。在实施例中，所述第一蚀刻工艺是各向异性蚀刻工艺。在实施例中，所述第二蚀刻工艺是各向同性蚀刻工艺。在实施例中，在所述第一蚀刻工艺之后并且在所述第二蚀刻工艺之前，所述开口具有直线侧壁轮廓，其中，在所述第二蚀刻工艺之后，所述开口的下部具有曲线侧壁轮廓，并且所述开口的远离所述衬底的上部具有直线轮廓。在实施例中，在所述第二蚀刻工艺之后，所述开口的下部具有第一宽度，并且所述开口的远离所述衬底的上部具有第二宽度，其中，所述第一宽度大于所述第二宽度。在实施例中，所述第一蚀刻工艺是使用包括CF

根据实施例，一种形成半导体器件的方法包括：在突出于衬底上方的鳍之上形成栅极；邻近栅极结构在鳍之上形成源极/漏极区域；在所述源极/漏极区域之上并围绕所述栅极形成第一电介质层；在所述第一电介质层之上形成第二电介质层；使用第一蚀刻工艺形成延伸到所述第一电介质层和所述第二电介质层中的开口，其中，所述开口暴露下方导电特征；使用第二蚀刻工艺增加开口在所述第一电介质层中的体积；沿着所述开口的侧壁形成牺牲层；沿着所述牺牲层形成间隔体层；用导电材料填充所述开口；以及在填充所述开口之后去除所述牺牲层，其中，在去除所述牺牲层之后，在所述第一电介质层和所述第二电介质层与所述导电材料之间形成气隙。在实施例中，所述方法还包括通过在所述第二电介质层之上形成第三电介质层来密封所述气隙。在实施例中，所述第一蚀刻工艺为各向异性蚀刻工艺，并且所述第二蚀刻工艺为各向同性蚀刻工艺。在实施例中，所述第二蚀刻工艺是使用对所述第一电介质层的材料有选择性的蚀刻剂来执行的。

根据实施例，一种半导体器件包括：突出于衬底上方的鳍；位于所述鳍之上的栅极结构；位于所述栅极结构的相反侧的源极/漏极区域；位于所述源极/漏极区域之上的电介质层；以及接触部插塞，其延伸穿过所述电介质层并电耦合到下方导电特征，其中，所述接触部插塞的上部具有直线侧壁轮廓，并且所述接触部插塞的下部具有曲线侧壁轮廓。在实施例中，所述接触部插塞的接近所述衬底的下部的宽度大于所述接触部插塞的远离所述衬底的上部的宽度。在实施例中，所述接触部插塞包括：导电材料；围绕所述导电材料的间隔体层；以及位于所述间隔体层和所述电介质层之间的气隙。在实施例中，所述下方导电特征是所述源极/漏极区域中的一者、所述栅极结构、或连接到所述栅极结构或连接到所述源极/漏极区域中的一者的通孔。

以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。

示例1.一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍之上形成栅极结构；在所述栅极结构的相反侧，在所述鳍之上形成源极/漏极区域；在所述源极/漏极区域之上依次形成第一电介质层和第二电介质层；执行第一蚀刻工艺以在所述第一电介质层和所述第二电介质层中形成开口，其中，所述开口暴露下方导电特征；在执行所述第一蚀刻工艺之后，执行第二蚀刻工艺以扩大所述开口的接近所述衬底的下部；以及在所述第二蚀刻工艺之后在所述开口中形成接触部插塞。

示例2.根据示例1所述的方法，其中，所述第一蚀刻工艺是各向异性蚀刻工艺。

示例3.根据示例2所述的方法，其中，所述第二蚀刻工艺是各向同性蚀刻工艺。

示例4.根据示例3所述的方法，其中，在所述第一蚀刻工艺之后并且在所述第二蚀刻工艺之前，所述开口具有直线侧壁轮廓，其中，在所述第二蚀刻工艺之后，所述开口的下部具有曲线侧壁轮廓，并且所述开口的远离所述衬底的上部具有直线轮廓。

示例5.根据示例4所述的方法，其中，在所述第二蚀刻工艺之后，所述开口的下部具有第一宽度，并且所述开口的远离所述衬底的上部具有第二宽度，其中，所述第一宽度大于所述第二宽度。

示例6.根据示例1所述的方法，其中，所述第一蚀刻工艺是使用包括CF

示例7.根据示例6所述的方法，其中，所述第二蚀刻工艺是使用包括Cl

示例8.根据示例1所述的方法，其中，形成所述接触部插塞包括：形成内衬于所述开口的侧壁的牺牲层；在所述牺牲层之上形成间隔体层；用导电材料填充所述开口；以及在填充所述开口之后去除所述牺牲层，其中，在去除所述牺牲层之后，所述第一电介质层和所述第二电介质层与所述间隔体层之间形成了气隙。

示例9.根据示例8所述的方法，其中，所述牺牲层是沿着所述开口的侧壁形成的，并且所述开口的底部没有所述牺牲层。

示例10.根据示例9所述的方法，还包括：在去除所述牺牲层之后，在所述第二电介质层之上形成第三电介质层，所述第三电介质层密封所述气隙。

示例11.根据示例8所述的方法，其中，所述间隔体层是使用氮化物形成的，并且所述牺牲层是使用半导体材料形成的。

示例12.根据示例11所述的方法，其中，所述氮化物是氮化硅，并且所述半导体材料是硅。

示例13.一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍之上形成栅极；邻近栅极结构在所述鳍之上形成源极/漏极区域；在所述源极/漏极区域之上并围绕所述栅极形成第一电介质层；在所述第一电介质层之上形成第二电介质层；使用第一蚀刻工艺形成延伸到所述第一电介质层和所述第二电介质层中的开口，其中，所述开口暴露下方导电特征；使用第二蚀刻工艺增加所述开口在所述第一电介质层中的体积；沿着所述开口的侧壁形成牺牲层；沿着所述牺牲层形成间隔体层；用导电材料填充所述开口；以及在填充所述开口之后去除所述牺牲层，其中，在去除所述牺牲层之后，所述第一电介质层和所述第二电介质层与所述导电材料之间形成了气隙。

示例14.根据示例13所述的方法，还包括：通过在所述第二电介质层之上形成第三电介质层来密封所述气隙。

示例15.根据示例13所述的方法，其中，所述第一蚀刻工艺为各向异性蚀刻工艺，并且所述第二蚀刻工艺为各向同性蚀刻工艺。

示例16.根据示例15所述的方法，其中，所述第二蚀刻工艺是使用对所述第一电介质层的材料有选择性的蚀刻剂来执行的。

示例17.一种半导体器件，包括：突出于衬底上方的鳍；位于所述鳍之上的栅极结构；位于所述栅极结构的相反侧的源极/漏极区域；位于所述源极/漏极区域之上的电介质层；以及接触部插塞，所述接触部插塞延伸穿过所述电介质层并电耦合到下方导电特征，其中，所述接触部插塞的上部具有直线侧壁轮廓，并且所述接触部插塞的下部具有曲线侧壁轮廓。

示例18.根据示例17所述的半导体器件，其中，所述接触部插塞的接近所述衬底的所述下部的宽度大于所述接触部插塞的远离所述衬底的所述上部的宽度。

示例19.根据示例17所述的半导体器件，其中，所述接触部插塞包括：导电材料；围绕所述导电材料的间隔体层；以及位于所述间隔体层和所述电介质层之间的气隙。

示例20.根据示例17所述的半导体器件，其中，所述下方导电特征是所述源极/漏极区域中的一者、所述栅极结构、或通孔，所述通孔连接到所述栅极结构或连接到所述源极/漏极区域中的一者。