闪存存储器及其制造方法

技术领域

本发明涉及半导体技术领域，特别涉及一种闪存存储器及其制造方法。

背景技术

闪存储器是集成电路产品中一种重要的器件。闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。闪存储器具有集成度高、较快的存取速度和易于擦除等优点，因而得到广泛的应用。

目前的闪存储器分为两种类型：叠栅(stack gate)闪存存储器和分栅(splitgate)闪存存储器。叠栅闪存存储器具有浮栅和位于浮栅的上方的控制栅，同一列的控制栅相连以作为字线，而目前的叠栅闪存存储器存在过擦除的问题。与叠栅闪存存储器不同的是，分栅闪存存储器在浮栅的一侧形成作为擦除栅极的字线，分栅闪存存储器能有效的避免过擦除效应，且分栅闪存存储器利用源端的热电子注入进行编程，具有更高的编程效率。

然而，现有的分栅闪存存储器中的闪存单元存在编程串扰失效的问题，严重影响了闪存存储器的性能。

发明内容

本发明的目的在于提供一种闪存存储器及其制造方法，以解决现有的分栅闪存存储器中的闪存单元编程串扰失效，而导致的闪存存储器性能较低的问题。

为解决上述技术问题，本发明提供一种闪存存储器的制造方法，包括：

提供衬底；

在所述衬底上形成浮栅层，其中，所述浮栅层中形成有开槽，所述开槽中形成有源线；

至少执行一次离子注入工艺，以至少在所述浮栅层侧边的所述衬底中注入离子，并在所述浮栅层侧边形成字线，其中，所述离子注入工艺的离子注入量根据字线下方的沟道开启电压调整，所述字线下方的沟道开启电压与离子注入量呈线性关系。

可选的，根据如下公式计算以获得所述离子的离子注入量：y＝ax+b，其中，y表示：字线的开启电压；

X表示：离子的注入量；

a表示：字线的开启电压与离子的注入量的线性关系系数；

b表示：字线的开启电压与离子的注入量的线性关系常数。

可选的，所述字线的开启电压与离子的注入量的线性关系系数为0.005～0.0065。

可选的，所述字线的开启电压与离子的注入量的线性关系常数为-0.06～-0.05。

可选的，所述离子的注入浓度为：1E11～5E11原子/平分厘米。

可选的，所述离子的类型与所述衬底的类型相同。

可选的，所述离子选自硼离子和砷离子中至少一种。

可选的，执行至少两次离子注入工艺，且执行每次离子注入工艺时注入的离子种类不同。

可选的，在所述衬底上形成浮栅层之前，所述方法还包括在所述衬底上形成第一介质层，以及，

在执行离子注入工艺之前，所述方法还包括：刻蚀所述第一介质层，以去除位于所述浮栅层侧边的所述第一介质层。

可选的，在执行所述离子注入工艺之前，所述方法还包括：在所述源线上形成第二介质层，所述第二介质层用于阻挡所述离子注入所述源线。

为解决上述问题，本发明还提供一种闪存存储器，根据如上述任意一项所述的闪存存储器的制造方法制备而成。

本发明的一种闪存存储器的制造方法，其通过在浮栅层侧边的衬底中注入离子，并使离子的注入量根据字线下方的沟道开启电压进行调整，如此以能精准的提升位于浮栅层侧边的字线的开启电压，通过字线的开启电压的提升以提升字线的关断能力，进而防止字线以及其下的所述衬底发生沟道穿通效应，从而避免闪存储器编程串扰失效，进而提升闪存存储器的性能。

附图说明

图1是本发明一实施例中的闪存存储器的制造方法的流程示意图。

图2a～图2f是本发明一实施例中的闪存存储器的制造方法在其制备过程中的结构示意图。

其中，附图标记如下：

1-衬底；

2-第一介质层； 20-第一介质材料层；

3-浮栅层； 30-浮栅材料层；

3’-初始浮栅层；

4-掩模层；

5-第一侧墙； 6-第二侧墙；

7-源线；

8-第二介质层； 80-第二介质材料层；

9-第三侧墙；

10-字线；

101-第一开口； 102-第二开口；

103-第三开口； 104-第四开口；

105-第五开口； 100-开槽。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种闪存存储器及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

图1是本发明一实施例中的闪存存储器的制造方法的流程示意图。图2a～图2f是本发明一实施例中的闪存存储器的制造方法在其制备过程中的结构示意图；下面结合附图图2a～图2f对本实施例提供的闪存存储器的制造方法其各个步骤进行详细说明。

在步骤S10中，如图2a所示，提供衬底1。

其中，该衬底可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合，可以为单层结构，也可以包括多层结构。因此，衬底可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料。也可以包括诸如，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。

在步骤S20中，如图2a～2e所示，在所述衬底1上形成浮栅层3，其中，所述浮栅层3中形成有开槽100，所述开槽100中形成有源线6。

具体的，形成所述浮栅层3的方法包括如下步骤一到步骤四。

在步骤一中，具体参图2a所示，在所述衬底1上依次形成浮栅材料层30和掩模层4，所述掩模层4中开设有第一开口101。

在本实施例中，形成所述掩模层4的方法包括：在所述浮栅材料层30上形成掩模材料层，在所述掩模材料层上形成光阻层，以所述光阻层为掩模，刻蚀所述掩模材料层以形成掩模层4，并使所述掩模层4中开设有所述第一开口101。

在步骤二中，继续参图2a所示，在所述掩模层4的所述第一开口101的侧壁上形成第一侧墙5，以及位于所述第一开口101相对侧壁上的所述第一侧墙5界定出第二开口102。

具体的，在本实施例中，形成所述第一侧墙5的方法包括：在所述第一开口101内以及所述掩模层4的顶表面形成第一侧墙材料层，去除位于所述掩模层4顶表面和所述第一开口101底部的第一侧墙材料层，以在所述第一开口101的侧壁上形成第一侧墙5，并使位于所述第一开口101相对侧壁上的所述第一侧墙5界定出第二开口102。

在步骤三中，如图2c所示，在本实施例中，以所述掩模层4和所述第一侧墙5为掩模，对所述浮栅材料层30执行第一刻蚀工艺，刻蚀所述浮栅材料层30以形成初始浮栅层3’，并使所述初始浮栅层3’中形成第三开口103。

在本实施例中，刻蚀所述浮栅材料层30的方法可以为湿法刻蚀，也可以为干法刻蚀。此外，在本实施例中，刻蚀所述浮栅材料层30的同时，朝向衬底1方向刻蚀所述第一介质材料层20，以使所述第三开口103延伸至所述第一介质材料层20，并使所述第三开口103分断所述浮栅材料层30以形成所述初始浮栅层3’，以及分断所述第一介质材料层20以形成所述介质层2。

进一步的，参图2d所示，在本实施例中，在形成所述初始浮栅层3’之后，所述方法还包括：

在所述第二开口102和所述第三开口103的侧壁上形成第二侧墙6，位于所述第二开口102相对侧壁上的所述第二侧墙6界定出第四开口104，且位于所述第三开口103相对侧壁上的所述第二侧墙6界定出第五开口105，所述第四开口104和所述第五开口105贯通以构成开槽100。

在本实施例中，可以通过形成第二侧墙材料层，刻蚀所述第二侧墙材料以形成所述第二侧墙6，也可以通过热氧化法在所述第三开口103的侧壁上形成第二侧墙6，具体的成膜方法在此不做具体限定，以实际情况为准。

步骤四，如图2d所示，在所述开槽100内形成所述源线7，并依次刻蚀所述掩模层4、所述初始浮栅层3’以形成浮栅层3。

其中，在所述开槽100内形成所述源线7的方法可以包括：在所述开槽100、所述第一侧墙5以及所述掩模层4顶表面上形成源线材料层，研磨所述第一侧墙5以及所述掩模层4顶表面的所述源线材料层以在所述开槽100内形成所述源线7。

以及，在本实施例中，在开槽100内形成源线7之前，所述方法还包括：光滑化形成所述开槽100中对应于所述衬底1的表面。在本实施例中，通过光滑化所述开槽100中对应于所述衬底1的表面可使得衬底1的表面更光滑，进而使得所述源线7与所述衬底1的接触性能更好，进一步的减小了所述源线7与所述衬底1的接触性能。

其中，光滑化所述开槽100的内壁的方法可以包括：在形成所述开槽100之后的清洗工艺中在清洗液中加入刻蚀液，通过清洗液中的所述刻蚀液修正所述开槽100的内壁上的不平坦区，以使所述开槽100光滑化。

进一步的，继续参图2a～图2e所示，在所述衬底1上形成浮栅层3之前，所述方法还包括在所述衬底1上形成第一介质层2，以及，在执行离子注入工艺之前，所述方法还包括：刻蚀所述第一介质层2，以去除位于所述浮栅层3侧边的所述第一介质层2。

此外，继续参图2d所示，在本实施例中，在所述开槽100内形成所述源线7之后，所述方法还包括，在所述源线7顶表面形成第二介质材料层80。

此外，在本实施例中，依次刻蚀所述掩模层4和所述初始浮栅层3’的同时，刻蚀所述第二介质材料层80以形成第二介质层8。在可选的实施例中，所述第二介质层8还可在刻蚀所述掩模层4和所述初始浮栅层3’之后形成。所述第二介质层8用于保护所述源线6在后续制程中不被破坏。

进一步的，在本实施例中，所述掩模层4通过刻蚀以被全部去除，在可选的实施例中，所述掩模层4还可部分被刻蚀。在此不做具体限定，以实际情况为准。

在步骤S40中，如图2e和2f所示，至少执行一次离子注入工艺，以至少在所述浮栅层3侧边的所述衬底1中注入离子，并在所述浮栅层3的侧边形成字线10，其中，其中，所述离子注入工艺的离子注入量根据所述字线10下方的沟道开启电压调整，所述字线10下方的沟道开启电压与离子注入量呈线性关系。

在本实施例中，通过在所述浮栅层3侧边的所述衬底1中注入离子，并使所述离子的注入量根据所述字线10下方的沟道开启电压进行调整，如此以能精准的提升位于所述浮栅层3侧边的所述字线10的开启电压，通过所述字线10的开启电压的提升，如此以提升所述字线10的关断能力，进而防止所述字线10以及其下的所述衬底1发生沟道穿通效应，以避免闪存储器的编程串扰失效，进而提升闪存存储器的性能。

具体的，根据如下公式计算以获得所述离子的离子注入量：y＝ax+b，

其中，y表示：字线的开启电压；X表示：离子的注入量；a表示：字线的开启电压与离子的注入量的线性关系系数；b表示：字线的开启电压与离子的注入量的线性关系常数。在本实施例中，根据上述公式计算能够精准的获得所述离子的注入量，如此以能够采用最合适剂量的所述离子，以避免发生闪存储器的编程串扰失效的问题。

进一步的，所述字线10的开启电压与离子的注入量的线性关系系数为0.005～0.0065。以及所述字线10的开启电压与离子的注入量的线性关系常数为-0.06～-0.05。可选的，所述离子的注入浓度为：1E11～5E11原子/平分厘米。

此外，在本实施例中，所述离子的类型与所述衬底1的类型相同，即，若

所述衬底1为P型衬底，则所述离子为P型离子，若所述衬底1为N型衬底，则所述离子为N型离子，可选的，所述离子选自硼离子和砷离子其中至少一种。以及，在本实施例中，执行至少两次离子注入工艺，且执行每次离子注入工艺时注入的离子种类不同。通过不同离子对所述字线10下方的沟道开启电压进行调整，以进一步的提升所述字线10的关断能力。

以及，在本实施例中，所述第二介质层8用于阻挡所述离子注入所述源线7。

此外，在本实施例中，所述离子不仅注入所述浮栅层3侧边的衬底1的字线10下方的区域，同时还注入衬底1后续制程中需要注入与本实施离中注入的所述离子种类相同的区域。这样可在后续制程中不进行离子注入或注入少量离子，如此一来，可减少工艺步骤，提升产能。其中，后续需要注入离子的制程例如包括：形成导通所述闪存存储器与外部电源的连接线前对对应于连接线的衬底1进行的离子注入，或者在衬底上形成mos管等非闪存存储器时进行的离子注入。在此不做具体限制，以实际情况为准。

进一步的，本实施例还公开一种闪存存储器，所述闪存存储器根据上述所述的闪存存储器的制造方法制备而成。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。