具有不对称的源极与漏极的晶体管

技术领域

本发明涉及半导体装置制造及集成电路，尤其涉及场效应晶体管的结构以及形成场效应晶体管的结构的方法。

背景技术

可使用互补金属氧化物半导体(complementary-metal-oxide-semiconductor；CMOS)制程来建立p型与n型场效应晶体管的组合，将该p型与n型场效应晶体管用作装置，以构建例如逻辑单元。场效应晶体管通常包括源极，漏极，在该源极与漏极之间提供沟道区的半导体本体，以及与该沟道区叠置的栅极电极。当向该栅极电极施加超过特征阈值电压的控制电压时，在该源极与漏极之间的该沟道区中发生载流子流，从而产生装置输出电流。鳍式场效应晶体管通过使用半导体鳍片作为半导体本体形成，并可包括与该半导体鳍片中的多个沟道区叠置的多个栅极。

场效应晶体管的源极与漏极同时形成。一种方法是向半导体本体的区域中注入包含p型掺杂物或n型掺杂物的离子，以提供源极及漏极。另一种方法是从半导体本体外延生长半导体材料的区段，以形成源极及漏极。利用p型掺杂物或n型掺杂物在生长期间原位掺杂该外延生长的半导体材料。

除其它因素以外，场效应晶体管的操作特性依赖于形成源极及漏极的方式。由于它们通过离子注入或外延生长同时形成，因此，源极及漏极的属性无法被单独设计以针对特定设计应用优化该场效应晶体管的操作特性。

与多栅极场效应晶体管中的宽栅极间距相关的问题是形成源极及漏极的外延生长的半导体材料可能填充不足(underfilled)。该填充不足可能降低装置性能，例如降低射频性能指标，例如最大稳定增益值。该填充不足也可能降低其它性能指标，例如减少晶体管偏置于饱和区时的漏极电流(Idsat)并增加接触电阻。

需要改进的场效应晶体管的结构以及形成场效应晶体管的结构的方法。

发明内容

在本发明的一个实施例中，提供一种用于场效应晶体管的结构。该结构包括：半导体本体，延伸于该半导体本体上方的栅极结构，包括位于该半导体本体的第一部分上的外延半导体层的第一源/漏区，以及位于该半导体本体的第二部分中的第二源/漏区。该栅极结构包括第一侧壁以及与该第一侧壁相对的第二侧壁，该第一源/漏区位于邻近该栅极结构的该第一侧壁，且该第二源/漏区位于邻近该栅极结构的该第二侧壁。该第一源/漏区具有第一宽度，且该第二源/漏区具有大于该第一宽度的第二宽度。

在本发明的一个实施例中，提供一种用于形成场效应晶体管的结构的方法。该方法包括：形成延伸于半导体本体上方的栅极结构，在该半导体本体的第一部分上形成第一源/漏区的外延半导体层，以及在该半导体本体的第二部分中形成第二源/漏区。该栅极结构包括第一侧壁以及与该第一侧壁相对的第二侧壁，该第一源/漏区位于邻近该栅极结构的该第一侧壁，且该第二源/漏区位于邻近该栅极结构的该第二侧壁。该第一源/漏区具有第一宽度，且该第二源/漏区具有大于该第一宽度的第二宽度。

附图说明

包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关这些实施例的详细说明一起用以解释本发明的这些实施例。在这些附图中，类似的附图标记表示不同视图中类似的特征。

图1-8显示依据本发明的实施例处于处理方法的连续制造阶段的鳍式场效应晶体管的结构的剖视图。

具体实施方式

请参照图1并依据本发明的实施例，场效应晶体管的结构10包括设于衬底14上方并从该衬底向上突出的鳍片12。鳍片12及衬底14可由单晶半导体材料(例如单晶硅)组成。鳍片12可通过利用光刻及蚀刻制程图案化衬底14形成，或者通过自对准多重图案化制程形成。浅沟槽隔离(未显示)可围绕鳍片12的下方区段。

在鳍片12及浅沟槽隔离上方形成例如多晶硅的材料层16以及例如二氧化硅的介电材料层17。层17设于层16与鳍片12之间。形成硬掩膜区段18，其设于鳍片12的顶部表面11上方并可延伸穿过该浅沟槽隔离。硬掩膜区段18可通过利用光刻及蚀刻制程图案化例如氮化硅的介电材料层形成。硬掩膜区段18可为具有平行布置及给定均匀间距的条带。

请参照图2，其中，类似的附图标记表示图1中类似的特征，且在下一制造阶段，通过光刻及蚀刻制程移除硬掩膜区段18的其中之一。通过该光刻制程可形成蚀刻掩膜20，其掩蔽保留的硬掩膜区段18并暴露要通过蚀刻移除的硬掩膜区段18。蚀刻掩膜20可包括例如光阻的光敏材料层，其通过旋涂制程铺设、经预烘烤、暴露于通过光掩膜投射的光、经曝光后烘烤、以及用化学显影剂显影。该蚀刻制程可为反应离子蚀刻制程。在图案化之后剥离蚀刻掩膜20。

硬掩膜区段18的所述移除会局部增加位于区域60中的硬掩膜区段18的间距。在相邻区域62中保持初始间距。尤其，通过硬掩膜区段18的所述移除使间距局部加倍。在替代实施例中，可移除多个相邻的硬掩膜区段18，以额外增加局部间距。例如，可移除一对相邻的硬掩膜区段18，以使位于区域60中的硬掩膜区段18的间距局部增至三倍。

请参照图3，其中，类似的附图标记表示图2中类似的特征，且在下一制造阶段，图案化层16，以定义栅极结构22、23、24，所述栅极结构在鳍片12上方并贯穿该鳍片及该沟槽隔离沿相应纵轴而横向延伸。各栅极结构22、23、24垂直于鳍片12排列，叠置并包覆鳍片12。各栅极结构22、23、24可包括由层16的材料组成的伪栅极以及由层17的材料组成的介电层。硬掩膜区段18在栅极结构22、23、24上方以栅极覆盖层的形式设置，且各栅极结构22、23、24包括相对的侧壁25、27。

栅极结构22、23、24(它们是伪栅极元件)采用硬掩膜区段18的图案，包括该多个间距。结果是栅极结构22的侧壁25与栅极结构23的侧壁25以距离d1隔开，且栅极结构23的侧壁25与栅极结构24的侧壁25以大于距离d1的距离d2隔开。在一个实施例中，距离d2可等于或大致等于距离d1的两倍。在此实施例中，栅极结构22、23可具有1CPP(接触(多晶)间距)栅极间距，且栅极结构23、24可具有2CPP栅极间距。在其它实施例中，距离d2可等于或大致等于距离d1的整数倍，取决于所移除的相邻硬掩膜区段18的数目。在该整数是三(3)并移除栅极结构24的实施例中，栅极结构22、23可具有1CPP(接触(多晶)间距)栅极间距，且栅极结构23与邻近所移除的栅极结构24的栅极结构(未显示)可具有3CPP栅极间距。

请参照图4，其中，类似的附图标记表示图3中类似的特征，且在下一制造阶段，通过例如原子层沉积在栅极结构22、23、24及鳍片12上方以衬里形式沉积由例如低k介电材料组成的共形层26。共形层26可具有与位置无关的均匀厚度。形成阻挡掩膜28，其覆盖位于栅极结构23与栅极结构24之间的鳍片12的部分上方的共形层26。阻挡掩膜28可为利用光刻及蚀刻制程图案化的由有机材料组成的旋涂硬掩膜。

请参照图5，其中，类似的附图标记表示图4中类似的特征，且在下一制造阶段，利用非等向性蚀刻制程(例如反应离子蚀刻)蚀刻共形层26，从而形成侧间隙壁30。侧间隙壁30设于栅极结构22与栅极结构23之间。在该蚀刻制程期间，共形层26被阻挡掩膜28掩蔽。

通过蚀刻制程(例如非等向性蚀刻制程(例如，反应离子蚀刻))在鳍片12中形成开口(cavity)32。开口32设于横向位于栅极结构22与栅极结构23之间的鳍片12的部分中。阻挡掩膜28充当蚀刻掩膜，以在形成开口32的该蚀刻制程期间保护位于栅极结构23、24之间的共形层26以及下方的鳍片12的部分。在形成开口32以后，通过例如灰化制程可剥离阻挡掩膜28。

请参照图6，其中，类似的附图标记表示图5中类似的特征，且在下一制造阶段，从环绕开口32的鳍片12的表面通过外延生长制程生长半导体材料层34。层34可从栅极结构22、23之间的空间向外横向延伸，具有小平面形状(faceted shape)。外延生长层34具有顶部表面35，其可突伸超出鳍片12的顶部表面11。

该外延生长制程可为选择性的，因为不从介电表面例如硬掩膜区段18、共形层26或侧间隙壁30生长该半导体材料。可用一定浓度的掺杂物在外延生长期间原位掺杂层34。在一个实施例中，可用提供p型导电性的p型掺杂物(例如，硼)在外延生长期间原位掺杂层34。在一个替代实施例中，可用提供n型导电性的n型掺杂物(例如，磷及/或砷)在外延生长期间原位掺杂层34。层34可具有包含锗及硅的组成，且在一个实施例中，层34可由硅-锗组成。在一个实施例中，层34可由硅-锗组成，并可包含p型掺杂物。在一个替代实施例中，层34可由硅组成，并可包含n型掺杂物。

请参照图7，其中，类似的附图标记表示图6中类似的特征，且在下一制造阶段，邻近各栅极结构22、23、24的侧表面或侧壁形成侧间隙壁36。通过沉积由介电材料(例如二氧化硅)组成的共形层，并用非等向性蚀刻制程(例如反应离子蚀刻)蚀刻所沉积的共形层，可形成侧间隙壁36。

在栅极结构23、24上的侧间隙壁36之间的鳍片12中可形成掺杂区38。掺杂区38具有可与鳍片12的顶部表面11共同延伸的顶部表面39。掺杂区38包含一定浓度的n型或p型掺杂物，且掺杂区38可经掺杂以与层34具有相同的导电类型。掺杂区38可通过离子注入制程形成，该制程引入高能离子(如单向箭头示意所示)，离子轨迹停止于鳍片12中的一定深度范围内。可自合适的源气体生成所述离子，并使用离子注入工具在给定的注入条件下将所述离子注入鳍片12中。该注入条件(例如，离子种类、剂量、动能、倾斜角度)可经选择以调节掺杂区38的特性(例如，深度分布)。层34也与掺杂区38同时被注入。例如，层34的该注入可用以调节结分布。

在一个实施例中，通过注入提供p型导电性的p型掺杂物离子(例如，硼)可在鳍片12中形成掺杂区38。在一个替代实施例中，通过注入提供n型导电性的n型掺杂物离子(例如，磷及/或砷)可在鳍片12中同时形成掺杂区38。栅极结构22、23、24及侧间隙壁36可用以自对准该离子注入制程。

请参照图8，其中，类似的附图标记表示图7中类似的特征，且在下一制造阶段，执行替代栅极制程，以用栅极结构40、42、44替代栅极结构22、23、24并完成该场效应晶体管的结构10。栅极结构40、42、44可包括由以一种或多种金属栅极材料(例如功函数金属)组成的层56，以及由介电材料(例如高k介电材料，如氧化铪)组成的层58。各栅极结构40、42、44具有相对的侧表面或侧壁41、43。栅极覆盖层54可设于各栅极结构40、42、44上方。

由于该替代栅极制程，栅极结构40、42、44采用栅极结构22、23、24的图案，包括该多个间距。结果是，栅极结构40的侧壁41与栅极结构42的侧壁41以距离d3隔开，且栅极结构42的侧壁41与栅极结构44的侧壁41以大于距离d3的距离d4隔开。在一个实施例中，距离d4可等于或大致等于距离d3的两倍。在此实施例中，栅极结构40、42可具有1CPP(接触(多晶)间距)栅极间距，且栅极结构42、44可具有2CPP栅极间距。在其它实施例中，距离d4可等于或大致等于距离d3的整数倍，取决于所移除的相邻硬掩膜区段18的数目。在该整数是三(3)并移除栅极结构24的实施例中，栅极结构40、42可具有1CPP(接触(多晶)间距)栅极间距，且邻近栅极结构42的栅极结构(未显示)与栅极结构42可具有3CPP栅极间距。

结构10包括由层34提供的嵌埋源/漏区46以及由掺杂区38提供的非嵌埋源/漏区48。本文中所使用的术语“源/漏区”是指可充当场效应晶体管的源极或漏极的半导体材料掺杂区。源/漏区46(也就是，层34)横向位于栅极结构40与栅极结构42之间，且源/漏区46(也就是，掺杂区38)横向位于栅极结构42与栅极结构44之间。非嵌埋源/漏区48没有外延半导体材料，且仅包括通过离子注入在鳍片12中形成的掺杂区38。鳍片12提供用以形成源/漏区46、48的半导体本体，所述源/漏区因分别形成的不同方式而具有不对称的布置。沟道区52设于横向位于源/漏区46与源/漏区48之间并在上覆栅极结构40下方的鳍片12中。层间介电层50的区段可位于源/漏区46、48上方的栅极结构40、42、44之间的空间中。

源/漏区48完全位于鳍片12的顶部表面11下方。尤其，提供源/漏区48的掺杂区38通过离子注入完全位于鳍片12的顶部表面11下方，且掺杂区38的顶部表面39可与顶部表面11共同延伸。源/漏区46可突伸超出鳍片12的顶部表面11。尤其，提供源/漏区46的外延生长层34可突伸超出鳍片12的顶部表面11，以使其顶部表面35位于顶部表面11之上。源/漏区46具有等于层34的宽度的宽度w1，且源/漏区48具有等于掺杂区38的宽度的宽度w2，且源/漏区48的宽度w2大于源/漏区46的宽度w1。源/漏区48的增加的宽度源自区域60中的栅极间距大于区域62。

在一个实施例中，源/漏区46可提供该场效应晶体管的结构10中的源极，且源/漏区48可提供该场效应晶体管的结构10中的漏极。在一个替代实施例中，源/漏区46可提供该场效应晶体管的结构10中的漏极，且源/漏区48可提供该场效应晶体管的结构10中的源极。源/漏区46、48经掺杂以具有相同极性的导电类型(也就是，相同的导电类型)。源/漏区46可具有与源/漏区48不同的掺杂物浓度，因为它们在不同的时间并通过流程中的不同技术形成。

随后执行中间工艺制程及后端工艺制程，包括形成接触、过孔，以及与该场效应晶体管耦接的互连结构的线路。

在操作时，与在源极侧及漏极侧上的栅极结构具有1CPP栅极间距的传统场效应晶体管相比，具有提供源极的源/漏区46以及提供漏极的源/漏区48的场效应晶体管可表现出射频性能的改进(例如，在最大稳定增益(也就是，MSG或功率增益)、截止频率(f

上述方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片(bare die)、或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，可以将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。

本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“横向”是指在该水平平面内的方向。

本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。

与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。

对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。