视频信号处理电路与视频信号处理方法

技术领域

本申请涉及影像处理，具体涉及视频信号串流(video streaming)的产生。

背景技术

图1显示熟知视频信号处理电路100的一实施例的功能方块图。视频信号处理电路100包括图像处理电路110、存储器122、存储器124、存储器126及视频信号编码电路130。视频信号处理电路100处理输入数据Din来产生视频信号串流Dout_M、视频信号串流Dout_S1、视频信号串流Dout_S2、…。图像处理电路110用来处理输入数据Din以产生视频信号串流Dout_M的源数据Din_M、视频信号串流Dout_S1的源数据Din_S1及视频信号串流Dout_S2的源数据Din_S2。源数据Din_M(源数据Din_S1或源数据Din_S2)包括多个帧，该些帧被依序存入存储器122(存储器124或存储器126)，以供视频信号编码电路130取用。视频信号编码电路130编码源数据Din_M、源数据Din_S1及源数据Din_S2以分别产生视频信号串流Dout_M、视频信号串流Dout_S1及视频信号串流Dout_S2。

如图1所示，存储器122包括两个存储器区块：存储器区块122a及存储器区块122b，其中一者用来储存源数据Din_M的第N-1帧，另一者用来储存源数据Din_M的第N帧。存储器124及存储器126同理，不再赘述。换句话说，对于任一视频信号串流(Dout_M、Dout_S1、Dout_S2或其他)，视频信号处理电路100至少需要同时储存该视频信号串流的源数据的两个完整的帧，这无疑耗费许多系统资源，使得产品不具竞争力。当视频信号处理电路100所输出的视频信号串流愈多时，此缺点更加显著。

请参阅图2，图2是图1的数据的时序图。时脉CLK的下降缘(即，时间点t2、时间点t4、时间点t6、…)指示帧的起点，时脉CLK的上升缘(即，时间点t1、时间点t3、时间点t5、…)指示帧的终点。在此例中，图像处理电路110包括三个子电路(该三个子电路处理输入数据Din以分别产生源数据Din_M、源数据Din_S1及源数据Din_S2)，所以图像处理电路110可以在时间点t2及时间点t3之间同时输出源数据Din_M的第N-1帧M(N-1)(灰底)、源数据Din_S1的第N-1帧S1(N-1)(灰底)及源数据Din_S2的第N-1帧S2(N-1)(灰底)，以及在时间点t4及时间点t5之间同时输出源数据Din_M的第N帧M(N)(灰底)、源数据Din_S1的第N帧S1(N)(灰底)及源数据Din_S2的第N帧S1(N)(灰底)。当图像处理电路110产生第N帧时(即，时间点t4与时间点t5之间，第N帧储存至两个存储器区块的其中之一)，视频信号编码电路130编码储存于另一个存储器区块中的第N-1帧(即，源数据Din_M的第N-1帧M(N-1)(灰底)、源数据Din_S1的第N-1帧S1(N-1)(灰底)及源数据Din_S2第N-1帧S2(N-1)(灰底))，以产生视频信号串流的第N-1帧(即，M(N-1)(网格)、S1(N-1)(网格)及S2(N-1)(网格))。换言之，图像处理电路110与视频信号编码电路130之间有一个帧的延迟。

综上所述，熟知的视频信号处理电路100不仅耗费硬件资源(存储器需要大量空间且图像处理电路110包括多个子电路)，而且效率不佳(具有延迟)。

发明内容

本申请实施例提供一种视频信号处理电路与视频信号处理方法，以改善先前技术的不足。

本申请实施例提供一种视频信号处理电路，耦接一外部存储器，所述外部存储器储存一第一帧的部分数据。所述视频信号处理电路产生一视频信号串流，所述视频信号处理电路包括：一存储器、一控制电路、一图像处理电路以及一视频信号编码电路。控制电路用来从所述外部存储器读取一第一影像区块，并将所述第一影像区块储存至所述存储器，所述第一影像区块是所述第一帧的一部分。图像处理电路用来从所述存储器读取所述第一影像区块并处理所述第一影像区块以产生一第二影像区块，其中，所述第二影像区块是一第二帧的一部分，所述第二帧不等于所述第一帧。视频信号编码电路用来从所述存储器读取所述第一影像区块，并且编码所述第一影像区块以产生所述视频信号串流的一部分。

本申请实施例提供一种视频信号处理方法，用来根据一第一帧产生一视频信号串流，所述视频信号处理方法包括以下步骤：从一外部存储器读取一第一影像区块，并将所述第一影像区块储存至一存储器，所述第一影像区块是所述第一帧的一部分；一缩放操作，是从所述存储器读取所述第一影像区块，并且处理所述第一影像区块以产生一第二影像区块，其中，所述第二影像区块是一第二帧的一部分，且所述第二帧不等于所述第一帧；以及一编码操作，是从所述存储器读取所述第一影像区块，并且编码所述第一影像区块以产生所述视频信号串流的一部分。

本申请实施例提供一种视频信号处理方法，用来产生一第一视频信号串流及一第二视频信号串流，所述视频信号处理方法包括以下步骤：从一外部存储器读取一第一帧的一第一影像区块，并将所述第一影像区块储存至一内部存储器；处理所述第一影像区块以产生一第二影像区块，所述第二影像区块是一第二帧的一部分，所述第二帧不等于所述第一帧；将所述第二影像区块储存至所述外部存储器；编码所述第一影像区块以产生所述第一视频信号串流的一部分；从所述外部存储器读取所述第二影像区块，并将所述第二影像区块储存至所述内部存储器；以及，编码所述第二影像区块以产生所述第二视频信号串流的一部分。

本申请的实施例所体现的技术手段可以改善先前技术的缺点的至少其中之一，因此本申请相较于先前技术可以节省存储器及/或减少延迟。

有关本申请的特征、实作与功效，兹配合图式作实施例详细说明如下。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1显示熟知视频信号处理电路的一实施例的功能方块图；

图2显示图1的数据的时序图；

图3是本申请影像处理系统的一实施例的功能方块图；

图4是本申请视频信号处理方法的一实施例的流程图；

图5显示图3及图4的数据的时序图的一个例子；

图6显示图4的步骤S320或S360的一实施例的流程图；

图7A及7B分别显示帧710及帧720；

图8A显示图4的步骤S320、步骤S360及步骤S380的另一种实施方式；

图8B显示图4的步骤S320及步骤S360的另一种实施方式；

图9显示步骤S320A、S320B、S360A或S360B的一实施例的流程图；

图10显示图3的存储器232的内部电路；

图11A显示控制电路从存储器210读取数据并将数据写入存储器232的流程图；

图11B及图11C显示图像处理电路及视频信号编码电路从存储器232读取数据的流程图。

【符号说明】

100,230:视频信号处理电路

110,234:图像处理电路

122,124,126,210,232:存储器

130,236:视频信号编码电路

Din:输入数据

Dout_M,Dout_S1,Dout_S2:视频信号串流

Din_M,Din_S1,Din_S2:源数据

122a,122b,212,214,232a,232b:存储器区块

CLK:时脉

t1～t10:时间点

200:影像处理系统

220:处理器

231:控制电路

710,720:帧

S310,S320,S330,S335,S340,S350,S360,S362,S364,S370,S380,S382,S384,S410,S412,S414,S416,S420,S430,S432,S434,S440,S320A,S320B,S360A,S360B,S380A,S910,S920,S1112,S1114,S1116,S1118,S1122,S1124,S1126,S1128,S1129,S1132,S1134,S1136,S1138:步骤

具体实施方式

以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本申请的公开内容包括视频信号处理电路与视频信号处理方法。由于本申请的视频信号处理电路所包括的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以节略。此外，本申请的视频信号处理方法的部分或全部流程可以是软件和/或硬件的形式，并且可借由本申请的视频信号处理电路或其等效装置来执行，在不影响该方法发明的充分揭露及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬件。

图3是本申请影像处理系统200的一实施例的功能方块图。影像处理系统200包括存储器210、处理器220及视频信号处理电路230。

存储器210包括存储器区块212及存储器区块214。存储器区块212用来储存源数据Din_M，而存储器区块214用来储存源数据Din_Sx(x＝1,2,3,…)。更明确地说，源数据Din_M及源数据Din_Sx各包括许多帧；存储器区块212的储存内容包括源数据Din_M的一个帧的全部数据或部分数据，而存储器区块214的储存内容包括源数据Din_Sx的一个帧的全部数据或是部分数据。源数据Din_M可以是未经缩放(scaling)处理的数据(例如，影像传感器的输出影像)，或是经过缩放处理的数据(例如缩小后的输出影像)。

视频信号处理电路230包括控制电路231、存储器232、图像处理电路234及视频信号编码电路236。在一些实施例中，存储器210是动态随机存取存储器(Dynamic RandomAccess Memory,DRAM)，而存储器232是静态随机存取存储器(Static Random AccessMemory,SRAM)。

对视频信号处理电路230而言，存储器210是外部存储器，存储器232是内部存储器。

图4是本申请视频信号处理方法的一实施例的流程图。图4假设视频信号处理电路230产生k+1个视频信号串流(即，Dout_M、Dout_S1、Dout_S2、…、Dout_Sk，k为大于1之整数)。图5是图3及图4的数据的时序图的一个例子。在图5的例子中，k＝2。同样的，时脉CLK的下降缘(即，时间点t2、时间点t4、时间点t8、…)指示帧的起点，时脉CLK的上升缘(即，时间点t1、时间点t3、时间点t6、…)指示帧的终点。以下配合图4及图5说明视频信号处理电路230的操作细节。

S310：控制电路231从外部存储器(更明确地说，从存储器区块212)读取源数据Din_M的第N帧(即，帧M(N)(灰底))的目标影像区块A1，并将目标影像区块A1储存至存储器232。存储器区块212的储存内容包括源数据Din_M的第N帧的部分数据(例如，至少一个影像区块)或全部数据，而控制电路231在执行步骤S310时可以将第N帧的部分数据(即，目标影像区块A1)复制或搬移至存储器232。

S320：图像处理电路234及视频信号编码电路236基于目标影像区块A1分别产生输出影像区块B1(即，源数据Din_S1的第N帧S1(N)(灰底)的一部分)与视频信号串流Dout_M的一部分(即，视频信号串流Dout_M的第N帧M(N)(网格)的一部分)，并且，图像处理电路234将输出影像区块B1储存至外部存储器(更明确地说，储存至存储器区块214)。举例来说，此步骤可以对应到图5的时间点t5与时间点t7之间。视频信号处理电路230基于影像区块进行影像处理，每处理完一个目标影像区块A1，便将输出影像区块B1储存至存储器区块214及输出对应的视频信号串流。在一些实施例中，视频信号串流Dout_M的第N帧M(N)(网格)与源数据Din_S1的第N帧S1(N)(灰底)实质上同时开始产生(时间点t5)且实质上同时完整产生(时间点t7)。

由于视频信号处理电路230是基于影像区块(而非帧)进行影像处理，因此，源数据Din_S1的第N帧S1(N)(灰底)及视频信号串流Dout_M的第N帧M(N)(网格)可以在时间点t5就开始产生，而不用等到源数据Din_M的第N帧M(N)(灰底)结束(即，时间点t6)才开始产生。在一个实施例中，视频信号处理电路230与前级电路(例如，图像信号处理器(image signalprocessor)或缩放电路，图未示)以环缓冲器(ring buffer)的方式存取存储器区块212来达成此目的。环缓冲器的原理及操作细节为本技术领域具有通常知识者所熟知，故不再赘述。由前述说明可知，由于图像处理电路234及视频信号编码电路236共享存储器232中的目标影像区块A1，在图像处理电路234及视频信号编码电路236分别产生输出影像区块B1及视频信号串流Dout_M的一部分之前，控制电路231只从外部存储器将目标影像区块A1写入存储器232一次，借此，可降低视频信号处理电路230与外部存储器间的频宽需求。

S330：判断图像处理电路234及视频信号编码电路236是否完成一个帧的所有影像区块。如果否，则决定下一个目标影像区块A1(步骤S335)后回到步骤S310；如果是，则进行步骤S340。

S340：控制电路231从外部存储器(更明确地说，从存储器区块214)读取源数据Din_Sx的第N帧的目标影像区块A2，并将目标影像区块A2储存至存储器232。存储器区块214的储存内容包括源数据Din_Sx的第N帧的部分数据(例如，至少一个影像区块)或全部数据，而控制电路231在执行步骤S340时可以将第N帧的部分数据(即，目标影像区块A2)复制或搬移至存储器232。

S350：如果视频信号处理电路230正在处理最后一个视频信号串流的第N帧(即，x＝k，换言之，源数据Din_M、源数据Din_S1、源数据Din_S2、…、源数据Din_Sk-1的第N帧皆已处理完毕，并已产生对应的视频信号串流)，则执行步骤S380～S384；否则，执行步骤S360～S364。

S360：图像处理电路234及视频信号编码电路236基于目标影像区块A2分别产生输出影像区块B2(即，源数据Din_Sx+1的第N帧的一部分)与视频信号串流Dout_Sx的一部分，并且，图像处理电路234将输出影像区块B2储存至外部存储器(更明确地说，储存至存储器区块214)。

S362：判断图像处理电路234及视频信号编码电路236是否完成一个帧的所有影像区块。如果否，则决定源数据Din_Sx的第N帧的下一个目标影像区块A2(步骤S370)后回到步骤S340；如果是，则进行步骤S364。

S364：令x＝x+1，然后回到步骤S340以继续处理下一个视频信号串流的第N帧。

步骤S360～S364可以对应到图5的时间点t7与时间点t9之间。更明确地说，目标影像区块A2是S1(N)(灰底)的一个影像区块，视频信号串流Dout_Sx的一部分是视频信号串流Dout_S1的第N帧S1(N)(网格)的一部分，而输出影像区块B2是源数据Din_S2的第N帧S2(N)(灰底)的一部分。同理，因为视频信号处理电路230基于影像区块进行影像处理(即，每处理完一个目标影像区块A2，便将输出影像区块B2储存至存储器区块214及输出对应的视频信号串流)，所以S1(N)(网格)与S2(N)(灰底)实质上同时开始产生(时间点t7)且实质上同时完整产生(时间点t9)。

S380：视频信号编码电路236基于目标影像区块A2产生视频信号串流Dout_Sx的一部分。步骤S380可以对应到图5的时间点t9与时间点t10之间；更明确地说，目标影像区块A2是S2(N)(灰底)的一个影像区块，而视频信号串流Dout_Sx的一部分是视频信号串流Dout_S2的第N帧S2(N)(网格)的一部分。

S382：判断视频信号编码电路236是否完成一个帧的所有影像区块。如果否，则决定源数据Din_Sx的第N帧的下一个目标影像区块A2(步骤S370)后回到步骤S340；如果是，则进行步骤S384。

S384：令N＝N+1且将x重设为1，然后回到步骤S310以继续处理下一个帧(即，第N+1帧)。

由以上的讨论可知，除了最初的源数据Din_M(非由视频信号处理电路230产生)之外，其他的由视频信号处理电路230产生的源数据(源数据Din_S1、源数据Din_S2、…)都储存在存储器区块214；换言之，视频信号处理电路230产生的源数据共享存储器区块214，以节省存储器。此外，视频信号处理电路230还可以减少延迟(即，视频信号串流Dout_M的第N帧M(N)(网格)在时间点t5即开始产生，而非时间点t6之后)。

在一些实施例中，步骤S340及步骤S360可以同时或部分同时执行，例如，控制电路231及图像处理电路234以环缓冲器的方式存取存储器区块214。

图6是图4的步骤S320或S360的一实施例的流程图。图6包括以下步骤。

S410：缩放操作，包括子步骤S412、S414及S416，由图像处理电路234执行。

S412：从存储器232读取目标影像区块(A1或A2)的一部分。请参阅图7A及7B，图7A及7B分别显示帧710及帧720。帧710是源数据Din_M的第N帧或源数据Din_Sx的第N帧，而帧720是源数据Din_S1的第N帧或源数据Din_Sx+1的第N帧。在图7A及7B的例子中，帧710包括6个影像区块(A(a,b)，1≦a≦3，1≦b≦2，每个影像区块A(a,b)依序被选为图4的目标影像区块A1或目标影像区块A2)，而帧720包括2个影像区块(B(c,d)，c＝1，1≦d≦2，每个影像区块B(c,d)可以是图4的输出影像区块B1或输出影像区块B2)。存储器232的储存内容包括至少一个影像区块。在此步骤中，图像处理电路234每次读取目标影像区块的一列数据进行处理。举例来说，假设目标影像区块是A(1,1)，则图像处理电路234每次执行此步骤时读取像素数据P1～P5、P16～P20、P31～P35或P46～P50。

S414：处理该目标影像区块(A1或A2)的该部分以产生输出影像区块(B1或B2)的一部分。输出影像区块即帧720的一个影像区块。以缩小(scaling down)操作为例(假设缩小比例为1/3)，图像处理电路234执行方程式(1)来产生输出影像区块。

需注意的是，图像处理电路234在处理影像区块A(2,1)的某一列的像素(例如，P6～P10)时，会用到(1)相邻影像区块A(1,1)的同一列像素(例如，P1～P5)的部分像素，或是(2)基于相邻影像区块A(1,1)的同一列像素所得到的计算结果。承上例，因为帧720的像素Q2＝(P4+P5+P6)/3(P4、P5及P6是连续的像素)，所以，对情况(1)而言，图像处理电路234在处理影像区块A(2,1)的第一列的像素时，需要影像区块A(1,1)的像素值P4及P5；对情况(2)而言，图像处理电路234在处理影像区块A(2,1)的第一列的像素时，图像处理电路234同时对像素值P4及P5的计算结果(即，(P4+P5)/3)与像素值P6进行计算(即，Q2＝(P4+P5)/3+P6/3)。像素值P4及P5和/或基于像素值P4及P5的计算结果((P4+P5)/3)可以储存在存储器232中，以供图像处理电路234在处理影像区块A(2,1)的第一列的像素时使用。

S416：图像处理电路234将输出影像区块(B1或B2)的该部分储存至存储器210(更明确地说，至存储器区块214)。举例来说，图像处理电路234将像素值Q1储存至存储器区块214。

S420：图像处理电路234判断是否完成该目标影像区块(A1或A2)。当图像处理电路234处理完目标影像区块(A1或A2)的所有列(S420的结果为是)时，流程进到步骤S430；否则，图像处理电路234继续处理目标影像区块(A1或A2)的其他部分。

S430：编码操作，包括子步骤S432及S434，由视频信号编码电路236执行。

S432：视频信号编码电路236从存储器读取该目标影像区块(A1或A2)的一部分。此步骤的目标影像区块与步骤S412的目标影像区块(A1或A2)相同；换言之，同一个目标影像区块(A1或A2)会经过缩放处理及编码处理。

S434：视频信号编码电路236编码该目标影像区块(A1或A2)的该部分以产生该视频信号串流的一部分。在一些实施例中，视频信号编码电路236基于H.264的标准进行编码；H.264的标准为本技术领域具有通常知识者所熟知，故不再赘述。

S440：视频信号编码电路236判断是否完成该目标影像区块(A1或A2)。当视频信号编码电路236处理完目标影像区块的所有像素(S440的结果为是)，则回到图4的步骤S330或S362；否则，视频信号编码电路236继续处理目标影像区块的其他部分。

图4的步骤S380的细节包括图6的步骤S430及步骤S440。

由以上的讨论可知，图像处理电路234及视频信号编码电路236是基于影像区块进行操作。

在不同的实施例中，图6的步骤S410及步骤S430可以交换。

在一些实施例中，源数据Din_M(或视频信号串流Dout_M)、源数据Din_S1(或视频信号串流Dout_S1)、源数据Din_S2(或视频信号串流Dout_S2)等的分辨率不同。举例来说，源数据Din_M(或视频信号串流Dout_M)的分辨率大于源数据Din_S1(或视频信号串流Dout_S1)的分辨率，且源数据Din_S1(或视频信号串流Dout_S1)的分辨率大于源数据Din_S2(或视频信号串流Dout_S2)的分辨率。

处理器220可以根据视频信号串流Dout_Sx的帧率Fx及视频信号串流Dout_Sx+1的帧率Fx+1来控制图像处理电路234和/或视频信号编码电路236是否启动，包括以下三种情境。

情境(1)：当帧率Fx等于帧率Fx+1时，图像处理电路234及视频信号编码电路236皆启动，即，图像处理电路234及视频信号编码电路236皆处理源数据Din_Sx的每一帧(对应到图4及图6的流程)。

情境(2)：当帧率Fx小于帧率Fx+1时，图像处理电路234处理某一帧，而视频信号编码电路236不编码该帧。举例来说，假设帧率Fx是30fps(每秒帧数(frame per second))，而帧率Fx+1是60fps，则图像处理电路234处理源数据Din_Sx的每个帧，但视频信号编码电路236只编码源数据Din_Sx的连续2(＝60/30)个帧中的其中一个并略过另一个。在此情境中，图4的步骤S320、步骤S360及步骤S380分别以图8A的步骤S320A、步骤S360A及步骤S380A取代，而图6的流程则新增两个步骤：S910及S920，如图9所示。在步骤S910中，图像处理电路234根据第一设定值(由处理器220产生)判断是否略过目前的帧。如果是，则图像处理电路234不对该帧进行缩放操作。在步骤S920中，视频信号编码电路236根据第二设定值(由处理器220产生)判断是否略过目前的帧。如果是，则视频信号编码电路236不对该帧进行编码操作。

情境(3)：当帧率Fx大于帧率Fx+1时，视频信号编码电路236编码某一帧，但图像处理电路234不处理该帧。举例来说，假设帧率Fx是60fps，而帧率Fx+1是30fps，则视频信号编码电路236编码源数据Din_Sx的每个帧，但图像处理电路234只处理源数据Din_Sx的连续2(＝60/30)个帧中的其中一个并略过另一个。在此情境中，图4的步骤S320及步骤S360分别以图8B的步骤S320B及步骤S360B取代，而图6的流程则以图9的流程取代。

图10显示图3的存储器232的内部电路。图10与图3基本上相同，图10显示存储器232的一种实施方式。在图10的实施例中，存储器232包括存储器区块232a及存储器区块232b。控制电路231、图像处理电路234及视频信号编码电路236皆耦接存储器区块232a及存储器区块232b。存储器区块232a及存储器区块232b以双缓冲(double buffer)的形式供图像处理电路234及视频信号编码电路236使用。图11A显示控制电路231从存储器210读取数据并将数据写入存储器232的流程图，图11B及图11C显示图像处理电路234及视频信号编码电路236从存储器232读取数据的流程图，详述如下。

图11A包括以下步骤。

步骤S1112：控制电路231选择存储器区块232a及存储器区块232b中状态为0者作为目标存储器区块。存储器区块232a及存储器区块232b有各自的状态。此步骤包括控制电路231等待存储器区块232a或存储器区块232b的状态变为0。

步骤S1114：控制电路231将目标存储器区块的状态设为1。

步骤S1116：控制电路231从存储器210读取D1个位元，并将该D1个位元写入目标存储器区块。

步骤S1118：控制电路231判断累积已写入目标存储器区块的位元数是否大于等于预设值。此预设值可以是控制电路231、图像处理电路234及视频信号编码电路236每次读/写数据量的整数倍。举例来说，假设控制电路231、图像处理电路234及视频信号编码电路236每次读或写的数据量分别为D1、D2及D3，则预设值可以是D1、D2及D3之最小公倍数。在一些实施例中，预设值可以是图4的目标影像区块(A1或A2)的数据量；换言之，步骤S1118的结果为是代表控制电路231已将一个目标影像区块(A1或A2)的数据写入目标存储器区块。

图11B包括以下步骤。

步骤S1122：图像处理电路234或视频信号编码电路236选择存储器区块232a及存储器区块232b中状态为1者作为目标存储器区块。此步骤包括图像处理电路234或视频信号编码电路236等待存储器区块232a或存储器区块232b的状态变为1。

步骤S1124：图像处理电路234或视频信号编码电路236判断目标存储器区块中未读取的数据大于D2(或D3)位元。如果是，则执行步骤S1126；如果否，则等待控制电路231写入数据。

步骤S1126：图像处理电路234或视频信号编码电路236从目标存储器区块读取D2(或D3)个位元。

步骤S1128：图像处理电路234或视频信号编码电路236判断累积从目标存储器区块读出的位元数是否大于等于预设值。如果是，则执行步骤S1129；如果否，则回到步骤S1124。

步骤S1129：图像处理电路234或视频信号编码电路236将目标存储器区块的状态设为2。

由图11A及图11B可知，由于状态为1的存储器区块会同时被控制电路231写入数据(图11A)及被图像处理电路234或视频信号编码电路236读取数据(图11B)，所以目标存储器区块是作为环缓冲器使用。

图11C包括以下步骤。

步骤S1132：图像处理电路234或视频信号编码电路236选择存储器区块232a及存储器区块232b中状态为2者作为目标存储器区块。此步骤包括图像处理电路234或视频信号编码电路236等待存储器区块232a或存储器区块232b的状态变为2。

步骤S1134：图像处理电路234或视频信号编码电路236从目标存储器区块读取D2(或D3)个位元。

步骤S1136：图像处理电路234或视频信号编码电路236判断累积从目标存储器区块读取的位元数是否大于等于预设值。如果是，则执行步骤S1138；如果否，则回到步骤S1134。

步骤S1138：图像处理电路234或视频信号编码电路236将目标存储器区块的状态设为0。

图像处理电路234及视频信号编码电路236的其中一者执行图11B，而另一者执行图11C。举例来说(请参阅图7A)，在某个时间点(区块A(2,1)的第一列的像素值已被写入存储器区块232a)，控制电路231正在将区块A(2,1)的第二列的像素值写入存储器区块232a、图像处理电路234正在从存储器区块232a读取区块A(2,1)的第一列的像素值，以及视频信号编码电路236正在从存储器区块232b读取区块A(1,1)的像素值。

在图10的电路架构下，图像处理电路234及视频信号编码电路236可以同时工作，以加速数据处理及产出。举例来说，请参阅图5，图10的架构可以更快产生帧M(N)(网格)及帧S1(N)(灰底)(即，缩短t7-t5的时间长度)，也可以更快产生帧Sx(N)(网格)及帧Sx+1(N)(灰底)(例如，缩短t9-t7的时间长度)。换言之，图10的电路架构可以使图4的流程更快速地进行，即，影像处理系统200有更高的效率。

以上对本申请实施例所提供的视频信号处理电路与视频信号处理方法进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。