第一晶粒、半导体封装体与形成背侧硅穿孔结构的方法

技术领域

本揭露的一些实施方式是关于第一晶粒、半导体封装体与形成背侧硅穿孔结构的方法。

背景技术

因为在各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度方面的不断改善，半导体产业持续成长。大多数情况下，集成密度的改善是因为最小特征尺寸的连续缩减而导致，并允许更多元件整合在一个给定区域中。

除了较小的电子元件之外，元件封装方面的改良寻求提供占据比之前的封装体更少面积的较小封装体。半导体封装体种类的范例包含四方封装(quad flat pack，QFP)、针格阵列封装(pin grid array，PGA)、球栅阵列封装(ball grid array， BGA)、倒装晶片(flip chips，FC)、封装堆叠(package on package，PoP)、单晶片系统(system on chip，SoC)或集成电路系统(system on integrated circuit，SoIC)装置。有些三维装置(例如三维集成电路、单晶片系统、集成电路系统)是通过在半导体晶圆上将晶片置于晶片上来制备。这些三维装置提供改善的集成密度与其他优势，例如较快的速度与较高的频宽，这是因为堆叠晶圆之间的互连结构中缩减的长度而造成。然而，仍有许多挑战是关于三维装置的。

发明内容

本揭露的一些实施方式提供第一晶粒，第一晶粒包含：第一半导体基板、置于第一半导体基板的前侧上的第一互连结构、延伸贯穿第一半导体基板的第一基板穿孔(through-substrate via，TSV)结构、与置于第一基板穿孔结构与第一互连结构之间的第一保险丝结构，且第一保险丝结构电性连接第一基板穿孔结构与第一互连结构。

本揭露的一些实施方式提供半导体封装体，半导体封装体包含第一晶粒，其中第一晶粒包含：第一半导体基板、包含直接置于第一半导体基板的前侧上的基板氧化层与置于基板氧化层上的多个层间介电层的第一介电结构、嵌入于第一介电结构中的第一互连结构、延伸贯穿第一半导体基板的第一基板穿孔结构与嵌入于基板氧化层中的第一保险丝结构，且第一保险丝结构将第一基板穿孔结构电性连接至第一互连结构。

本揭露的一些实施方式提供形成背侧硅穿孔结构的方法，方法包含在第一半导体基板的背侧中形成沟槽，使得沟槽暴露置于基板氧化层中的第一保险丝结构，基板氧化层形成在第一半导体基板的前侧；在第一半导体基板的背侧与沟槽中沉积阻障材料；执行回蚀制程，以从沟槽的底部移除阻障材料，并形成覆盖沟槽的多个侧壁的阻障层；在沟槽中沉积晶种层；以及在晶种层上形成金属层，以在沟槽中形成基板穿孔结构。

附图说明

在随附附图一起研读时，根据以下详细描述内容可最佳地理解本揭露的态样。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。

图1的A部分为根据本揭露的一些实施方式的第一半导体晶粒100的垂直横截面视图；

图1的B部分为图1的A部分的部分放大图；

图2绘示根据本揭露的一些实施方式的在第一晶粒中形成第一硅穿孔结构的方法的操作的流程图；

图3A至图3H绘示当执行图2的方法的操作时的中间结构的垂直横截面示图；

图4A为根据本揭露的一些实施方式的简化的半导体封装体的上视图；

图4B为沿着图4A的线I-I’的垂直横截面视图。

【符号说明】

10：半导体封装体

50：第一介电封装层

52：第二介电封装层

60：保护层

62：间隙填充层

65：第一接合结构

67：晶粒接合垫

70：钝化层

72：装置接合垫

74：导体连接件

100：第一晶粒

102：第一半导体基板

104：第一介电结构

104A：基板氧化层

104B：层间介电层

104C：层间介电层

104D：层间介电层

104E：层间介电层

104F：层间介电层

104G：钝化层

106：第一金属特征

106L：导电线

106V：通孔结构

108：基板电极

110：第一互连结构

130：第一密封环

150A：第一接合层

152A：第一晶粒接合垫

162：第一硅穿孔结构、第一基板穿孔结构

162M：硅穿孔材料层

162S：晶种层

164：沟槽

180：第一保险丝结构

182：电阻控制层

184：触点蚀刻停止层

186：触点结构

186P：支柱

190M：阻障材料

200：第二晶粒

200’：第二晶粒

200”：第二晶粒

202：第二半导体基板

204：第二介电结构

210：第二互连结构

230：第二密封环

262：第二硅穿孔结构、第二基板穿孔结构

263：第三硅穿孔结构

280：第二保险丝结构

281：第三保险丝结构

310：载板

312：载板接合层

702：操作

704：操作

706：操作

708：操作

710：操作

712：操作

714：操作

716：操作

I-I’：线

P：部分

P1：部分

PR：光阻层

具体实施方式

后文揭露内容提供用于实行所提供的标的的不同特征的许多不同的实施例或范例。后文描述组件及布置的特定范例以简化本揭露内容。当然，此等仅为范例且未意图具限制性。举例而言，在后文的描述中，在第二特征之上或上的第一特征的形成可包含其中以直接接触方式形成第一特征及第二特征的实施例，且亦可包含其中在第一特征与第二特征间形成额外特征，使得第一特征及第二特征可不直接接触的实施例。此外，在各种范例中，本揭露内容可能重复元件符号及/或字母。此重复是出于简单及清楚的目的，且重复本身并不规范所论述的各种实施例及/或配置间的关系。

进一步地，为便于描述，本文中可使用诸如“在...之下”、“在...下方”、“较低”、“在...上方”、“较高”、及类似者的空间相对术语，以描述图示中所例示的一个元件或特征与另一元件(等)或特征(等)的关系。除图示中所描绘的定向之外，空间相对术语亦意图涵盖元件在使用或操作中的不同定向。设备能以其他方式定向(旋转90度或以其他定向)，且本文中使用的空间相对描述语可同样以相应的方式解释。除非特别解释，否则具有相同参考符号的元件被假设为具有相同的材料组成且具有在相同厚度范围内的厚度。

在半导体封装中，上方与下方的晶粒可通过包含硅穿孔(through-silicon via，TSV)结构的连接电路连接。传统的硅穿孔结构可典型地包含在半导体基板中形成沟槽，在沟槽的壁上形成衬垫，并接着在形成有衬垫的沟槽中填充导电材料，例如，全部填充铜(Cu)。其他装置结构例如保险丝、反熔丝、电阻器与电容器在传统上位于所形成的硅穿孔的远端。举例而言，这些装置结构可能形成在晶粒的后段制程(back-end-of-the-line，BEOL)区域中，例如在互连结构中。

在电气测试之后，保险丝结构可用于阻断流至连接电路的电流。根据客户需求，保险丝结构可电性地断开具有缺陷的晶粒。传统的保险丝结构可电性连接至互连结构，并可位于距离硅穿孔结构一些距离处。由于保险丝结构在远处的位置，电流仍被提供至至少一部分的互连结构与/或其他装置结构，导致不必要的功率消耗。

本揭露专注于半导体装置，尤其是包含保险丝结构的半导体封装体与晶粒，此保险丝结构配置以在硅穿孔与互连结构之间的接触点阻断连结电路。如此一来，可在断开连接的晶粒中避免不必要的功率消耗。

图1的A部分为根据本揭露的一些实施方式的第一半导体晶粒100的垂直横截面视图。图1的B部分为图1的A部分的部分P1的放大图。

参考图1的A部分与图1的B部分，第一晶粒100可以是，举例而言，特殊应用集成电路(application-specific integrated circuit，ASIC)晶片、模拟晶片、侦测晶片、无线射频晶片、稳压器晶片或记忆体晶片。在一些实施方式中，第一晶粒100可为主动元件或被动元件。在一些实施方式中，第一晶粒100 包含第一半导体基板102、第一介电结构104、嵌入于第一介电结构104中的第一互连结构110、第一密封环130、第一硅穿孔结构(或第一基板穿孔结构)162 与第一保险丝结构180。

在一些实施方式中，第一半导体基板102可包含元素半导体，例如硅或锗，与/或化合物半导体，例如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟。在一些实施方式中，第一半导体基板102可以是绝缘体上半导体 (semiconductor-on-insulator，SOI)基板。在不同实施方式中，第一半导体基板 102可以是平面基板、具有多个鳍状结构的基板、纳米线或其他发明所属技术领域通常知识者所知的形式。取决于设计需求，第一半导体基板102可以为P 型基板或N型基板，且在其中具有掺杂区域。掺杂区域可针对N型装置或P 型装置而配置。

在一些实施方式中，第一半导体基板102包含定义至少一个主动区的隔离结构与置于主动区上的第一装置层。第一装置层可包含各种装置。在一些实施方式中，装置可包含主动元件、被动元件或其组合。在一些实施方式中，装置可包含集成电路装置。装置可以是，举例而言，晶体管、电容器、电阻器、二极管、光电二极管、保险丝装置或其他类似的装置。在一些实施方式中，第一装置层包含栅极结构、源极/漏极区域、间隔物与类似物。

第一介电结构104可以置于第一半导体基板102的前侧。在一些实施方式中，第一介电结构104可包含氧化硅、氮氧化硅、氮化硅、低介电常数(low- k)材料或其组合。其他适合的介电材料可在本揭露的考虑范围内。第一介电结构104可以是单层或多层介电结构。举例而言，如图1的B部分所示，第一介电结构104可包含多个介电层104A至104F，其可包含基板氧化层104A、层间介电(ILD)层104B-104F，与钝化层104G。然而，虽然图1的B部分绘示七个介电层，本揭露的不同实施方式并不限制层的特定数量。更少或额外的介电层可包含在第一介电结构104中。

第一介电结构104可通过任何适合的沉积制程形成。在此，“适合的沉积制程”可包含化学气相沉积(chemical vapor deposition，CVD)制程、物理气相沉积(physical vapordeposition，PVD)制程、原子层沉积(atomic layer deposition， ALD)制程、高密度电浆化学气相沉积(high density plasma CVD，HDPCVD)制程、金属有机化学气相沉积(metalorganic CVD，MOCVD)制程、电浆增强化学气相沉积(plasma enhanced CVD，PECVD)制程、溅镀(sputtering)制程、激光剥蚀(laser ablation)或类似者。

第一互连结构110可形成在第一介电结构104中。第一互连结构110可包含置于第一介电结构104中的第一金属特征106。第一金属特征106可以是多个金属线与通孔结构中的任何一者，这些通孔结构电性连接相邻的层间介电层104B-104F的金属线。第一金属特征106可电性连接至置于第一半导体基板102上的基板电极108，使得第一互连结构110可电性互连形成在第一半导体基板102上的半导体装置。在一些实施方式中，基板电极108可包含形成在第一半导体基板102的装置层中的晶体管的金属栅极。

第一互连结构110可由任何适合的导电材料形成，例如铜(Cu)、铜合金、铝(Al)、铝合金、银(Ag)、其组合或类似物。举例而言，第一互连结构110可最好地包含原子百分比大于80％的铜，例如大于90％与/或大于95％，虽然可使用更多或更少百分比的铜。其他适合的导电材料可在本揭露的考虑范围内。

在一些实施方式中，阻障层(未绘示)可置于第一金属特征106与第一介电结构104的介电层之间，以避免第一金属特征106的材料迁移至第一半导体基板102。阻障层可包含，举例而言，钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钴钨合金(CoW)或其组合。其他适合的阻障层材料可在本揭露的考虑范围内。

第一密封环130可延伸围绕第一晶粒100的周围。举例而言，第一密封环 130可置于第一介电结构104中并可侧向地环绕第一互连结构110。第一密封环130可配置以避免第一互连结构110在装置制程期间(例如电浆蚀刻与/或沉积制程)受到污染物扩散与/或物理损害。

第一密封环130可包含原子百分比大于80％的铜，例如大于90％与/或大于95％，虽然可使用更多或更少百分比的铜。第一密封环130可包含导电线与连接彼此的通孔结构，且可与导电线106L与第一互连结构110的第一金属特征106的通孔结构106V同时形成。第一密封环130可与第一金属特征106 电性隔绝。其他适合的第一密封环130材料可在本揭露的考虑范围内。

在一些实施方式中，第一金属特征106与/或第一密封环130可通过双重镶嵌制程或多个单一镶嵌制程形成。单一镶嵌制程通常在每个镶嵌制程形成并填充单一个具有铜的特征。双重镶嵌制程通常一次形成并填充两个具有铜的特征，例如使用双重镶嵌制程时，沟槽与重叠的穿孔皆可在单一个铜沉积制程中被填充。在替代的实施方式中，第一金属特征106与/或第一密封环130可通过电镀制程形成。

举例而言，镶嵌制程可包含图案化第一介电结构104以形成开口，例如沟槽与/或穿孔(例如通孔洞)。可执行沉积制程以在开口中沉积导电材料(例如铜)。可接着执行平坦化制程，例如化学机械平坦化(chemical-mechanical planarization，CMP)，以移除位于第一介电结构104顶部的多余的铜(例如过载)。

特定而言，可针对每一个层间介电层104B-104F执行图案化、金属沉积与平坦化制程，以形成第一互连结构110与/或第一密封环130。举例而言，可沉积并图案化第一层间介电层104B以在层间介电层中形成开口。可接着执行沉积制程以填充在层间介电层104B中的开口。可接着执行平坦化制程以移除过载的填充物并在层间介电层104B中形成第一金属特征106。可重复这些制程步骤以形成层间介电层104C-104F与相应的第一金属特征106，并借此完成第一互连结构110与/或第一密封环130。

第一接合层150A可置于第一介电结构104上方。第一接合层150A可由介电材料形成。一或多个第一晶粒接合垫152A可形成在第一接合层150A 中。可通过使用适合的沉积制程沉积介电材料，例如氧化硅、氮化硅、聚合物或其组合，来形成第一接合层150A。其他适合的介电材料可在本揭露的考虑范围内。第一晶粒接合垫152A可置于第一接合层150A中。第一晶粒接合垫 152A可以是由与第一金属特征106的材料相同的材料形成的导电特征。举例而言，第一晶粒接合垫152A可包含钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金、其组合或类似物。

第一晶粒接合垫152A可通过如上所述的双重镶嵌制程或一或多个单一镶嵌制程形成在第一接合层150A中。在替代性的实施方式中，第一晶粒接合垫 152A可通过电镀制程形成。

第一硅穿孔结构162可延伸贯穿形成在第一半导体基板102中的沟槽。第一硅穿孔结构162可在中段制程(middle-end-of-line，MEOL)期间形成，且可由适合的导电材料形成，例如铜(Cu)、铜合金、铝(Al)、铝合金、银(Ag)、钨 (W)、其组合或类似物。举例而言，第一硅穿孔结构162可最好地包含原子百分比大于80％的铜，例如大于90％与/或大于95％，虽然可使用更多或更少百分比的铜。

在一些实施方式中，阻障层可置于第一硅穿孔结构162与第一半导体基板 102与第一介电结构104之间。阻障层可包含，举例而言，钽、氮化钽、钛、氮化钛、钴钨合金或其组合。其他适合的阻障层材料可在本揭露的考虑范围内。

第一保险丝结构180可置于第一硅穿孔结构162与第一互连结构110之间。特定而言，第一保险丝结构180可形成在基板氧化层104A中。第一保险丝结构180可包含电阻控制层182、触点蚀刻停止层(contact etch stop layer， CESL)184与触点结构186。

第一硅穿孔结构162可直接地接触电阻控制层182的第一表面，第一表面面对第一半导体基板102。电阻控制层182可由导电材料形成，此导电材料的电阻高于用于形成第一金属特征106与第一硅穿孔结构162的材料。在一些实施方式中，电阻控制层182可具有高于铜的电阻。举例而言，电阻控制层 182可由例如硅锗、钨、氮化钛、氮化钽、其组合或类似物的材料形成。在一些实施方式中，电阻控制层182与基板电极108可在相同制程期间并由相同材料形成。

触点蚀刻停止层184可由蚀刻停止材料形成，例如氮化硅、碳化硅、碳氮化硅、其组合或类似者。触点蚀刻停止层184可以为单层或多层的蚀刻停止材料。

触点结构186可直接接触电阻控制层182的第二表面，第二表面在第一半导体基板102的远端。触点结构186可配置以电性连接电阻控制层182与/ 或触点蚀刻停止层184至置于层间介电层104B中的导电线106L。触点结构 186可由高熔点导电材料形成，例如钨或类似者。其他适合的高熔点导电材料可在本揭露的考虑范围内。

触点结构186可由一或多个支柱186P形成，一或多个支柱延伸贯穿基板氧化层104A并接触电阻控制层182的第二表面。举例而言，如图1的B部分所示，触点结构可包含四个支柱186P。然而，本揭露并不限制支柱的特定数量。举例而言，在不同实施方式中，触点结构186可包含1至20个支柱186P。

形成在第一硅穿孔结构162与电阻控制层182的第一表面之间的界面具有第一表面区域。形成在触点结构186与电阻控制层182的第二表面之间的界面具有第二表面区域。第一表面区域大于第二表面区域。举例而言，第一表面区域至少比第二表面区域大十倍。

因此，触点结构186可配置以在相对小的第二表面区域中集中流动于第一互连结构110与第一硅穿孔结构162之间的电流。如此一来，施加较高的电压可产生足以融化与/或汽化电阻控制层182的局部加热，从而使第一保险丝结构180断路(open)并从第一硅穿孔结构162电性断开第一互连结构110。在一些实施方式中，经过加热的电阻控制层材料可迁移至第一晶粒100的相邻的层中，使得触点结构186与第一硅穿孔结构162之间的电性接触被破坏。

图2绘示根据本揭露的一些实施方式的在第一晶粒100中形成第一硅穿孔结构162的方法的操作的流程图。图3A至图3H为绘示图2的方法的横截面示图，其中图3C至图3H为图3B的部分P的放大图。

第一晶粒100可以类似于如图1的A部分与图1的B部分所示的第一晶粒100。举例而言，第一晶粒100可包含第一半导体基板102、第一介电结构 104、第一互连结构110、第一接合层150A与第一保险丝结构180。

参考图2与图3A，在操作702中，倒转第一晶粒100并将第一晶粒100 接合至载板310。特定而言，第一接合层150A可接合至载板接合层312。载板310可以是任何适合的载板基板，例如硅晶圆或蓝宝石基板。其他适合的载板基板材料可在本揭露的考虑范围内。

参考图2与图3B，在操作704中，可在第一晶粒100上沉积保护层60。可接着在保护层60上沉积间隙填充层62。保护层60与/或间隙填充层62可由介电材料形成，例如氧化硅、氮氧化硅、氮化硅、其组合或类似者，且可使用任何适合的沉积方法沉积。保护层60与间隙填充层62可形成晶粒封装层。

参考图2与图3C，在操作706中，光阻层PR可形成在第一半导体基板 102的背侧。举例而言，可在间隙填充层62上沉积、曝光并图案化光阻材料以形成光阻层PR。光阻层PR可具有面对第一保险丝结构180的开口。

参考图2与图3D，除了作为操作706的一部分之外，可接着使用光阻层PR作为遮罩来执行湿式或干式蚀刻制程，以形成暴露第一保险丝结构180的沟槽164。在一些实施方式中，可执行第一蚀刻制程以蚀刻第一半导体基板102，并执行第二蚀刻制程以蚀刻置于第一保险丝结构180上的基板氧化层104A。如此一来，沟槽164可延伸贯穿第一半导体基板102与基板氧化层104A。可接着使用灰化或类似者来移除光阻层PR。

参考图2与图3E，在操作708中，可使用任何适合的沉积制程，在沟槽 164中与间隙填充层62上沉积阻障材料190M。在一些实施方式中，阻障材料 190M可包含，举例而言，钽、氮化钽、钛、氮化钛、钴钨合金或其组合。其他适合的阻障材料可在本揭露的考虑范围内。

参考图2与图3F，在操作710中，可执行回蚀制程以从沟槽底部与间隙填充层62的上表面移除阻障材料190M，以形成阻障层190。回蚀制程也移除任何留在第一保险丝结构180上的基板氧化层104A的部分。可使用任何适合的回蚀制程，例如反应性离子蚀刻或类似者。

参考图2与图3G，在操作712中，可在沟槽164中沉积晶种层162S，且可在晶种层162S上形成硅穿孔材料层162M。晶种层162S可通过晶种材料，例如钛、氮化钛、铜、其合金或类似者，的电沉积形成，且可通过任何适合的方式形成，例如电沉积。在操作714中，硅穿孔材料层162M可由导电材料形成，例如铜、金、银、其合金或类似者，且可使用电镀制程或类似者将硅穿孔材料层162M成长在晶种层162S上。

参考图2与图3H，在操作716中，可执行平坦化制程，例如化学机械平坦化制程，以平坦化第一晶粒100。特定而言，可移除位于沟槽164外、间隙填充层62的上表面上的部分晶种层162S与硅穿孔材料层162M，以形成第一硅穿孔结构162。虽然第一硅穿孔结构162绘示以包含不同的晶种层162S 与硅穿孔材料层162M，可能不会存在如此不同的层，且晶种层162S与硅穿孔材料层162M的材料可能是相互分散的(inter-dispersed)。

图4A为根据本揭露的一些实施方式的简化的半导体封装体10的上视图。图4B为沿着图4A的线I-I’的横截面视图。参考图4A与图4B，半导体封装体10可包含堆叠在图1的A部分与图1的B部分上的第一晶粒100的至少一个第二晶粒200。举例而言，半导体封装体10可包含堆叠在第一晶粒100上的三个第二晶粒200、200’、200”。出于简便，参考图4B的横截面示图，仅详细描述一个第二晶粒200。

第二晶粒200可置于第一晶粒100上并接合至第一晶粒100。第二晶粒 200可以是，举例而言，特殊应用集成电路(application-specific integrated circuit， ASIC)晶片、模拟晶片、侦测晶片、无线射频晶片、稳压器晶片或记忆体晶片。第二晶粒200与第一晶粒100可以是同种晶粒或不同种晶粒。在一些实施方式中，第二晶粒200可以是主动元件或被动元件。在一些实施方式中，第二晶粒200可小于第一晶粒100。

在一些实施方式中，第二晶粒200小于第一晶粒100。举例而言，第二晶粒200可包含第二半导体基板202、第二介电结构204、第二互连结构210、第二密封环230、第二硅穿孔结构262与第二保险丝结构280。在一些实施方式中，第二晶粒200也可包含第三硅穿孔结构263与第三保险丝结构281。

第二介电结构204可置于第二半导体基板202的第一侧(即前侧)上。第二介电结构204可具有单层或多层构。举例而言，第二介电结构204可包含多个层间介电层。

第二互连结构210可形成在第二介电结构204中。具体而言，第二互连结构210可与第二半导体基板202的集成电路区域重叠并电性连接至第二半导体基板202的集成电路区域。在一些实施方式中，第二互连结构210包含第二金属特征，例如金属线或通孔结构。第二互连结构210可电性连接至形成在第二半导体基板202上的半导体装置。

第二密封环230可类似于第一密封环130。举例而言，第二密封环230可包含原子百分比大于80％的铜，例如大于90％与/或大于95％，虽然可使用更多或更少百分比的铜。第二密封环230可置于第二半导体基板202的第一侧 (即前侧)上。具体而言，第二密封环230可环绕第二互连结构210，可延伸贯穿第二介电结构204，且可与第二半导体基板202的电路元件电性隔绝。在一些实施方式中，第二密封环230可在第二介电结构204的形成期间形成。

半导体封装体10可包含第一介电封装(dielectric encapsulation，DE)层50、第二介电封装层52、第一接合结构65与钝化层70。半导体封装体10可通过载板接合层312接合至载板310。

第一介电封装层50可环绕第一晶粒100的侧壁。第二介电封装层52可环绕第二晶粒200的侧壁。在一些实施方式中，第一介电封装层50与第二介电封装层52可包含模塑材料，包含树酯与填充物。在替代性的实施方式中，第一介电封装层50与第二介电封装层52可包含氧化硅、氮化硅或其组合。第一介电封装层50与第二介电封装层52可通过旋转涂布、积层法(lamination)、沉积制程或类似者形成。

接合结构65可配置以接合第一晶粒100与第二晶粒200。接合结构65可包含一或多层的可固化接合材料，例如环氧树酯或类似者。至少一个晶粒接合垫67可置于接合结构65中。晶粒接合垫67可配置以电性连接第一硅穿孔结构162至第二互连结构210。在一些实施方式中，晶粒接合垫67可由与第一互连结构110与/或第二互连结构210相同类型的金属制成。

钝化层70可置于第二介电封装层52上并可覆盖第二晶粒200。钝化层70 可由介电材料形成，例如氮化硅、氧化硅或类似者。装置接合垫72可置于钝化层70中。在一些实施方式中，装置接合垫72可以是用于安置导体连接件 74，例如焊球、金属柱、微型凸块或类似者，的球下金属层(under bump metallization，UBM)垫。装置接合垫72可包含金属或金属合金。装置接合垫 72可包含，举例而言，铝、铜、镍、其金属或类似者。其他适合的垫材料可在本揭露的考虑范围内。

第二保险丝结构280可电性连接第二硅穿孔结构262至第二互连结构210。第三保险丝结构281可电性连接第三硅穿孔结构263至第二互连结构210。第二保险丝结构280与第三保险丝结构281可具有与绘示于第一保险丝结构180 中的结构与元件相同的结构与元件。

在组装期间，可倒置第二晶粒200(即上下颠倒)并将第二晶粒200放置在第一晶粒100上。特定而言，包含第二晶粒200的第二晶圆可置于包含第一晶粒100的第一晶圆上。在其他实施方式中，可切割第二晶圆以分离第二晶粒 200，且第二晶粒200可各自地放置在第一晶圆上、在分别的第一晶粒100上。

在一些实施方式中，第一晶粒100与第二晶粒200可以是面对背接合，如图4B所示。在其他实施方式中，第一晶粒100与第二晶粒200可以是面对面接合。在一些实施方式中，可使用光学感测方法对齐第一晶粒100与第二晶粒 200。当达成对齐时，可使用包含金属对金属接合与介电对介电接合的混合接合制程来接合第一晶粒100与第二晶粒200。在各种实施方式中，可执行切割制程以分离三维装置结构(例如半导体封装体10)。

在一些实施方式中，可施加相对高的电压至第一保险丝结构180以使第一保险丝结构180形成断路并电性断开第一晶粒100与第二晶粒200。举例而言，若第二晶粒200被认定为具有缺陷的，可从第一晶粒100电性断开第二晶粒200。

第二保险丝结构280可用于分别电性断开第二硅穿孔结构262与第二互连结构210。第三保险丝结构281可用于电性断开第三硅穿孔结构263与第二互连结构210。举例而言，若第二硅穿孔结构262被认定为具有缺陷的，第二保险丝结构可形成断路以电性断开第二硅穿孔结构262与第二互连结构210，且第三硅穿孔结构263可用于电性断开第二晶粒200与外部装置。

各种实施方式提供第一晶粒100，第一晶粒100可包含：第一半导体基板 102、置于第一半导体基板102的前侧上的第一互连结构110、延伸贯穿第一半导体基板102的第一基板穿孔(through-substrate via，TSV)结构162、与置于第一基板穿孔结构162与第一互连结构110之间的第一保险丝结构180，且第一保险丝结构180电性连接第一基板穿孔结构162与第一互连结构110。

在实施方式中，第一保险丝结构180可包含：电性连接至第一互连结构 110的触点结构186与电阻控制层182，电阻控制层182具有接触第一基板穿孔结构162的第一表面与接触触点结构186的第二表面，第二表面与第一表面相对。在实施方式中，在第一基板穿孔结构162与电阻控制层182的第一表面之间的界面具有第一表面区域，在触点结构186与电阻控制层182的第二表面之间的界面具有第二表面区，且第一表面区域大于第二表面区域。在实施方式中，第一表面区域可至少比第二表面区域大十倍。在实施方式中，电阻控制层 182可具有高于至少一个第一互连结构110与第一基板穿孔结构162的电阻。在实施方式中，第一互连结构110可包含铜、铜合金、铝、铝合金、银或其组合，第一基板穿孔结构162可包含铜、铜合金、铝、铝合金、银或其组合，且电阻控制层182可包含硅锗、钨、氮化钛、氮化钽或其组合。在实施方式中，第一互连结构110与第一基板穿孔结构162可包含至少90％的铜，且电阻控制层182可包含硅锗、钨、氮化钛、氮化钽或其组合。在实施方式中，触点结构186包含至少一个支柱，至少一个支柱在第一互连结构110的金属线与电阻控制层182之间延伸。在实施方式中，第一保险丝结构180还包含置于电阻控制层182的第二表面上的触点蚀刻停止层184。在实施方式中，触点蚀刻停止层184可包含单层或多个多层的蚀刻停止材料，包含氮化硅、碳化硅、碳氮化硅、其组合。在实施方式中，第一保险丝结构180可还包含置于第一基板穿孔结构162与第一半导体基板102之间的阻障层190。在实施方式中，第一晶粒可还包含第一介电结构104，第一介电结构104包含直接置于第一半导体基板102的前侧上的基板氧化层104A与置于基板氧化层104A上的多个层间介电层104B-104F，其中第一互连结构110嵌入于层间介电层104B-104F中，第一保险丝结构180嵌入于该基板氧化层中104A，第一基板穿孔结构162与第一互连结构110之间。

各个实施方式提供半导体封装体，半导体封装体可包含第一晶粒100，其中第一晶粒100可包含：第一半导体基板102、包含直接置于第一半导体基板 102的前侧上的基板氧化层104A与置于基板氧化层104A上的多个层间介电层104B-104F的第一介电结构104、嵌入于第一介电结构104中的第一互连结构110、延伸贯穿第一半导体基板102的第一基板穿孔结构162与嵌入于基板氧化层104A中的第一保险丝结构180，且第一保险丝结构180将第一基板穿孔结构162电性连接至第一互连结构110。

在实施方式中，第一保险丝结构180可包含：电性连接至第一互连结构 110的触点结构186与电阻控制层182，电阻控制层182具有接触第一基板穿孔结构162的第一表面与接触触点结构186的第二表面，第二表面与第一表面相对。在实施方式中，在第一基板穿孔结构162与电阻控制层182的第一表面之间的界面具有第一表面区域，在触点结构186与电阻控制层182的第二表面之间的界面具有第二表面区，且第一表面区域可至少比第二表面区域大十倍。在实施方式中，电阻控制层182可具有高于至少一个第一互连结构110与第一基板穿孔结构162的电阻。在实施方式中，半导体封装体可还包含置于第一晶粒100上的第二晶粒200，第二晶粒200电性连接至第一基板穿孔结构162。

在实施方式中，第二晶粒200包含：第二半导体基板202、包含直接置于第二半导体基板202的前侧上的基板氧化层与置于基板氧化层上的多个层间介电层的第二介电结构204、嵌入于第二介电结构204中的第二互连结构210、延伸贯穿第二半导体基板202的第二基板穿孔结构262与嵌入于第二晶粒200的基板氧化层中的第二保险丝结构280，且第二保险丝结构280将第二基板穿孔结构262电性连接至第二互连结构210。

各种实施方式更提供形成背侧硅穿孔结构的方法，方法包含在第一半导体基板102的背侧中形成沟槽164，使得沟槽164暴露置于基板氧化层104A中的第一保险丝结构180，基板氧化层104A形成在第一半导体基板102的前侧；在第一半导体基板102的背侧与沟槽164中沉积阻障材料190M；执行回蚀制程，以从沟槽164的底部移除阻障材料190M，并形成覆盖沟槽164的多个侧壁的阻障层190；在沟槽164中沉积晶种层162S；以及在晶种层162S上形成硅穿孔金属层(如硅穿孔材料层162M)，以在沟槽164中形成基板穿孔结构162。在实施方式中，方法还包含平坦化第一半导体基板102以从第一半导体基板 102的背侧移除阻障材料190M，其中执行回蚀制程包含从沟槽164移除任何剩余的基板氧化层104A。

上述概述数种实施例或范例的特征，以便熟悉此项技艺者可更了解本揭露内容的态样。熟悉此项技艺者应当理解，熟悉此项技艺者可轻易地使用本揭露内容作为设计或修改其他制程及结构的基础，以实现本文中所介绍的实施例或范例的相同目的及/或达成相同优点。熟悉此项技艺者亦应当认知，此均等构造不脱离本揭露内容的精神及范围，且在不脱离本揭露内容的精神及范围的情况下，熟悉此项技艺者可在本文中进行各种改变、替换、及变更。