半导体装置

技术领域

本发明实施例涉及集成电路(ICs)与半导体装置及其形成方法，尤其涉及互补式金属─氧化物─半导体(complementary metal-oxide-semiconductor；CMOS)装置。

背景技术

半导体集成电路(integrated circuit；IC)产业已历经了指数式的成长。在集成电路的材料与设计的技术进步下，已产出数个世代的集成电路，每个世代均比其前一个世代具有较小且更复杂的电路。在集成电路革命的过程中，通常是随着功能密度(举例而言：每单位芯片面积的互连的装置数量)的增加而缩减几何尺寸(举例而言：使用一工艺所能形成的最小构件(或是线))。这样的尺寸缩减的过程通常会通过增加制造效率与降低关连的成本而获得效益。这样的尺寸缩减亦会增加所加工及制造的集成电路结构(例如，三维晶体管)的复杂度，且为了实现这些进步，在集成电路的加工与制造会需要类似的发展。

例如，已经导入多栅极(multi-gate)装置，以通过增加栅极-通道耦合(gate-channel coupling)、降低截止状态电流(OFF-state current)及降低短通道效应(short-channel effects；SCEs)，以改善栅极控制性。这样的多栅极装置是以纳米片为基础的(nano-sheet-based)晶体管，其栅极结构围绕其通道区而延伸，而对此通道区在所有侧面上提供存取。上述以纳米片为基础的晶体管可相容于传统的金属─氧化物─半导体(metal-oxide-semiconductor；MOS)工艺，得以使其大幅度缩减尺寸却仍维持栅极控制性并减轻短通道效应。然而，随着消费者对于进一步强化装置效能的需求持续快速成长，变得愈来愈需要从传统的以纳米片为基础的晶体管所能提供的芯片占用面积(chipfootprints)而进一步减少晶体管的芯片占用面积。因此，尽管传统的以纳米片为基础的晶体管一般已足以满足其被期望的目的，但尚未在所有方面都完全令人满意。

发明内容

一实施例是关于一种半导体装置。上述半导体装置包括：一鳍状结构，沿着一第一方向纵向延伸，上述鳍状结构包括一半导体层堆叠物，上述半导体层堆叠物的多个半导体层沿着正交于上述第一方向的一第二方向逐一堆叠；一第一掺杂物形式的一第一源极/漏极部件，在上述鳍状结构上并与上述半导体层堆叠物隔开；一第二掺杂物形式的一第二源极/漏极部件，在上述鳍状结构上，沿着上述第二方向在上述第一源极/漏极部件的上方并连接于上述半导体层堆叠物，上述第一掺杂物形式不同于上述第二掺杂物形式；以及一隔离部件，介于上述第一源极/漏极部件与上述第二源极/漏极部件之间。

另一实施例是关于一种半导体装置。上述半导体装置包括：多个基础鳍状物结构，在一半导体基底上；多个通道层堆叠物，每个通道层堆叠物分别沿着正交于上述半导体基底的一顶表面的一第一方向高于上述多个基础鳍状物结构中与其对应的基础鳍状物结构；多个第一源极/漏极部件，在邻近的基础鳍状物结构之间；以及多个第二源极/漏极部件，在相邻的通道层堆叠物之间并沿着上述第一方向各自高于上述多个第一源极/漏极部件中与其对应的第一源极/漏极部件，其中上述多个第一源极/漏极部件与上述多个第二源极/漏极部件具有相反的导电形式。

又另一实施例是关于一种方法。上述方法包括：接收一半导体基底；形成多个第一半导体层与多个第二半导体层的一堆叠物，上述多个第一半导体层与上述多个第二半导体层以交错的方式垂直排列于上述半导体基底的上方，上述多个第一半导体层与上述多个第二半导体层具有不同的材料组成；在上述堆叠物的上方形成一栅极结构；将上述堆叠物在上述栅极结构的两侧的部分凹陷，以形成多个源极/漏极沟槽，上述多个源极/漏极沟槽各自具有低于上述堆叠物的一底表面的一对应的底部；在垂直相邻的上述多个第二半导体层的端部之间的间隙形成多个内间隔物；在上述多个源极/漏极沟槽的底部形成多个第一源极/漏极部件；在上述多个第一源极/漏极部件的顶部上形成多个隔离部件，上述多个隔离部件并覆盖上述多个第一源极/漏极部件；以及在上述多个隔离部件上形成多个第二源极/漏极部件。

附图说明

通过以下的详述配合所附附图可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制，且仅用于说明目的。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。

图1A是根据本发明实施例的一些实施形态建构的本发明实施例的一以纳米片为基础的装置的一实施形态的三维(3D)透视图。

图1B是根据本发明实施例的一些实施形态建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的一实施形态的剖面图。

图2A是根据本发明实施例的一些实施形态的用于制造本发明实施例的一以纳米片为基础的装置的一实施形态的例示方法的流程图。

图2B是根据本发明实施例的一些实施形态的用于制造本发明实施例的一以纳米片为基础的装置的一实施形态的例示方法的流程图。

图3是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图4是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图5是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图6是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图7A是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图7B是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图7C是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图8是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图9A是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图9C是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图10是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图11是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图12是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图13是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图14A是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图9B是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的B-B’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图9D是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的B-B’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

图14B是根据本发明实施例的一些实施形态而在各种制造阶段建构的沿着图1A中的B-B’线的本发明实施例的一以纳米片为基础的装置的实施形态的剖面图。

附图标记如下：

10:方法

12,14,16,18,20,22,24,26,28,30,32,34,36,38:区块

100:装置

102:基底

104:鳍状物结构

104a:源极/漏极区

104b:通道区

104’:基础鳍状物

110,120:半导体层

150:隔离部件

202:栅极间隔物

204:源极/漏极沟槽

204b:沟槽部分

205:开口

206:内间隔物

220:接触蚀刻停止层

240:虚设栅极堆叠物

242:栅极沟槽

242’:开口

245:界面层

246:栅极介电层

248:导电金属层

250:栅极结构

330:深度

340:横向宽度

350:层间介电层

360:厚度

360A,360B:接触部件

370A,370B:硅化物部件

400,410,420:表面

500A,500B:外延源极/漏极部件

550:隔离部件

550’:空气间隙

602:沉积

604:局部蚀刻操作

705:高度尺寸

710:宽度

720:间隔

1500A,1500B:外延材料层

A-A’,B-B’:线

具体实施方式

以下公开内容提供了许多不同的实施例或范例，用于实施所提供的申请专利的发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明的实施例。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含第一与第二部件直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。此外，本发明实施例在各种范例中可能重复元件符号的数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或状态之间指定其关系。

再者，在此可使用空间相对用词，例如“在……下方”、“在……下”、“低于”、“下方的”、“在……上”、“高于”、“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词用以涵盖附图所描绘的方向以外，使用中或操作中的装置的不同方向。装置可能被转向(旋转90度或其他方向)，且可与其相应地解释在此使用的空间相对描述。再者，除非另有说明，否则根据在此公开的具体技术及所属技术领域中技术人员的理解，当用“约”、“大约”及相似的用词描述一个数字或一个数字范围时，所述用词涵盖在所述数字的某些变化(像是+/-10％或其他变化)内的数字。举例而言，用词“约5nm”可涵盖4.5nm至5.5nm的尺寸范围。

本发明实施例整体上是关于集成电路(ICs)与半导体装置及其形成方法。更具体而言，本发明实施例是关于互补式金属─氧化物─半导体装置。“互补式金属─氧化物─半导体(CMOS)”是半导体装置的一种形式，其使用p型晶体管(PMOS)与n型晶体管(NMOS)的组合，以实现逻辑闸及其他电路。互补式金属─氧化物─半导体(CMOS)技术是用来建构微处理器、存储器芯片、微控制器、其他装置。随着技术向着更小的技术节点(例如20nm、16nm、10nm、7nm、5nm及更低)进展，互补式金属─氧化物─半导体(CMOS)的效能优化是越来越倾向决定于缩减其芯片的占用面积及增加封装密度。其结果，以纳米片为基础的晶体管对于建构互补式金属─氧化物─半导体(CMOS)装置而言已经成为一受欢迎且受瞩目的架构。有时，将以纳米片为基础的晶体管称为全绕式栅极(gate-all-around；GAA)晶体管、多桥通道(multi-bridge-channel；MBC)晶体管或一些其他名称。一般而言，一以纳米片为基础的晶体管包括多个悬空的通道层(或简称为“通道层”)，其一个堆叠于另一个的顶部上，且一栅极结构与其啮合。一以纳米片为基础的晶体管的通道层可包括任何适当的形状或配置。例如，上述通道层可以是许多不同形状之一，例如线状(或是，纳米线)、片状(或是，纳米片)、棒状(或是，纳米棒)及/或其他适当的形状。换句话说，“以纳米片为基础的晶体管”这个用语广泛地涵盖具有纳米线、纳米棒及任何其他形状的形式的通道层的晶体管。另外，上述以纳米片为基础的晶体管的通道层可以与单一、邻近的栅极结构或多个栅极结构啮合。与上述通道层啮合的一栅极结构包括多个部分在垂直相邻的通道层之间。在源极/漏极部件与对应的栅极结构之间形成内间隔物，而维持适当的电性隔离。一对外延源极/漏极部件(可互换地称为外延部件或源极/漏极部件)是形成在上述通道层的两端，而使电荷载体在操作期间(例如，当开启上述晶体管时)可以从源极区经由上述通道层流至漏极区。

在许多做法，基于以纳米片为基础的晶体管的互补式金属─氧化物─半导体(CMOS)是在基底上“肩并肩”地排列p型金属─氧化物─半导体(PMOS)与n型金属─氧化物─半导体(NMOS)。因此，互补式金属─氧化物─半导体(CMOS)所具有的芯片占用面积至少是一传统的以纳米片为基础的晶体管的芯片占用面积的二倍。随着消费者对于进一步强化装置效能的需求持续快速成长，这样的配置已经加快接近其所能提供的尺寸限制。对于进一步微型化的晶体管配置的需求已经更显急迫。本发明实施例提供具有将p型金属─氧化物─半导体(PMOS)晶体管与n型金属─氧化物─半导体(NMOS)晶体管垂直堆叠在基底上的以纳米片为基础的互补式金属─氧化物─半导体(CMOS)装置的制造方法。换句话说，将p型金属─氧化物─半导体(PMOS)与n型金属─氧化物─半导体(NMOS)形成为彼此垂直对准，并形成在各自平行于半导体基底的顶表面的二个分开的平面上。因此，与其他做法比较，会进一步减少互补式金属─氧化物─半导体(CMOS)的芯片占用面积。本发明实施例所属技术领域中技术人员可以得知可以受益于本发明实施例各个面向的半导体装置的其他例子。例如，金属─氧化物─半导体场效晶体管(metal-oxide semiconductor field effecttransistors；MOSFETs)的其他形式，例如平面式金属─氧化物─半导体场效晶体管、鳍式场效晶体管(FinFETs)、其他多栅极场效晶体管可以受益于本发明实施例一些面向。

基于以纳米片为基础的晶体管的一例示的互补式金属─氧化物─半导体装置100(或简称为装置100)是示出于图1A与图1B。图1A是根据本发明实施例的实施形态的装置100的一实施形态的三维(3D)透视图。图1B是图1A的装置100的沿着线A-A’的剖面图。提供图1A与图1B，以对后文使用剖面图叙述的部件有较佳的视觉化及了解。已对图1A与图1B所示内容有所省略，而使其可能未包含在后文详细说明的所有的部件。如图所示，装置100包括一基底102，其为一半导体基底。多个鳍状物结构(或是，鳍状物)104形成在基底102的上方，鳍状物结构104各自在X方向水平地纵向延伸，并在Y方向水平地彼此分离。X方向与Y方向彼此正交，而Z方向与XY平面直交(或为其法线方向)，XY平面是由X方向及Y方向所定义。可使基底102所具有的顶表面平行于XY平面。

鳍状物结构104各自具有一源极区104a与一漏极区104a，其沿着X方向设置。将源极区104a与漏极区104a合称为源极/漏极区104a。外延源极/漏极部件500A与500B是形成在鳍状物结构104的源极/漏极区104a之中或之上。在一些实施例中，外延源极/漏极部件500A及/或500B可能会合并在一起，例如沿着Y方向在邻近的鳍状物结构104之间，以提供比个别的外延源极/漏极部件还大的横向宽度。鳍状物结构104各自还具有一通道区104b，通道区104b设置在源极/漏极区104a之间并连接此源极/漏极区104a。鳍状物结构104各自具有一基础鳍状物104’与多个悬空的半导体层(亦可互换地称为“半导体层”、“悬空通道层”、“通道层”或“较高的通道层”)120的一堆叠物，基础鳍状物104’在鳍状物结构104的通道区104b，悬空的半导体层120的堆叠物在基础鳍状物104’的上方并从基底102垂直(举例而言：沿着Z方向)向上延伸。基础鳍状物104’连接一对外延源极/漏极部件500A。每个悬空的半导体层120连接一对外延源极/漏极部件500B。悬空的半导体层120可各自成为许多不同形状的一种，例如线状(或是，纳米线)、片状(或是，纳米片)、棒状(或是，纳米棒)及/或其他适当的形状，可将悬空的半导体层120彼此隔开。在所示出的实施例中，在此堆叠物中有三个悬空的半导体层120。然而，在此堆叠物中可能有任何数量的层数，例如2至10层。悬空的半导体层120可以各自与单一、邻近的栅极结构250啮合。内间隔物206形成在栅极结构250与外延源极/漏极部件500B之间，以提供保护并确保适当的隔离。要注意的是，在图1A是将栅极结构250示出为一透明的部件，以显示栅极结构250所覆盖的部件(例如，悬空的半导体层120)。图1A与图1B有所省略以提供装置100的一总括图示，而未包括所有的细节。这些细节连同一些附加细节，会结合后续附图来作说明。

装置100还包括多个隔离部件150，其在基底102内或在基底102的上方，将邻近的鳍状物结构104彼此隔离。隔离部件150可以是浅沟槽隔离(shallow trench isolation；STI)部件。在一些例子中，隔离部件150的形成包括向基底102中蚀刻出在有源区域(在其中形成鳍状物结构的区域)之间的多个沟槽，并以例如氧化硅、氮化硅、氮氧化硅、其他适当的材料或上述的组合等的一或多种介电材料填充上述沟槽。例如一化学气相沉积(chemicalvapor deposition；CVD)工艺、一原子层沉积(atomic layer deposition；ALD)工艺、一物理气相沉积(physical vapor deposition；PVD)工艺、一等离子体辅助化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)工艺、一等离子体辅助原子层沉积(plasma enhanced atomic layer deposition；PEALD)工艺及/或上述的组合等的任何适当的方法，可以用来沉积隔离部件150。隔离部件150可以是一多层结构，例如为在基底102的上方的一热氧化物衬垫层以及在上述热氧化物衬垫层的上方的一填充层(举例而言：氮化硅或氧化硅)。或者，可以使用任何其他隔离技术来形成隔离部件150。如在图1A所示出，悬空的半导体层120的堆叠物各自位于高于隔离部件150的顶表面之处。在所示出的实施例中，装置100还包括：多个栅极间隔物202，在栅极结构250的两侧上；接触蚀刻停止层220，在外延源极/漏极部件500B的上方；以及层间介电(interlayer dielectric；ILD)层350，在外延源极/漏极部件500B的上方以及接触蚀刻停止层220的上方。

图2A至图2B为流程图，显示根据本发明实施例的一些实施形态的用以制造本发明实施例的一装置100的一例示的方法10。图3至图6、图7A至图7C、图8、图9A、图9C、图10至图13及图14A是根据方法10的实施形态而在各种制造阶段建构的沿着图1A中的A-A’线的装置的剖面图。图9B、图9D及图14B是根据方法10的实施形态而在各种制造阶段建构的沿着图1A中的B-B’线的装置的剖面图。

请参考图2A的区块12与图3，装置100包括一基底102。基底102包含一半导体材料，例如块状(bulk)硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)或上述的组合。基底102亦可包括一绝缘体上覆半导体(semiconductor-on-insulator)基底，例如绝缘体上覆硅(Si-on-insulator；SOI)基底、绝缘体上覆锗(Ge-on-insulator；GOI)基底、绝缘体上覆硅锗(SiGe-on-insulator；SGOI)基底。后文的说明示出一n型金属─氧化物─半导体(NMOS)装置100作为例示。其相同或类似方法可以实现于p型金属─氧化物─半导体(PMOS)装置或互补式金属─氧化物─半导体(CMOS)装置。

请参考图2A的区块14与图3，在基底102的上方形成一半导体层堆叠物。上述半导体层堆叠物包括彼此交替的多个半导体层110与多个半导体层120。例如，一半导体层110是形成在基底102的上方；一半导体层120形成在上述半导体层110的上方；以及另一个半导体层110形成在上述半导体层120的上方，如此以同样的方式继续。将半导体层110与120的材料组成配置为使其在一后续工艺具有蚀刻选择性。例如，在所示出的实施例中，半导体层110包含硅锗(SiGe)，而半导体层120包含(Si)。在一些其他的实施例中，半导体层120包含硅锗，而半导体层110包含硅。在另一些实施例中，半导体层120与120都包含硅锗，但具有不同的锗原子浓度。半导体层110可各自具有彼此相同的厚度或具有彼此不同的厚度以及各自与半导体层120为相同或不同的厚度。在一些实施例中，半导体层110与120各自具有约5nm至约15nm的厚度。若半导体层120的厚度过小，装置电阻可能会过高；若半导体层120的厚度过大，晶体管通道在这个部分的栅极控制性可能会不足。若半导体层110的厚度过小，可能会没有足够的空间用来形成栅极层；若半导体层110的厚度过大，任何获得的效益会被材料成本的增加及效率的减少所抵销。

关于上述半导体层堆叠物以及半导体基底在上述半导体堆叠物正下方的部分，将其图形化为多个鳍状物结构104，而使其各自沿着X方向延伸。鳍状物结构104的底部，也就是从基底102形成的部分，称为基础鳍状物104’。可通过任何适当的方法来图形化鳍状物结构104。例如，可以使用一或多道光刻工艺来图形化上述鳍状物，包含双重图形化(double-patterning)或多重图形化(multi-patterning)工艺。通常，双重图形化或多重图形化工艺结合光刻和自对准工艺，其得以使产生的图形所具有的例如节距(pitch)小于使用单一、直接光刻可另外获得的图形的节距。例如，在一实施例中，在一基底的上方形成一牺牲层，并使用一光刻工艺将上述牺牲层图形化。使用一自对准工艺在图形化的上述牺牲层旁形成多个间隔物。然后移除上述牺牲层，接着可以将留下来的间隔物或心轴(mandrels)用来图形化上述鳍状物。上述图形化可以使用多道蚀刻工艺，其可以包含干式蚀刻及/或湿式蚀刻。多个鳍状物结构104所具有的沿着Y方向的横向宽度可以彼此相同或彼此不同。

请参考图2A的区块16与图3，在鳍状物结构104的每一个的一部分的上方形成栅极结构250。在一些实施例中，在相邻的鳍状物结构104之间之处，栅极结构250亦形成在隔离部件150(请见图1A)的上方。可以将栅极结构250配置为以彼此平行的形态纵向延伸，例如各自沿着Y方向。在一些实施例中，栅极结构250各自包裹每个鳍状物结构104的顶表面与侧表面的周围。栅极结构250可包括一虚设(dummy)栅极堆叠物240。虚设栅极堆叠物240包括一虚设栅极电极层、一虚设栅极电极层以及用来将上述虚设栅极电极层图形化的一或多个硬掩模层。在一些实施例中，上述虚设栅极电极层包括多晶硅。虚设栅极堆叠物240可能经由后续处理而历经一栅极替换工艺以形成功能性的栅极堆叠物，例如一高k金属栅极，将会在后文作更详细的讨论。可通过包括沉积工艺、光刻工艺、图形化工艺及蚀刻工艺的一程序来形成虚设栅极堆叠物240。上述沉积工艺可包括化学气相沉积、原子层沉积、物理气相沉积、其他适当的方法或上述的组合。

栅极间隔物202是形成在虚设栅极堆叠物240的侧壁上。在所示出的实施例中，在装置100的顶表面的上方形成一栅极间隔物层。上述栅极间隔物层可包括氮化硅(Si

请参考图2A的区块18与图4，鳍状物结构104邻近栅极结构250且被栅极结构250(举例而言：在源极/漏极区104a，请见图1A与图1B)暴露的部分，至少被局部凹陷(或是，蚀除)以形成多个源极/漏极沟槽204。同时，鳍状物结构104在栅极结构250的下方的部分则维持其完整性。可以应用附加的掩模元件(例如，光刻胶)以保护未被设计要在此工艺的过程移除的区域。上述凹陷步骤不仅仅移除鳍状物结构104的堆叠物部分，亦移除一部分的基础鳍状物104’。因此，源极/漏极沟槽204延伸至低于基底102的顶表面(其亦可以是半导体层120与110的堆叠物的底表面)。源极/漏极沟槽204的低于基底102的顶表面(其亦可以是半导体层120与110的堆叠物的底表面)的底部，在此后称为沟槽部分204b。沟槽部分204b亦低于后续形成的通道层的最下层。因此，可以将沟槽部分204b称为源极/漏极沟槽204的“次通道”部分。上述工艺可包括多道光刻与蚀刻的步骤，并可以使用任何适当的方法，例如干式蚀刻及/或湿式蚀刻。在一些实施例中，沟槽部分204b具有类似于字母“U”的轮廓，惟“U”的二个分支可以弯曲且“U”的底部的圆化程度可以较低，因此会更类似于“V”。然而本发明实施例涵盖具有任何适当轮廓的沟槽部分204b。在一些实施例中，沟槽部分204b的顶表面可具有沿着X方向的一宽度710。这个尺寸决定后续形成的外延源极/漏极部件500A的一横向尺寸。在一些实施例中，宽度710可以是约10nm至约30nm。另外，沟槽部分204b可以具有一高度尺寸705，其是从源极/漏极沟槽204的底表面及最底部的半导体层110的底表面测量。如后文的详细说明，高度尺寸705决定后续形成的外延源极/漏极部件500A的高度尺寸。在一些实施例中，高度尺寸705可以是约10nm至约40nm。若宽度710过小，例如小于约10nm，或是若高度尺寸705过小，例如小于约10nm，形成于其中的外延源极/漏极部件500A可能不会有足够的体积来提供足够的电荷载子的数量来达成其被设计的功能。若宽度710过大，例如大于约30nm，任何获得的效益可能会被因此造成的芯片占用面积的增加及效率的减少所抵销。若高度尺寸705过大，例如大于约40nm，所增加的高度不会提供在衡量其成本之下足够显著的效益。

源极/漏极沟槽204的形成暴露出半导体层110与120的堆叠物的侧壁。请参考图2A的区块20与图5，通过一选择性蚀刻工艺，经由暴露于源极/漏极沟槽204的侧壁表面移除部分的半导体层110。由于上述选择性蚀刻工艺在沿着X方向的一横向方向将半导体层110凹陷，有时可将其称为一横向蚀刻工艺或一横向凹陷工艺。上述选择性蚀刻工艺是设计来移除半导体层110的端部但仅仅最小程度(或是未)影响半导体层120。例如，可以将半导体层110的二个端部移除，以分别形成对应的开口205，却实质上保留在半导体层110的已移除的端部的正上方或正下方(因此，是开口205的上方与下方)的半导体层120的端部。因此，将开口205形成在半导体层120之间并垂直地邻近于半导体层120。

在上述选择性蚀刻工艺的期间形成的开口205将源极/漏极沟槽204延伸至半导体层120之下、半导体层120之间以及栅极间隔物202的下方的区域。延伸至半导体层110受到横向凹陷的部分的程度(或是，此部分被移除的尺寸)是决定于工艺条件，例如将半导体层110暴露于蚀刻药剂的时间。在所示出的实施例中，控制上述时间，而使开口205具有沿着X方向的一深度330。在一些实施例中，深度330是由已被蚀刻的半导体层110的侧壁表面与半导体层120的侧壁表面延伸出来的平面之间的距离所决定。在一些实施例中，上述蚀刻工艺的条件造成开口205具有弯曲的表面。例如如图5所示，半导体层110的留下来的部分可具有面对开口205的一凹型的表面410。因此，开口205相对于其顶部或底部与半导体层120或基底102的界面之处，在其中间高度(沿着Z方向)之处具有较大的宽度(沿着X方向)。然而在一些实施例中，半导体层110的留下来的部分可能反而为笔直(或是，具有平坦表面)。

上述选择性蚀刻工艺可以是任何适当的工艺。在所示出的实施例中，半导体层120包括硅而半导体层110包括硅锗。上述选择性蚀刻工艺可以是一湿式蚀刻工艺，例如一标准清洁一(Standard Clean 1；SC-1)溶液。上述SC-1溶液包括氢氧化铵(NH

请参考图2A的区块22与图6，在源极/漏极沟槽204并在开口205形成多个内间隔物206。在一些实施例中，将一介电材料沉积至源极/漏极沟槽204及开口205二者之中，随后局部移除上述介电材料以形成内间隔物206。在一实施例中，上述介电材料是选自SiO

请参考图2A的区块24与图7A至图7C，方法10进行至在源极/漏极沟槽204形成外延源极/漏极部件500A，并局部填充沟槽部分204b。尽管未明确示出，外延源极/漏极部件500A可包括一层或超过一层。在一些实施例中，外延源极/漏极部件500A的不同层可以具有不同的半导体材料及/或不同的掺杂物浓度。在一些实施例中，可以将外延源极/漏极部件500A配置为n型源极/漏极部件。因此，外延源极/漏极部件500A包括n型半导体材料，例如硅。另外，外延源极/漏极部件500A(或是其一部分)包括一掺杂物元素。其掺杂改善在操作的期间电荷载子从外延源极/漏极部件500A经由半导体层120迁移至另一个外延源极/漏极部件500A的迁移率(mobility)。例如，上述掺杂物可包括砷(As)、磷(P)、锑(Sb)、铋(Bi)或上述的组合。

在一些实施例中，外延源极/漏极部件500A是通过一外延工艺而形成。上述外延工艺可包括施行一外延沉积/局部蚀刻工艺并重复此外延沉积/局部蚀刻工艺。因此上述外延工艺是一循环式的沉积/蚀刻(cyclic deposition/etch；CDE)工艺。上述循环式的沉积/蚀刻工艺的细节已经被Tsai与Liu叙述于以“Epitaxial formation mechanisms of sourceand drain regions”(源极与漏极区的外延成长机构)为发明名称的美国专利第8,900,958号，将其全部内容并入本文作为参考。简要而言，上述外延工艺的沉积操作可使用气相或液相的前驱物。上述前驱物可以与基底102的半导体材料交互作用，由此形成一半导体外延。在一些实施例中，上述沉积操作可使用化学气相沉积(chemical vapor deposition；CVD)、原子层化学气相沉积(atomic layer chemical vapor deposition；ALCVD)、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition；UHVCVD)、减压化学气相沉积(reduced pressure vapor deposition；RPCVD)、任何适当的化学气相沉积；分子束外延(molecular beam epitaxy；MBE)工艺；任何适当的外延工艺；或上述的任意组合。然后，施行一蚀刻操作(例如，使用一卤素类的蚀刻药剂的一干式蚀刻操作)，以从上述半导体外延的表面移除非晶质半导体材料。在一些实施例中，上述蚀刻操作亦移除上述半导体外延中包括差排或其他缺陷的部分。后续，施行另一次沉积操作，以进一步成长上述半导体外延并增加其厚度。上述蚀刻操作与沉积操作的参数(例如，温度、时间及蚀刻药剂的条件)可以基于所欲的部件轮廓、尺寸或其他特性来调整。重复上述循环式的工艺，直到达成上述外延层(作为外延源极/漏极部件500A的一部分)的所欲厚度。在一些实施例中，上述外延工艺可以被一选择性外延成长(selective epitaxial growth；SEG)工艺取代。上述选择性外延成长工艺使用同时沉积与蚀刻的操作。在一些实施例中，上述外延工艺可包括循环式的沉积/蚀刻操作及选择性外延成长操作二者。

一般而言，上述半导体外延的成长起始于半导体材料的表面而不会起始于介电材料。在上述外延工艺的开始，沟槽部分204b的表面与半导体层120的侧壁的表面400都包括这样的半导体表面400材料。因此，外延源极/漏极部件500A的成长横向地起始于半导体层120的表面400；而且垂直地起始于沟槽部分204b的暴露的底表面。在沉积602(图7A)的一第一步骤的终点，一外延材料层1500A形成在沟槽部分204b的表面上，而一外延材料层1500B形成在半导体层120的侧壁的表面400上。随后在一局部蚀刻操作604(图7B)，对在半导体层120的侧壁的表面400上的外延材料层1500B以及在沟槽部分204b的外延材料层1500A的一顶部区段进行蚀刻。在一些实施例中，将局部蚀刻操作604配置为移除整个外延材料层1500B而未移除所有的外延材料层1500A。其结果，再一次将半导体层120的侧壁的表面400暴露于源极/漏极沟槽204，而外延材料层1500A中的减量的外延材料留在沟槽部分204b的表面上(如缩减的厚度所反映)。在一新的成长循环中，施行另一个沉积步骤，以在半导体层120的暴露的侧壁的表面400上以及在沟槽部分204b中的外延材料层1500A的顶表面上形成另一个外延材料层。相似地，施行另一个局部蚀刻操作，以移除上述外延材料在侧壁的表面400上的部分并蚀刻沟槽部分204b中的新沉积的外延材料的一部分(不是全部)。因此，重新出现侧壁的表面400，却增加外延材料层1500A的厚度。重复上述循环式的工艺，直到达成外延材料层1500A的所欲厚度。

可以在一温度T1持续一时期t1施行上述沉积。在一些实施例中，T1可以是约450℃至约650℃。若温度T1过高，所沉积的材料为可流动，而使沉积的位置可能未良好规范；若温度T1过低，可能无法适当活化其内的掺杂物。在一些实施例中，t1可以是约200秒至约600秒。若时期t1过长，如此形成的外延源极/漏极部件500A可能会具有过大的体积，例如顶表面逼近悬空的通道层，由此在一些情况会引发短路。若时期t1过短，外延源极/漏极部件500A可能具有不够大的体积，而使导电性可能太低而无法达成效能的需求。可以在一温度T2持续一时期t2施行上述蚀刻。例如，T2可以是约600℃至约700℃。若温度T2过高，则工艺反应室(processing chamber)可能会在一些情况中受损；若温度T2过低，上述蚀刻可能会不够，而使如此形成的外延源极/漏极部件500A可能未能适当地致密化。例如，时期t2可以为约200秒至约600秒。另外，时期t2对时期t1的比例可以是约1:1至约3:1。若时期t2过长或是若上述比例的比值过大，对外延源极/漏极部件500A的成长速率可能会过小，或是可能会降低外延源极/漏极部件500A的品质；若时期t2过短或是若上述比例的比值过小，可能会不容易将侧壁的表面400上的材料完全移除。另外，上述外延工艺可能施行一循环数量N。在一些实施例中，循环数量N可以是1至20。若循环数量N过小，如此形成的外延源极/漏极部件500A可能会具有较差的结晶品质；若循环数量N过大，任何额外的效益会被工艺成本的增加抵销。上述外延材料可使用任何适当的前驱物。在一些实施例中，上述外延材料使用硅烷(SiH

请参考图7C，在一些实施例中，在上述成长工艺的终点，外延材料层1500A各自具有的厚度实质上等于图4的高度尺寸705。换句话说，外延材料层1500A实质上填充沟槽部分204b，由此形成外延源极/漏极部件500A。要注意的是，尽管图7C将外延源极/漏极部件500A示出为具有一平坦的顶表面，但依存于成长与蚀刻的条件，外延源极/漏极部件500A可替代性地具有一平坦或凸型的顶表面。其间，在半导体层120的侧壁的表面400上未留下任何外延材料，且在内间隔物206的侧壁的表面不存在任何外延材料。

请参考图2A的区块26与图8，在外延源极/漏极部件500A的顶表面上形成多个隔离部件550，由此覆盖另外曾经暴露于源极/漏极沟槽204的所有的半导体材料。在一些实施例中，在形成隔离部件550之前，施行另一个局部蚀刻，以轻微地减少外延源极/漏极部件500A的高度，而使外延源极/漏极部件500A的一顶表面在低于基础鳍状物104’的一顶表面(以及最底层的半导体层110的底表面)之处延伸。可以将隔离部件550配置为包括一介电材料，此介电材料具有例如铝(Al)、钛(Ti)、锂(Li)、铪(Hf)、锆(Zr)、镧(La)、钼(Mo)、钴(Co)、硅(Si)、氧(O)、氮(N)、碳(C)、任何其他适当的元素或上述的组合。在一些实施例中，隔离部件550可包括一低介电常数介电材料，其具有的介电常数(k值)小于约3.9。如后文叙述，隔离部件550将二个邻近的外延源极/漏极部件分离，并具有低介电常数以改善其间的隔离。在一些实施例中，隔离部件550可以是氮化硅、氮碳化硅、氮氧化硅、氮氧碳化硅或上述的组合。可以使用任何适当的方法来形成隔离部件550。在所示出的实施例中，是使用原子层沉积、化学气相沉积、物理气相沉积、其他适当的方法会上述的组合来形成隔离部件550。

在所示出的实施例中，隔离部件550是一共形(conformal)层，其具有一厚度360。在一些实施例中，隔离部件550的厚度360是约5nm至约15nm。在一些实施例中，将隔离部件550配置为具有一顶表面，其顶表面在最底部的半导体层110的一顶表面与最底部的半导体层110的一底表面之间延伸。如后文的叙述，外延源极/漏极部件500B是形成在隔离部件550的顶表面上。若厚度360过大，例如大于约15nm，或是若是隔离部件550的顶标面在高于最底部的半导体层110的一顶表面之处延伸，则隔离部件550覆盖半导体层120的至少一些部分，而使此半导体层120的另外可获得的导电路径减少。这样造成在操作中的电阻的增加。另外，隔离部件550是用来将外延源极/漏极部件500A与后续形成在隔离部件550的顶部上的外延源极/漏极部件500B隔离。若隔离部件550的厚度360过小，例如小于约5nm，则在有操作上的缺陷或错误的情况可能无法确保在外延源极/漏极部件500A与500B之间有完整的隔离，这可能会导致装置失效。若隔离部件550的顶表面在低于最底部的半导体层110的底表面之处延伸，后续形成的外延源极/漏极部件500B可能会直接接触基础鳍状物104’的侧壁的表面，由此亦会导致短路。

请参考图2A的区块28与图9A至图9B，施行另一个外延工艺，以在隔离部件550的顶部上形成外延源极/漏极部件500B。在一些实施例中，是将外延源极/漏极部件500B配置为p型源极/漏极部件。因此，外延源极/漏极部件500B包括p型半导体材料，例如硅、硅锗(SiGe)、锗(Ge)或上述的组合。另外，外延源极/漏极部件500B可以还包括一p型掺杂物元素，例如硼(B),氟化硼(BF

如前所述，上述外延材料的成长一般仅仅起始于半导体材料的表面。在此工艺阶段，基础鳍状物104’的半导体材料与外延源极/漏极部件500A的半导体材料已经完全被隔离部件550或内间隔物206覆盖。只有半导体层120的侧壁的表面400暴露于源极/漏极沟槽204的留下来的部分。因此，上述外延工艺始于侧壁的表面400并从侧壁的表面400进行。

在一些实施例中，上述外延工艺可以使用不同的工艺条件。可以在一温度T1’持续一时期t1’施行上述沉积。在一些实施例中，温度T1’可以是约500℃至约700℃。温度T1’对温度T1的比例可以是约1:1至约5:1。若温度T1’过高或上述比例的比值过大，装置可靠度可能会无法通过所欲的阈值；若温度T1’过低或上述比例的比值过小，外延源极/漏极部件500B可能无法具有理想的品质。在一些实施例中，时期t1’可以为约20秒至约100秒。时期t1’对时期t1之比可以是约2:1至约5:1。若时期t1’过长或是若上述比例的比值过大，掺杂物活化过载(dopant activation overload)的问题可能会发生；若时期t1’过短或是若上述比例的比值过小，所形成的外延源极/漏极部件500B具有的导电性可能会减少。可以在一温度T2’持续一时期t2’施行上述蚀刻。例如，温度T2’可以是约300℃至约500℃。温度T2’对温度T2的比例可以是约1:1至约6:1。若温度T2’过高或上述比例的比值过大，过度蚀刻可能会阻止从达成外延源极/漏极部件500B的所欲的体积获得的效率的成长，而在一些情况可能会导致开路；若温度T2’过低或上述比例的比值过小，在一些情况可能会引起短路的问题。例如，时期t2’可以为约20秒至约100秒。时期t2’对时期t1之比可以是约3:1至约10:1。若时期t2’过长或是若上述比例的比值过大，可能会发生过量的掺杂物损失；若时期t2’过短或是若上述比例的比值过小，不纯物可能会成为导致良率损失的原因。另外，在一些实施例中，循环数量N’可以是1至20。循环数量N’对循环数量N的比值可以是约3至约6。若循环数量N’过小或是若上述比值过小，对导电性可能会有不良影响；若循环数量N’过大或是若上述比值过大，可能会发生对装置的表面损伤。上述外延材料可使用任何适当的前驱物。在一些实施例中，上述外延材料使用硅烷(SiH

在未实行此处叙述的方法的其他做法中，常常将具有相同导电性的源极/漏极部件配置为从源极/漏极沟槽204(请见图6)的底部延伸，此处亦是基础鳍状物104’的暴露于源极/漏极沟槽204的具有半导体材料的表面，且将上述源极/漏极部件延伸至到达最顶部的半导体层120的表面。相比之下，如同从前文叙述可见，外延源极/漏极部件500A与500B占据一相同的源极/漏极沟槽，而有不同的配置。例如，如前文所述，可以将外延源极/漏极部件500A配置为n型源极/漏极部件，而可以将外延源极/漏极部件500B配置为p型源极/漏极部件。尽管未明确示出，可以换成可以将外延源极/漏极部件500A配置为p型源极/漏极部件，而可以将外延源极/漏极部件500B配置为n型源极/漏极部件。换句话说，可以将具有不同导电形式的源极/漏极部件形成在一相同的源极/漏极沟槽204中，且一个叠在另一个的上方。在外延源极/漏极部件500A与500B中的掺杂物种类、轮廓及浓度可以彼此不同。这样堆叠的外延源极/漏极部件500A与500B是通过隔离部件550(以及空气间隙550’，如果存在空气间隙550’)而彼此隔离。外延源极/漏极部件500A与500B具有不同轮廓。例如，在沟槽部分204b中的外延源极/漏极部件500A所具有的轮廓是由源极/漏极沟槽204的沟槽部分204b的轮廓所决定。因此，外延源极/漏极部件500A可具有在XZ平面上的类似于字母“U”的轮廓(图9A)，而在YZ平面上具有梯形的形状(图9B)。然而，外延源极/漏极部件500B反而在XZ平面上被半导体层120与内间隔物206所局限，在YZ平面上则未实质受限。因此，外延源极/漏极部件500B在XZ平面上可具有实质上彼此平行的侧壁表面，但是在YZ平面上具有类似六边形的形状。因此，在一半导体基底上形成具有如“肩并肩”地排列的以纳米片为基础的晶体管一般各自配置的p型金属─氧化物─半导体(PMOS)晶体管与n型金属─氧化物─半导体(NMOS)晶体管的互补式金属─氧化物─半导体(CMOS)装置以外，本发明实施例提供的互补式金属─氧化物─半导体(CMOS)装置是使n型金属─氧化物─半导体(NMOS)晶体管占据此以纳米片为基础的结构的一底部，而使p型金属─氧化物─半导体(PMOS)占据此以纳米片为基础的结构的一顶部(或是，反之亦可)。因此，互补式金属─氧化物─半导体装置100占据的芯片面积大幅少于上述其他做法。在这样的配置中，下方的晶体管(举例而言：n型金属─氧化物─半导体(NMOS))具有类似于一传统式金属─氧化物─半导体场效晶体管(MOSFET)的配置，而上方的晶体管(举例而言：p型金属─氧化物─半导体(PMOS))则具有类似于一传统的以纳米片为基础的晶体管(或是，其局部)的配置。尽管图9A与图9B示出外延源极/漏极部件500A具有一平坦的顶表面，但是依存于成长及蚀刻的参数，外延源极/漏极部件500A的顶表面以及因此而得到的隔离部件550、空气间隙550’及外延源极/漏极部件500B的底表面可具有凹型、平坦或凸型的轮廓。

在一些实施例中，请参考图9C至图9D，可以将上述外延工艺配置为在外延源极/漏极部件500B与隔离部件550之间。空气间隙550’进一步改善外延源极/漏极部件500A与外延源极/漏极部件500B之间的隔离。例如，空气间隙550’的存在完全切断在操作期间任何提供于电荷载子迁移的路径。尽管示出于图9B的配置是空气间隙550’在横跨外延源极/漏极部件500A与500B的整个横向尺寸(沿着X方向)延伸，可将空气间隙550’配置为具有未明确示出于此的任何适当的配置。例如，空气间隙550’可具有一不规则的轮廓，其厚度在其整个轮廓中都不同。例如，在外延源极/漏极部件500B与隔离部件550之间可能会有数个接触点，而使空气间隙550’分裂成数个小的空气间隙。本发明实施例涵盖这些以及额外的配置。

请参考图2B的区块30，在外延源极/漏极部件500B的上方以及在邻近的虚设栅极堆叠物240与栅极间隔物202之间、还有垂直地在隔离部件150的上方，形成一层间介电(interlayer dielectric；ILD)层350。在一些实施例中，在一些实施例中，可以在层间介电层350与外延源极/漏极部件500B之间形成一接触蚀刻停止层220。层间介电层350亦可以沿着X方向形成在邻近的栅极结构250之间，沿着Y方向形成在邻近的外延源极/漏极部件500B之间。层间介电层350可包括一介电材料，例如一高介电常数材料、一低介电常数材料或一极低介电常数材料。例如，层间介电层350可以包括SiO

请参考图2B的区块32与图10，选择性地移除虚设栅极堆叠物240。移除虚设栅极堆叠物240而产生多个栅极沟槽242，栅极沟槽242(沿着Y方向)暴露出上述半导体堆叠物的对应的顶表面与侧表面。上述移除工艺可以选自任何适当的光刻及蚀刻工艺。在一些实施例中，上述光刻工艺可以包括形成一光刻胶层(阻剂)、使上述阻剂曝光于一图形化的辐射、施行一曝后烘烤工艺以及将上述阻剂显影以形成一掩模元件，此掩模元件暴露出包括栅极结构250的一区域。然后，经由上述掩模元件而选择性地蚀刻虚设栅极堆叠物240。在其他实施例中，栅极间隔物202可用来作为上述掩模元件或上述掩模元件的一部分。

请参考图2B的区块34与图10，经由上述半导体堆叠物的暴露的侧表面，选择性地移除半导体层110的留下来的部分。类似于前文针对图5所作说明的选择性的蚀刻工艺，可以将这个工艺配置为完全移除半导体层110，而不对半导体层120造成实质影响。将半导体层110的留下来的部分移除，形成悬空的半导体层120以及置于垂直邻近的半导体层120之间的开口242’。因此，每个半导体层120的中心部分各自具有暴露的顶表面、暴露的底表面以及暴露的侧壁表面。换句话说，半导体层120目前在X方向的整个周围都被暴露出来。目前的半导体层120是“悬空的”半导体层120。这个工艺可以使用任何适当的蚀刻方法，例如干式蚀刻方法、湿式蚀刻方法或上述的组合。

请参考图2B的区块32与图11，在栅极沟槽242中以及在悬空的半导体层120之间的开口242’中，形成功能性的栅极堆叠物。例如，在半导体层120的上方以及在半导体层120之间形成一栅极介电层246，在部分的栅极介电层246的上方以及在部分的栅极介电层246之间形成一导电金属层248。在一些实施例中，栅极介电层246可以是一高介电常数(高k)介电层。因此，可以将上述功能性的栅极堆叠物亦称为“高k金属栅极堆叠物”。可以共形地形成高介电常数的栅极介电层246，而使其至少局部填充栅极沟槽242与开口242’。在一些实施例中，可以将高介电常数的栅极介电层246形成为围绕每个半导体层120的暴露出来的表面，而使高介电常数的栅极介电层246以360度包裹每个半导体层120。可以将高介电常数的栅极介电层246进一步形成在内间隔物206的(侧)表面410的上方以及栅极间隔物202的上方。高介电常数的栅极介电层246可以包括一高介电常数介电材料。例如，高介电常数的栅极介电层246可以包括氧化铪(HfO

在一些实施例中，形成一界面层245，使其介于半导体层120与栅极介电层246之间。任何适当的方法可以用来形成界面层245，例如原子层沉积、化学气相沉积或其他沉积方法。或者，亦可以通过氧化工艺来形成界面层245，例如加热氧化或化学性氧化。在此例中，未在内间隔物206的侧壁上或栅极间隔物202上形成界面层。在许多实施例中，界面层245改善半导体基底与后续形成的高介电常数的栅极介电层246之间的粘着度。然而在一些实施例中，省略界面层245。

导电金属层248是形成在栅极介电层246的上方并填充栅极沟槽242的余留部分与悬空的半导体层120之间的开口242’的余留部分。导电金属层248可包括任何适当的导电材料，例如钛(Ti)、铝(Al)、钽(Ta)、钛铝(titanium aluminum；TiAl)、氮化钛铝(titaniumaluminum nitride；TiAlN)、碳化钽(TaC)、氮化碳化钽(tantalum carbide nitride；TaCN)、氮化钽硅(tantalum silicon nitride；TaSiN)、氮化钛(TiN)、钌(Ru)、铱(Ir)、锇(Os)、铑(Rh)、铝(Al)、钨(W)、铜(Cu)、钴(Co)、镍(Ni)、铂(Pt)、钌(Ru)或上述的组合。在一些实施例中，施行一化学机械研磨工艺，以将层间介电层350的一顶表面暴露出来。栅极介电层246与导电金属层248一起形成上述功能性的栅极堆叠物。尽管未明确示出，在一些实施例中，可以将栅极介电层246与导电金属层248配置为：在最底部的开口242’中(以及在基础鳍状物104’上)的栅极介电层246及导电金属层248，是与在上方的开口242’中及在栅极沟槽242中(围绕悬空的半导体层120)的栅极介电层246及导电金属层248不同。换句话说，每个栅极结构250可以各自包括上栅极部与下栅极部，上述上栅极部与多个半导体层120啮合，以形成用于顶部晶体管(例如，p型金属─氧化物─半导体(PMOS)晶体管)的多重栅极通道(multiple gate channels)，上述下栅极部与基础鳍状物104’啮合，以形成用于底部晶体管(例如，n型金属─氧化物─半导体(NMOS)晶体管)的底部通道。因此，在一些实施例中，可以形成一n型功函数金属来直接接触最底部的开口242’中的栅极介电层246，而可以形成一p型功函数金属来直接接触上方的开口242’中以及在多个半导体层120上并围绕多个半导体层120的栅极沟槽242中的栅极介电层246。可以实行任何适当的方法来形成不同的栅极部分。在一些实施例中，可以配置沉积及蚀刻的参数，而得以在最底部的开口中进行选择性沉积或是从上方的开口242’进行选择性蚀刻。

请参考图2B的区块34与图12，方法10进行至形成一接触部件360B，以连接至外延源极/漏极部件500B。在一些实施例中，形成一掩模元件以覆盖装置100的顶表面(或是，前侧)，却在外延源极/漏极部件500B即将连接于接触部件360B之处的上方留下一开口。然后，将层间介电层350的被上述掩模元件暴露的部分予以移除，以暴露出外延源极/漏极部件500B的顶表面。将一导电材料沉积至外延源极/漏极部件500B的顶表面上，以形成接触部件360B。在一些实施例中，亦在接触部件360B与外延源极/漏极部件500B的界面形成硅化物部件370B。在一些实施例中，硅化物部件370B的形成包括施行退火以引发接触部件360B的导电材料与外延源极/漏极部件500B之间的化学性交互作用。

请参考图2B的区块32与图13，方法10进行至形成另一接触部件360A，以连接至外延源极/漏极部件500A。在所示出的实施例中，接触部件360A是形成在装置100的背侧。例如，将装置100接合至在前侧上的一载具晶片并予以上下翻转，而使装置100的背侧面朝上以作进一步的处理。在一些实施例中，形成一掩模元件以覆盖装置100的底表面(或是，背侧)(目前为面朝上)，却在外延源极/漏极部件500A即将连接于接触部件360A之处的上方留下一开口。然后，将基础鳍状物104’的被上述掩模元件暴露的部分予以移除，以暴露出外延源极/漏极部件500A的表面。将一导电材料沉积至外延源极/漏极部件500A的暴露的表面上，以形成接触部件360A。在一些实施例中，亦在接触部件360A与外延源极/漏极部件500A的界面形成硅化物部件370A。在一些实施例中，配置接触部件360A，将其整合于背侧互连部件。

请参考图2B的区块38，方法10进行至形成附加的必须部件，以完成装置10的制造。例如，形成导孔(via)部件、金属线部件及钝化部件。要注意的是，前述的方法10叙述本发明实施例的例示方法。可以在任何前述的步骤之前或之后，对方法10添加任何工艺步骤或从方法10削减任何工艺步骤。可以在方法10之前、期间与之后提供附加的步骤，有些前述的步骤可以削减或予以取代，作为上述方法的额外的实施例。要进一步了解的是，可以在装置100中添加额外的部件，有些前述的部件可以削减或予以取代，作为装置100的额外的实施例。

不同的实施例提供不同的效益，任何一个特定的实施例并非必备所有的效益。在一例示的方面，本发明实施例是关于一种装置。上述装置包括一鳍状结构，上述鳍状结构沿着一第一方向纵向延伸。上述鳍状结构包括一半导体层堆叠物，上述半导体层堆叠物的多个半导体层沿着正交于上述第一方向的一第二方向逐一堆叠。上述装置亦包括一第一掺杂物形式的一第一源极/漏极部件，在上述鳍状结构上并与上述半导体层堆叠物隔开。上述装置还包括一第二掺杂物形式的一第二源极/漏极部件，在上述鳍状结构上，沿着上述第二方向在上述第一源极/漏极部件的上方并连接于上述半导体层堆叠物。上述第一掺杂物形式不同于上述第二掺杂物形式。此外，上述装置又包括一隔离部件，介于上述第一源极/漏极部件与上述第二源极/漏极部件之间。

在一些实施例中，上述装置还包括一第一接触件与一第二接触件，上述第一接触件沿着上述第二方向在上述鳍状结构的一第一侧连接于上述第一源极/漏极部件，上述第二接触件沿着上述第二方向在上述鳍状结构的一第二侧连接于上述第二源极/漏极部件，其中上述第二侧与上述第一侧为相反侧。在一些实施例中，上述装置还包括一半导体通道与一栅极结构，上述半导体通道连接于上述第一源极/漏极部件，上述栅极结构在上述半导体通道上且在上述半导体层堆叠物上并在上述半导体层堆叠物之间。上述栅极结构沿着一第三方向纵向延伸，上述第三方向正交于上述第一方向且正交于上述第二方向。此外，上述半导体层堆叠物沿着上述第二方向在上述半导体通道的上方。在一些实施例中，上述隔离部件在一第一部件表面上与上述第一源极/漏极部件交界以及在一第二部件表面上与上述第二源极/漏极部件交界，其中上述第一部件表面与上述第二部件表面隔开。在一些实施例中，上述第二源极/漏极部件的底表面与上述隔离部件的顶表面定义出一空气间隙。在一些实施例中，上述装置还包括一内间隔物，上述内间隔物在上述栅极结构与上述第二源极/漏极部件之间，其中上述内间隔物的一侧壁表面局部暴露于上述空气间隙。在一些实施例中，上述装置还包括一内间隔物，上述内间隔物在上述栅极结构与上述第二源极/漏极部件之间，其中上述内间隔物直接与上述隔离部件交界，且其中上述内间隔物与上述第一源极/漏极部件隔开。在一些实施例中，上述隔离部件的一顶表面在低于上述半导体层堆叠物的一最底层的一底表面处延伸。

在一例示的方面，本发明实施例是关于一种半导体装置。上述半导体装置包括多个基础鳍状物结构以及多个通道层堆叠物。上述多个基础鳍状物结构在一半导体基底上。上述多个通道层堆叠物中，每个通道层堆叠物分别沿着一第一方向高于上述多个基础鳍状物结构中与其对应的基础鳍状物结构。上述第一方向正交于上述半导体基底的一顶表面。上述半导体装置亦包括多个第一源极/漏极部件与多个第二源极/漏极部件，上述多个第一源极/漏极部件在邻近的基础鳍状物结构之间，上述多个第二源极/漏极部件在相邻的通道层堆叠物之间。还有，上述多个第二源极/漏极部件沿着上述第一方向各自高于上述多个第一源极/漏极部件中与其对应的第一源极/漏极部件。另外，上述多个第一源极/漏极部件与上述多个第二源极/漏极部件具有相反的导电形式。

在一些实施例中，上述半导体装置还包括一隔离部件，上述隔离部件在每个上述第二源极/漏极部件与对应的第一源极/漏极部件之间。在一些实施例中，上述半导体装置还包括一内间隔物，上述内间隔物与上述隔离部件交界。上述内间隔物具有一侧壁表面，此侧壁表面局部与上述源极/漏极部件的一第二源极/漏极部件交界并局部与上述隔离部件交界。在一些实施例中，上述半导体装置还包括一空气间隙，上述空气间隙在每个上述多个第二源极/漏极部件与对应的第一源极/漏极部件之间。在一些实施例中，上述半导体装置还包括多个栅极结构，其中上述多个栅极结构各自具有一顶部与一底部，上述顶部与上述多个通道层堆叠物中与其对应的堆叠物啮合，上述底部与上述多个基础鳍状物结构中与其对应的基础鳍状物结构啮合。在一些实施例中，上述半导体装置还包括多个内间隔物，其在上述多个第二源极/漏极部件的侧壁表面上，其中上述多个内间隔物各自与上述多个第一源极/漏极部件隔开。在一些实施例中，上述多个内间隔物的一最底部的内间隔物具有暴露于一空隙间隙的一侧壁表面，其中上述空气间隙在对应的一对第一源极/漏极部件与第二源极/漏极部件之间延伸。

在一例示的方面，本发明实施例是关于一种方法。上述方法包括：接收一半导体基底；以及形成多个第一半导体层与多个第二半导体层的一堆叠物，上述多个第一半导体层与上述多个第二半导体层以交错的方式垂直排列于上述半导体基底的上方。上述多个第一半导体层与上述多个第二半导体层具有不同的材料组成。上述方法亦包括在上述堆叠物的上方形成一栅极结构以及将上述堆叠物在上述栅极结构的两侧的部分凹陷，以形成多个源极/漏极沟槽。上述多个源极/漏极沟槽各自具有低于上述堆叠物的一底表面的一对应的底部。上述方法还包括：在垂直相邻的上述多个第二半导体层的端部之间的间隙形成多个内间隔物；在上述多个源极/漏极沟槽的底部形成多个第一源极/漏极部件；在上述多个第一源极/漏极部件的顶部上形成多个隔离部件，上述多个隔离部件并覆盖上述多个第一源极/漏极部件；以及在上述多个隔离部件上形成多个第二源极/漏极部件。

在一些实施例中，上述方法还包括：在上述多个第二源极/漏极部件的上方形成一层间电介质(interlayer dielectric；ILD)；以一功能性的栅极堆叠物替换上述栅极结构的一虚设(dummy)栅极堆叠物；在上述多个第一源极/漏极部件上形成一第一硅化物层及在上述第一硅化物层上形成多个第一接触件；以及在上述多个第二源极/漏极部件的暴露的背侧上形成一第二硅化物层及在上述第二硅化物层上形成多个第二接触件。在一些实施例中，上述多个第一源极/漏极部件的形成包括使用一第一掺杂物来形成，上述多个第二源极/漏极部件的形成包括使用一第二掺杂物来形成。另外，上述第一掺杂物与上述第二掺杂物具有相反的导电形式。在一些实施例中，上述多个第二源极/漏极部件的形成包括将上述多个第二源极/漏极部件形成为至少局部与上述多个隔离部件隔开。在一些实施例中，上述凹陷对于上述多个第二半导体层暴露出侧壁表面。另外，上述多个第一源极/漏极部件的形成包括复数道沉积与复数道蚀刻操作。将上述复数道蚀刻操作配置为移除上述多个第二半导体层的上述侧壁表面上的任何材料。

前述内文概述了许多实施例的特征，使所属技术领域中技术人员可以从各个方面更佳地了解本发明实施例。所属技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中技术人员也应了解这些均等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。