一种自缓冲环路控制技术的带隙基准源电路

技术领域

本发明属于微电子技术领域，具体涉及一种自缓冲环路控制技术的带隙基准源电路。

背景技术

带隙基准电压源(BGR)因具有低温度系数特性，被广泛应用于模数转换器(ADC)、低压差线性稳压器(LDO)、DC-DC等电路中。随着集成电路功能和应用日趋复杂，传统的带隙基准电压源难以满足现代高精度系统的要求。

图1为一种传统的带隙基准电路结构，所有电阻采用同一种材料，电阻R3与电阻R4完全相同，NPN三极管Q1的发射极面积是NPN三极管Q2的N倍，放大器A1的低频增益A

发明内容

本发明旨在解决以上现有技术的问题。提出了一种自缓冲环路控制技术的带隙基准源电路。本发明的技术方案如下：

一种自缓冲环路控制技术的带隙基准源电路，其包括：启动电路、偏置电路及带隙基准核心电路，其中，所述启动电路的信号输出端连接所述偏置电路的信号输入端，所述偏置电路的信号输出端分别连接所述启动电路及所述带隙基准核心电路的信号输入端；所述启动电路主要通过PMOS管MP1、PMOS管MP2以及电阻R1，使得带隙基准源电路正常工作并产生带隙基准电压输出，所述偏置电路主要通过NPN三极管Q1、NPN三极管Q2、电阻R5、NMOS管MN1、NMOS管MN2以及PMOS管MP5为所述带隙基准核心电路提供偏置电压信号，所述带隙基准核心电路主要通过PNP三极管Q5、PNP三极管Q6、电阻R15、电阻R11、电阻R9、NPN三极管Q4、电阻R8以及电阻R16产生带隙基准电压。

进一步的，所述启动电路包括：PMOS管MP1、PMOS管MP2以及电阻R1，其中PMOS管MP2的源极分别与PMOS管MP1的源极以及外部电源VDD相连，PMOS管MP2的栅极分别与PMOS管MP3的栅极、PMOS管MP4的栅极、PMOS管MP4的漏极以及NPN三极管Q2的集电极相连，PMOS管MP2的漏极分别与PMOS管MP1的栅极以及电阻R1的一端相连，电阻R1的另一端与外部地GND相连。

进一步的，所述偏置电路包括：PMOS管MP3、PMOS管MP4、PMOS管MP5、NMOS管MN1、NMOS管MN2、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、NPN三极管Q1、NPN三极管Q2以及NPN三极管Q3，其中电阻R2的一端分别与电阻R6的一端、电阻R7的一端以及外部电源VDD相连，电阻R2的另一端与PMOS管MP3的源极相连，PMOS管MP3的漏极分别与PMOS管MP1的漏极、NPN三极管Q1的集电极、NPN三极管Q1的基极以及NPN三极管Q2的基极相连，电阻R6的另一端与PMOS管MP4的源极相连，NPN三极管Q2的发射极与电阻R5的一端相连，电阻R5的另一端分别与NPN三极管Q1的发射极、NMOS管MN1的漏极、NMOS管MN1的栅极以及NMOS管MN2的栅极相连，NMOS管MN1的源极与电阻R3的一端相连，电阻R7的另一端与PMOS管MP5的源极相连，PMOS管MP5的栅极分别与PMOS管MP6的栅极、PMOS管MP7的栅极、PMOS管MP5的漏极、NPN三极管Q3的集电极以及NPN三极管Q3的基极相连，NPN三极管Q3的发射极与NMOS管MN2的漏极相连，NMOS管MN2的源极与电阻R4的一端相连，电阻R4的另一端分别与电阻R3的另一端以及外部电地GND相连。

进一步的，所述带隙基准核心电路包括：运算放大器A1、电阻R8、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、NPN三极管Q4、PNP三极管Q5、PNP三极管Q6、PNP三极管Q7、PNP三极管Q8、NPN三极管Q9、PMOS管MP6、PMOS管MP7以及PMOS管MP8，其中PMOS管MP8的源极分别与电阻R19的一端、电阻R20的一端以及外部电源VDD相连，PMOS管MP8的栅极与运算放大器A1的输出端相连，PMOS管MP8的漏极分别与带隙基准的输出端VREF、电阻R16的一端、NPN三极管Q4的集电极、NPN三极管Q9的基极以及NPN三极管Q9的集电极相连，电阻R16的另一端分别与电阻R8的一端以及NPN三极管Q4的基极相连，NPN三极管Q4的发射极分别与电阻R11的一端以及电阻R15的一端相连，电阻R15的另一端与PNP三极管Q5的基极相连，电阻R11的另一端分别与电阻R9的一端以及PNP三极管Q6的基极相连，NPN三极管Q9的发射极分别与PNP三极管Q7的基极、PNP三极管Q8的基极以及电阻R12的一端相连，电阻R19的另一端与PMOS管MP6的源极相连，PMOS管MP6的漏极分别与PNP三极管Q5的发射极以及PNP三极管Q6的发射极相连，PNP三极管Q5的集电极分别与PNP三极管Q7的集电极、电阻R13的一端以及运算放大器A1的反向输入端相连，PNP三极管Q6的集电极分别与电阻R14的一端、PNP三极管Q8的集电极以及运算放大器A1的同相输入端相连，电阻R13的另一端分别与电阻R10的一端以及电阻R14的另一端相连，电阻R10的另一端分别与电阻R8的另一端、电阻R9的另一端、电阻R12的另一端以及外部地GND相连，电阻R20的另一端与PMOS管MP7的源极相连，PMOS管MP7的漏极分别与电阻R17的一端以及电阻R18的一端相连，电阻R17的另一端与PNP三极管Q7的发射极相连，电阻R18的另一端与PNP三极管Q8的发射极相连。

进一步的，所述偏置电路中，电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7采用同一种材料，NPN三极管Q2的发射极面积是NPN三极管Q1的m倍，PMOS管MP3与PMOS管MP4具有相同的沟道宽长比，因此NPN三极管Q1与NPN三极管Q2具有相同的集电极电流，流过电阻R5的电流I

进一步的，所述带隙基准核心电路中，所有电阻R8、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20采用同一种材料，运算放大器A1、PMOS管MP8、电阻R16、电阻R8、NPN三极管Q4、电阻R11、电阻R9、电阻R15、PNP三极管Q5以及PNP三极管Q6构成自缓冲环路控制结构，当带隙基准电路输出端VREF电压升高时，NPN三极管Q4的基极电压升高，PNP三极管Q5的基极电压升高，PNP三极管Q5的集电极电压降低，运算放大器A1的反向输入端电压降低，PMOS管MP8的栅极电压升高，带隙基准电路输出端VREF电压降低，进而抑制带隙基准电路输出端VREF电压升高，从而实现自缓冲环路控制的负反馈环路功能。

进一步的，所述带隙基准核心电路中，NPN三极管Q9、PNP三极管Q7、PNP三极管Q8、电阻R17、电阻R18、电阻R12、电阻R19、电阻R20、PMOS管MP6以及PMOS管MP7构成电流补偿电路，其中NPN三极管Q9以及电阻R12为PNP三极管Q7和PNP三极管Q8提供偏置电压，进而增加流过电阻R13与电阻R14的电流，从而有效地抑制不同工艺角、温度下PNP三极管的电流放大倍数不同导致的失配对带隙基准输出电压的影响。

进一步的，所述带隙基准核心电路中，放大器A1低频增益远远大于1，PNP三极管Q5的发射极面积是PNP三极管Q6的n倍，电阻R13与电阻R14完全相同，电阻R17与电阻R18完全相同，PNP三极管Q7与PNP三极管Q8完全相同，PNP三极管Q6与PNP三极管Q5具有相同的电流放大倍数，NPN三极管Q4的电流放大倍数远远大于1，PNP三极管Q5、PNP三极管Q6、电阻R15以及电阻R11构成基极电流补偿电路，通过优化电阻R9、电阻R11以及电阻R15的阻值使得R

本发明的优点及有益效果如下：

本发明通过提供一种自缓冲环路控制技术的带隙基准源电路，利用PNP三极管Q5、PNP三极管Q6等相关电路产生正温度系数电压并与NPN三极管Q4的基极-发射极电压进行加权产生低温漂带隙基准输出电压，采用由运算放大器A1、PMOS管MP8、电阻R16、电阻R8、NPN三极管Q4、电阻R11、电阻R9、电阻R15、PNP三极管Q5以及PNP三极管Q6等实现自缓冲环路控制的负反馈环路来抑制带隙基准电路输出端VREF电压变化，提高带隙基准电路环路的调整速度，采用NPN三极管Q9、PNP三极管Q7、PNP三极管Q8、电阻R17、电阻R18、电阻R12、电阻R19、电阻R20、PMOS管MP6以及PMOS管MP7等构成电流补偿电路来增加流过电阻R13与电阻R14的电流，进而有效地抑制不同工艺角、温度下PNP三极管的电流放大倍数不同导致的失配对带隙基准输出电压的影响，从而获得高性能的带隙基准电压。

附图说明

图1是传统的一阶带隙基准电路原理图；

图2为本发明提供优选实施例的一种自缓冲环路控制技术的带隙基准源电路原理图；

图3为本发明提供优选实施例的一种自缓冲环路控制技术的带隙基准源电路的输出电压温度特性仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。

本发明解决上述技术问题的技术方案是：

本申请实施例利用PNP三极管Q5、PNP三极管Q6等相关电路产生正温度系数电压并与NPN三极管Q4的基极-发射极电压进行加权产生低温漂带隙基准输出电压，采用由运算放大器A1、PMOS管MP8、电阻R16、电阻R8、NPN三极管Q4、电阻R11、电阻R9、电阻R15、PNP三极管Q5以及PNP三极管Q6等实现自缓冲环路控制的负反馈环路来抑制带隙基准电路输出端VREF电压变化，提高带隙基准电路环路的调整速度，采用NPN三极管Q9、PNP三极管Q7、PNP三极管Q8、电阻R17、电阻R18、电阻R12、电阻R19、电阻R20、PMOS管MP6以及PMOS管MP7等构成电流补偿电路来增加流过电阻R13与电阻R14的电流，进而有效地抑制不同工艺角、温度下PNP三极管的电流放大倍数不同导致的失配对带隙基准输出电压的影响，从而获得高性能的带隙基准电压。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。

实施例

一种自缓冲环路控制技术的带隙基准源电路，如图2所示，包括启动电路1、偏置电路2及带隙基准核心电路3；

其中，所述启动电路1的信号输出端接所述偏置电路2的信号输入端，所述偏置电路2的信号输出端分别接所述启动电路1及所述带隙基准核心电路3的信号输入端；所述启动电路1使得带隙基准电路正常工作并产生带隙基准电压输出，所述偏置电路2为所述带隙基准核心电路3提供偏置电压信号，所述带隙基准核心电路3采用由运算放大器A1、PMOS管MP8、电阻R16、电阻R8、NPN三极管Q4、电阻R11、电阻R9、电阻R15、PNP三极管Q5以及PNP三极管Q6等构成自缓冲环路控制结构的技术来获得低温漂系数的高性能带隙基准参考电压。

启动电路1只在带隙基准电路上电时发挥作用，当带隙基准电路启动完成后，启动电路停止工作，避免了启动电路对后面电路的影响。

作为一种优选的技术方案，如图2所示，所述启动电路1包括：PMOS管MP1、PMOS管MP2以及电阻R1，其中PMOS管MP2的源极分别与PMOS管MP1的源极以及外部电源VDD相连，PMOS管MP2的栅极分别与PMOS管MP3的栅极、PMOS管MP4的栅极、PMOS管MP4的漏极以及NPN三极管Q2的集电极相连，PMOS管MP2的漏极分别与PMOS管MP1的栅极以及电阻R1的一端相连，电阻R1的另一端与外部地GND相连。

所述偏置电路2包括：PMOS管MP3、PMOS管MP4、PMOS管MP5、NMOS管MN1、NMOS管MN2、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、NPN三极管Q1、NPN三极管Q2以及NPN三极管Q3，其中电阻R2的一端分别与电阻R6的一端、电阻R7的一端以及外部电源VDD相连，电阻R2的另一端与PMOS管MP3的源极相连，PMOS管MP3的漏极分别与PMOS管MP1的漏极、NPN三极管Q1的集电极、NPN三极管Q1的基极以及NPN三极管Q2的基极相连，电阻R6的另一端与PMOS管MP4的源极相连，NPN三极管Q2的发射极与电阻R5的一端相连，电阻R5的另一端分别与NPN三极管Q1的发射极、NMOS管MN1的漏极、NMOS管MN1的栅极以及NMOS管MN2的栅极相连，NMOS管MN1的源极与电阻R3的一端相连，电阻R7的另一端与PMOS管MP5的源极相连，PMOS管MP5的栅极分别与PMOS管MP6的栅极、PMOS管MP7的栅极、PMOS管MP5的漏极、NPN三极管Q3的集电极以及NPN三极管Q3的基极相连，NPN三极管Q3的发射极与NMOS管MN2的漏极相连，NMOS管MN2的源极与电阻R4的一端相连，电阻R4的另一端分别与电阻R3的另一端以及外部电地GND相连。

所述带隙基准核心电路3包括：运算放大器A1、电阻R8、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、NPN三极管Q4、PNP三极管Q5、PNP三极管Q6、PNP三极管Q7、PNP三极管Q8、NPN三极管Q9、PMOS管MP6、PMOS管MP7以及PMOS管MP8，其中PMOS管MP8的源极分别与电阻R19的一端、电阻R20的一端以及外部电源VDD相连，PMOS管MP8的栅极与运算放大器A1的输出端相连，PMOS管MP8的漏极分别与带隙基准的输出端VREF、电阻R16的一端、NPN三极管Q4的集电极、NPN三极管Q9的基极以及NPN三极管Q9的集电极相连，电阻R16的另一端分别与电阻R8的一端以及NPN三极管Q4的基极相连，NPN三极管Q4的发射极分别与电阻R11的一端以及电阻R15的一端相连，电阻R15的另一端与PNP三极管Q5的基极相连，电阻R11的另一端分别与电阻R9的一端以及PNP三极管Q6的基极相连，NPN三极管Q9的发射极分别与PNP三极管Q7的基极、PNP三极管Q8的基极以及电阻R12的一端相连，电阻R19的另一端与PMOS管MP6的源极相连，PMOS管MP6的漏极分别与PNP三极管Q5的发射极以及PNP三极管Q6的发射极相连，PNP三极管Q5的集电极分别与PNP三极管Q7的集电极、电阻R13的一端以及运算放大器A1的反向输入端相连，PNP三极管Q6的集电极分别与电阻R14的一端、PNP三极管Q8的集电极以及运算放大器A1的同相输入端相连，电阻R13的另一端分别与电阻R10的一端以及电阻R14的另一端相连，电阻R10的另一端分别与电阻R8的另一端、电阻R9的另一端、电阻R12的另一端以及外部地GND相连，电阻R20的另一端与PMOS管MP7的源极相连，PMOS管MP7的漏极分别与电阻R17的一端以及电阻R18的一端相连，电阻R17的另一端与PNP三极管Q7的发射极相连，电阻R18的另一端与PNP三极管Q8的发射极相连。

所述带隙基准核心电路3中运算放大器A1是现有技术。

所述偏置电路2中，所有电阻采用同一种材料，NPN三极管Q2的发射极面积是NPN三极管Q1的m倍，PMOS管MP3与PMOS管MP4具有相同的沟道宽长比，因此NPN三极管Q1与NPN三极管Q2具有相同的集电极电流。则，流过电阻R5的电流I

其中，R

所述带隙基准核心电路3中，所有电阻采用同一种材料，运算放大器A1、PMOS管MP8、电阻R16、电阻R8、NPN三极管Q4、电阻R11、电阻R9、电阻R15、PNP三极管Q5以及PNP三极管Q6等构成自缓冲环路控制结构，当带隙基准电路输出端VREF电压升高时，NPN三极管Q4的基极电压升高，PNP三极管Q5的基极电压升高，PNP三极管Q5的集电极电压降低，运算放大器A1的反向输入端电压降低，PMOS管MP8的栅极电压升高，带隙基准电路输出端VREF电压降低，进而抑制带隙基准电路输出端VREF电压升高，从而实现自缓冲环路控制的负反馈环路功能，提高电路环路的调整速度；NPN三极管Q9、PNP三极管Q7、PNP三极管Q8、电阻R17、电阻R18、电阻R12、电阻R19、电阻R20、PMOS管MP6以及PMOS管MP7构成电流补偿电路，其中NPN三极管Q9以及电阻R12为PNP三极管Q7和PNP三极管Q8提供偏置电压，进而增加流过电阻R13与电阻R14的电流，从而有效地抑制不同工艺角、温度下PNP三极管的电流放大倍数不同导致的失配对带隙基准输出电压的影响；PNP三极管Q5的发射极面积是PNP三极管Q6的n倍，电阻R13与电阻R14完全相同，放大器A1是现有技术且低频增益远远大于1，PNP三极管Q5、PNP三极管Q6、电阻R15以及电阻R11构成基极电流补偿电路，则PNP管Q5的基极电压V

V

其中，V

其中，R

NPN三极管Q4的电流放大倍数远远大于1，则电路输出端VREF的输出电压V

其中，R

图3为本发明的自缓冲环路控制技术的带隙基准源电路输出电压V

本申请的上述实施例中，一种自缓冲环路控制技术的带隙基准源电路，如包括启动电路、偏置电路及带隙基准核心电路。本申请实施例利用PNP三极管Q5、PNP三极管Q6等相关电路产生正温度系数电压并与NPN三极管Q4的基极-发射极电压进行加权产生低温漂带隙基准输出电压，采用由运算放大器A1、PMOS管MP8、电阻R16、电阻R8、NPN三极管Q4、电阻R11、电阻R9、电阻R15、PNP三极管Q5以及PNP三极管Q6等实现自缓冲环路控制的负反馈环路来抑制带隙基准电路输出端VREF电压变化，提高带隙基准电路环路的调整速度，采用NPN三极管Q9、PNP三极管Q7、PNP三极管Q8、电阻R17、电阻R18、电阻R12、电阻R19、电阻R20、PMOS管MP6以及PMOS管MP7等构成电流补偿电路来增加流过电阻R13与电阻R14的电流，进而有效地抑制不同工艺角、温度下PNP三极管的电流放大倍数不同导致的失配对带隙基准输出电压的影响，从而获得高性能的带隙基准电压。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。